KR20180064329A - 불휘발성 반도체 기억 장치 - Google Patents
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Abstract
종래에 비하여 데이터 판독 동작 시에 전압 변동에 의하여 발생하는 판독 오동작을 경감할 수 있으며, 나아가 전압 변동에 의한 소비 전력의 증가를 저감시킬 수 있는 불휘발성 반도체 기억 장치를 제안한다. 불휘발성 반도체 기억 장치(1)에서는, 제조 불량 시, 종래와 같이 상이한 전압값이 인가될 가능성이 높은 이종의 드레인측 선택 게이트 전극 및 소스측 선택 게이트 전극이 접속되어 불휘발성 반도체 기억 장치 전체에서 전압 변동이 발생하는 경우에 비하여, 데이터 판독 동작 시에 전압 변동에 의하여 발생하는 판독 오동작을 경감할 수 있으며, 나아가 의도치 않은 전압 변동에 의한 소비 전력의 증가를 저감시킬 수 있다.
Description
본 발명은 불휘발성 반도체 기억 장치에 관한 것이다.
종래, 일본 특허 공개 제2011-129816호 공보(특허문헌 1)에는, 2개의 선택 게이트 구조체 사이에 메모리 게이트 구조체가 배치된 메모리 셀이 개시되어 있다(특허문헌 1, 도 15 참조). 실제로, 이 메모리 셀에서는, 비트선이 접속된 드레인 영역과, 소스선이 접속된 소스 영역을 구비하며, 이들 드레인 영역 및 소스 영역 사이의 웰 상에 하나의 선택 게이트 구조체, 메모리 게이트 구조체 및 다른 선택 게이트 구조체가 순서대로 배치 형성되어 있다. 이러한 구성을 포함하는 메모리 셀에는, 메모리 게이트 구조체에 전하 축적층이 형성되어 있으며, 당해 전하 축적층에 전하를 주입함으로써 데이터가 기입되거나, 또는 전하 축적층 중의 전하를 인발함으로써 데이터가 소거될 수 있도록 이루어져 있다.
여기서, 도 9는, 종래에 있어서의 불휘발성 반도체 기억 장치(100)의 회로 구성의 일례를 도시하는 개략도이다. 이 경우, 불휘발성 반도체 기억 장치(100)는, 예를 들어 복수의 메모리 셀(102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h)가 행렬 형상으로 배치되어 있으며, 행 방향으로 배열되는 메모리 셀(102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h)마다 메모리 셀 형성부(101a, 101b, 101c, 101d)를 구성하고 있다.
또한 불휘발성 반도체 기억 장치(100)는, 메모리 셀(102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h) 중, 열 방향으로 배열되는 메모리 셀(102a, 102c, 102e, 102g)(102b, 102d, 102f, 102h)에서 1개의 비트선 BL1(BL2)을 공유하고 있으며, 각 비트선 BL1, BL2마다 소정의 비트 전압이 일률적으로 인가될 수 있다. 또한 이 불휘발성 반도체 기억 장치(100)는, 예를 들어 메모리 셀 형성부(101a, 101b, 101c, 101d)마다 메모리 게이트선 MGL1, MGL2, MGL3, MGL4 및 드레인측 선택 게이트선 DGL1, DGL2, DGL3, DGL4를 공유하고 있으며, 각 메모리 게이트선 MGL1, MGL2, MGL3, MGL4 및 각 드레인측 선택 게이트선 DGL1, DGL2, DGL3, DGL4마다 각각 소정의 전압이 인가될 수 있다.
또한 이 불휘발성 반도체 기억 장치(100)에서는, 1개의 소스측 선택 게이트선 SGL과, 1개의 소스선 SL을 모든 메모리 셀(102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h)에서 공유하고 있으며, 소스측 선택 게이트선 SGL에 소정의 소스 게이트 전압이 인가되고, 소스선 SL에 소정의 소스 전압이 인가될 수 있다.
각 메모리 셀(102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h)은 동일한 구성을 갖고 있으며, 예를 들어 메모리 셀(102a)에는, 메모리 게이트선 MGL1이 접속된 메모리 게이트 전극 MG와, 드레인측 선택 게이트선 DGL1이 접속된 드레인측 선택 게이트 전극 DG와, 소스측 선택 게이트선 SGL이 접속된 소스측 선택 게이트 전극 SG를 갖고 있다. 그리고 각 메모리 셀(102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h)에는, 메모리 게이트 전극 MG 및 채널층 사이의 전압 차에 의하여 발생하는 양자 터널 효과에 의하여 전하 축적층 EC 중에 전하를 주입할 수 있어, 데이터가 기입된 상태로 될 수 있다.
여기서, 이러한 종래의 불휘발성 반도체 기억 장치(100)에서는, 예를 들어 1행 1열째의 메모리 셀(102a)에 기입된 데이터를 판독하는 데이터 판독 동작 시, 데이터를 판독하는 메모리 셀(이하, 데이터 판독 셀이라고도 칭함)(102a)에 접속된 비트선 BL1에 1.5[V]의 판독 전압이 인가되고, 데이터를 판독하지 않는 메모리 셀(102b, 102d, 102f, 102h)만이 접속된 비트선 BL2에 0[V]의 판독 금지 전압이 인가될 수 있다.
또한 이때, 불휘발성 반도체 기억 장치(100)에서는, 메모리 게이트선 MGL1, MGL2, MGL3, MLG4에 0[V]이 인가되고, 소스측 선택 게이트선 SGL에 1.5[V]가 인가되고, 소스선 SL에 0[V]이 인가될 수 있다. 또한 이때, 불휘발성 반도체 기억 장치(100)에서는, 데이터 판독 셀(102a)에 접속된 드레인측 선택 게이트선 DGL1에 1.5[V]의 판독 게이트 전압이 인가되고, 데이터를 판독하지 않는 메모리 셀(102c, 102d, 102e, 102f, 102g, 102h)만이 접속된 드레인측 선택 게이트선 DGL2, DGL3, DGL4에 0[V]의 판독 금지 게이트 전압이 인가될 수 있다.
이것에 의하여, 데이터 판독 셀(102a)에서는, 비트선 BL1과 접속한 드레인측 선택 게이트 전극 DG 바로 아래의 웰이 도통 상태로 되지만, 전하 축적층 EC에 전하가 축적되어 있을 때(데이터가 기입되어 있을 때), 메모리 게이트 전극 MG 바로 아래의 웰이 비도통 상태로 되어 소스선 SL과 비트선 BL1의 전기적인 접속이 차단되어, 비트선 BL1에 1.5[V]의 판독 전압이 그대로 유지될 수 있다.
한편, 데이터 판독 셀(102a)의 전하 축적층 EC에 전하가 축적되어 있지 않은 경우(데이터가 기입되어 있지 않은 경우)에는, 메모리 게이트 전극 MG 바로 아래의 웰이 도통 상태로 되어, 데이터 판독 셀(102a)을 통하여 0[V]의 소스선 SL과 1.5[V]의 비트선 BL1이 전기적으로 접속하고, 0[V]의 소스선 SL에 의하여, 비트선 BL에 인가되어 있는 1.5[V]의 판독 전압이 저하된다.
또한 이때, 데이터 판독 셀(102a)과 비트선 BL1을 공유하는 다른 메모리 셀(102c, 102e, 102g)에서는, 드레인측 선택 게이트선 DGL2, DGL3, DGL4와 비트선 BL1의 전압 차에 의하여 드레인측 선택 게이트 전극 DG 바로 아래의 웰이 비도통 상태로 되어, 비트선 BL1의 1.5[V]의 판독 전압에 대하여 영향을 미치지 않는다. 이와 같이 하여, 불휘발성 반도체 기억 장치(100)에서는, 비트선 BL1의 판독 전압이 변화되었는지의 여부를 검지함으로써, 데이터 판독 셀(102a)의 전하 축적층 EC에 전하가 축적되어 있는지의 여부를 검지할 수 있다.
다음으로, 이러한 불휘발성 반도체 기억 장치(100)에 설치된 메모리 셀 형성부(101a, 101b, 101c, 101d) 중, 예를 들어 메모리 셀 형성부(101b)의 평면 레이아웃에 대하여 설명한다. 도 10a는, 메모리 셀 형성부(101b)를 반도체 기판의 상방에서 보았을 때의 평면 레이아웃의 일례를 도시하는 개략도이다. 또한 여기서는, 메모리 셀 형성부(101b)에 3개의 메모리 셀(102c, 102d, 102i)이 설치된 경우에 대하여 설명한다.
메모리 셀 형성부(101b)에는, 메모리 셀(102c, 102d, 102i)이 배치된 메모리 셀 영역 ER3을 갖고 있으며, 이 메모리 셀 영역 ER3의 한쪽 말단부에 하나의 선택 게이트 콘택트 영역 ER6이 배치되고, 당해 메모리 셀 영역 ER3의 다른 쪽 말단부에 다른 선택 게이트 콘택트 영역 ER7이 배치되어 있다. 또한 선택 게이트 콘택트 영역 ER6(ER7)의 말단부에는 선택 게이트 전극 비형성 영역 ER1(ER5)이 배치되어 있다.
이 경우, 메모리 셀 형성부(101b)는, 하나의 선택 게이트 전극 비형성 영역 ER1로부터 하나의 선택 게이트 콘택트 영역 ER6, 메모리 셀 영역 ER3, 다른 선택 게이트 콘택트 영역 ER7 및 다른 선택 게이트 전극 비형성 영역 ER5에 걸쳐 띠 형상의 메모리 게이트 전극 MG가 연장 설치되어 있으며, 예를 들어 선택 게이트 전극 비형성 영역 ER1, ER5의 메모리 게이트 전극 MG에 메모리 게이트 콘택트 MGC가 설치되어 있다.
메모리 셀 영역 ER3에는, 소정 형상의 웰 W가 반도체 기판 표면에 형성되어 있으며, 예를 들어 웰 W 중 띠 형상으로 형성된 메모리 배치 영역 W1, W2, W3에 메모리 게이트 전극 MG가 교차하도록 배치되어 있다. 여기서, 메모리 배치 영역 W1, W2, W3은, 메모리 게이트 전극 MG를 경계로 하여 소스 영역 WS측과 드레인 영역 WD측으로 구분되어 있다. 메모리 셀 형성부(101b)에서는, 각 메모리 배치 영역 W1, W2, W3의 소스 영역 WS가 서로 연접해 있으며, 소스선 SL(도 9)이 접속된 주상의 소스 콘택트 SC를 통하여 각 소스 영역 WS에 소정의 소스 전압이 일률적으로 인가될 수 있다.
또한 메모리 셀 형성부(101b)에서는, 메모리 배치 영역 W1, W2, W3의 각 드레인 영역 WD가 서로 분리되어 있으며, 드레인 영역 WD마다 각각 설치한 비트 콘택트 BC를 통하여 상이한 비트선 BL1, BL2, …로부터 각 드레인 영역 WD에 소정의 비트 전압이 개별적으로 인가될 수 있다.
메모리 셀 형성부(101b)의 메모리 셀 영역 ER3에는, 웰 W의 드레인 영역 WD측에 메모리 게이트 전극 MG의 하나의 측벽(112)이 배치되며, 당해 측벽(112)을 따라 드레인측 선택 게이트 전극 DG가 형성되어 있다. 한편, 웰 W의 소스 영역 WS측에는 메모리 게이트 전극 MG의 다른 측벽(111)이 배치되어 있으며, 당해 측벽(111)을 따라 소스측 선택 게이트 전극 SG가 형성되어 있다. 이 경우, 드레인측 선택 게이트 전극 DG 및 소스측 선택 게이트 전극 SG는, 메모리 게이트 전극 MG와 함께, 일 방향으로 배열되는 복수의 메모리 셀(102c, 102d, 102i)에서 공유되어 있다. 또한 드레인측 선택 게이트 전극 DG 및 소스측 선택 게이트 전극 SG는, 절연 재료를 포함하는 측벽 스페이서(도시하지 않음)에 의하여 메모리 게이트 전극 MG와 절연되어 있다.
드레인측 선택 게이트 전극 DG에는, 드레인측 선택 게이트 콘택트 DGC가 설치된, 폭이 넓은 선택 게이트 콘택트 형성부 Ca가, 하나의 선택 게이트 콘택트 영역 ER7에 형성되어 있으며, 드레인측 선택 게이트선 DGL2(도 9)로부터의 소정 전압이 드레인측 선택 게이트 콘택트 DGC 및 선택 게이트 콘택트 형성부 Ca를 통하여 인가될 수 있다.
또한 소스측 선택 게이트 전극 SG에는, 소스측 선택 게이트 콘택트 SGC가 설치된, 폭이 넓은 선택 게이트 콘택트 형성부 Cb가, 다른 선택 게이트 콘택트 영역 ER6에 형성되어 있으며, 소스측 선택 게이트선 SGL(도 9)로부터의 소정 전압이 소스측 선택 게이트 콘택트 SGC 및 선택 게이트 콘택트 형성부 Cb를 통하여 인가될 수 있다.
이에 추가하여, 선택 게이트 전극 비형성 영역 ER1, ER5에는, 메모리 게이트 전극 MG의 측벽(111, 112) 및 말단부 벽(113)을 따라 반도체 재료 등에 의한 도통층이 형성되어 있지 않으며, 드레인측 선택 게이트 전극 DG 및 소스측 선택 게이트 전극 SG를 비접촉 상태로 한 물리적 절단 구조가 형성되어 있다. 메모리 셀 형성부(101b)에서는, 선택 게이트 전극 비형성 영역 ER1, ER5의 물리적 절단 구조에 의하여 드레인측 선택 게이트 전극 DG와 소스측 선택 게이트 전극 SG가 전기적으로 비접속 상태로 되어 있는 점에서, 드레인측 선택 게이트 전극 DG와 소스측 선택 게이트 전극 SG에 각각 개별적으로 소정의 전압을 인가할 수 있다.
그런데 이러한 종래의 메모리 셀 형성부(101b)에서는, 도 10a와의 대응 부분에 동일한 부호를 붙여서 도시하는 도면 10b와 같이, 선택 게이트 전극 비형성 영역 ER1, ER5에 제조 과정에서 제거되었어야 할 반도체층 I가 잔존해 버리는 것도 생각된다. 이때, 메모리 셀 형성부(101b)에서는, 드레인측 선택 게이트 전극 DG와 소스측 선택 게이트 전극 SG가 반도체층 I를 통하여 전기적으로 접속되어 버린다는 문제가 발생한다.
여기서, 예를 들어 도 9에 도시한 바와 같이, 1행 1열째의 메모리 셀(102a)의 데이터를 판독하는 데이터 판독 동작 시, 데이터를 판독하지 않는 메모리 셀 형성부(101b)에 있어서 드레인측 선택 게이트 전극 DG와 소스측 선택 게이트 전극 SG가 전기적으로 접속하여 쇼트 불량이 발생하고 있는 경우에는, 메모리 셀 형성부(101b)에서 0[V]의 드레인측 선택 게이트선 DGL2와 1.5[V]의 소스측 선택 게이트선 SGL이 전기적으로 접속되어 버리게 된다(도 9 중, 배선 L로 나타냄).
그 결과, 불휘발성 반도체 기억 장치(100)에서는, 드레인측 선택 게이트선 DGL2의 0[V]의 전압이 상승해 버리거나, 또는 전체 메모리 셀(102a, 102b, …)에서 공유하고 있는 소스측 선택 게이트선 SGL의 1.5[V]의 전압이 저하되어 버려, 드레인측 선택 게이트선 DGL2나 소스측 선택 게이트선 SGL의 전압 변동에 의하여 판독 오동작이 발생해 버릴 우려가 있다.
또한 불휘발성 반도체 기억 장치(100)에서는, 메모리 셀 형성부(101b)에 있어서 드레인측 선택 게이트 전극 DG와 소스측 선택 게이트 전극 SG가 전기적으로 접속하여 쇼트 불량이 발생하고 있으면, 드레인측 선택 게이트선 DGL2와 소스측 선택 게이트선 SGL 사이에서 누설 전류가 발생하여 데이터 판독 동작 시의 소비 전력이 증가해 버린다는 문제도 발생한다.
그래서, 본 발명은 이상의 점을 고려하여 이루어진 것이며, 종래에 비하여 데이터 판독 동작 시에 전압 변동에 의하여 발생하는 판독 오동작을 경감할 수 있으며, 나아가 전압 변동에 의한 소비 전력의 증가를 저감시킬 수 있는 불휘발성 반도체 기억 장치를 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위하여 본 발명의 불휘발성 반도체 기억 장치는, 일 방향으로 연장 설치되고, 또한 길이 방향을 따라 메모리 게이트 전극이 연장 설치된 하나의 메모리 셀 형성부와, 일 방향으로 연장 설치되고, 또한 길이 방향을 따라 메모리 게이트 전극이 연장 설치된 다른 메모리 셀 형성부를 적어도 구비하고, 상기 하나의 메모리 셀 형성부와 상기 다른 메모리 셀 형성부가 소정 거리를 두고 병주하도록 반도체 기판 상에 배치되어 있고, 상기 하나의 메모리 셀 형성부 및 상기 다른 메모리 셀 형성부는, 상기 반도체 기판의 웰 상에 제1 선택 게이트 절연막을 개재하여 제1 선택 게이트 전극을 가진 제1 선택 게이트 구조체와, 상기 웰 상에 제2 선택 게이트 절연막을 개재하여 제2 선택 게이트 전극을 가진 제2 선택 게이트 구조체와, 해당 제1 선택 게이트 구조체 및 해당 제2 선택 게이트 구조체 사이에 측벽 스페이서를 개재하여 설치되고, 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막 및 상기 메모리 게이트 전극의 순으로 상기 웰 상에 적층된 메모리 게이트 구조체를 구비하고, 상기 하나의 메모리 셀 형성부의 길이 방향 말단부와 상기 다른 메모리 셀 형성부의 길이 방향 말단부 사이에는 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극이 형성되어 있지 않고, 또한 상기 하나의 메모리 셀 형성부의 길이 방향 말단부와 상기 다른 메모리 셀 형성부의 길이 방향 말단부를 메모리 게이트 전극으로 연결하고 있는 선택 게이트 전극 비형성 영역을 갖고, 상기 하나의 메모리 셀 형성부 및 상기 다른 메모리 셀 형성부의 상기 메모리 게이트 전극에는, 상기 하나의 메모리 셀 형성부와, 상기 다른 메모리 셀 형성부와, 상기 선택 게이트 전극 비형성 영역으로 둘러싸인 영역에서 주회하는 내주벽으로 되는 제1 측벽측에, 상기 제1 선택 게이트 전극이 설치되어 있는 것을 특징으로 한다.
본 발명의 불휘발성 반도체 기억 장치에서는, 제조 불량이 발생하더라도, 데이터의 판독 동작 시에 동일한 전압이 인가될 가능성이 높은 동종의 제1 선택 게이트 전극끼리를 전기적으로 접속시킬 수 있으므로, 종래와 같이 상이한 전압값이 인가될 가능성이 높은 이종의 제1 선택 게이트 전극 및 제2 선택 게이트 전극이 접속되어 불휘발성 반도체 기억 장치 전체에서 전압 변동이 발생해 버리는 경우에 비하여, 데이터 판독 동작 시에 전압 변동에 의하여 발생하는 판독 오동작을 경감할 수 있으며, 나아가 전압 변동에 의한 소비 전력의 증가를 저감시킬 수 있다.
도 1은 본 발명의 불휘발성 반도체 기억 장치에 설치되는 메모리 셀의 단면 구성을 도시하는 개략도이다.
도 2는 본 발명에 의한 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 개략도이다.
도 3은 불휘발성 반도체 기억 장치의 각종 동작 시에 있어서의 전압값을 정리한 표이다.
도 4는 본 발명의 불휘발성 반도체 기억 장치의 평면 레이아웃을 도시하는 개략도이다.
도 5는 도 4에 도시한 불휘발성 반도체 기억 장치에 있어서 소정의 메모리 셀 어레이부에서 쇼트 불량이 발생했을 때의 평면 레이아웃을 도시하는 개략도이다.
도 6은 소정의 메모리 셀 어레이부에서 쇼트 불량이 발생했을 때의 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 개략도이다.
도 7은 다른 실시 형태에 의한 불휘발성 반도체 기억 장치의 평면 레이아웃을 도시하는 개략도이다.
도 8은 도 7에 도시한 불휘발성 반도체 기억 장치에 있어서 소정의 메모리 셀 어레이부에서 쇼트 불량이 발생했을 때의 평면 레이아웃을 도시하는 개략도이다.
도 9는 종래의 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 개략도이다.
도 10a는 종래의 메모리 셀 형성부의 평면 레이아웃을 도시하는 개략도이고, 도 10b는 도 10a에 도시하는 메모리 셀 형성부에서 쇼트 불량이 발생했을 때의 평면 레이아웃을 도시하는 개략도이다.
도 2는 본 발명에 의한 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 개략도이다.
도 3은 불휘발성 반도체 기억 장치의 각종 동작 시에 있어서의 전압값을 정리한 표이다.
도 4는 본 발명의 불휘발성 반도체 기억 장치의 평면 레이아웃을 도시하는 개략도이다.
도 5는 도 4에 도시한 불휘발성 반도체 기억 장치에 있어서 소정의 메모리 셀 어레이부에서 쇼트 불량이 발생했을 때의 평면 레이아웃을 도시하는 개략도이다.
도 6은 소정의 메모리 셀 어레이부에서 쇼트 불량이 발생했을 때의 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 개략도이다.
도 7은 다른 실시 형태에 의한 불휘발성 반도체 기억 장치의 평면 레이아웃을 도시하는 개략도이다.
도 8은 도 7에 도시한 불휘발성 반도체 기억 장치에 있어서 소정의 메모리 셀 어레이부에서 쇼트 불량이 발생했을 때의 평면 레이아웃을 도시하는 개략도이다.
도 9는 종래의 불휘발성 반도체 기억 장치의 회로 구성을 도시하는 개략도이다.
도 10a는 종래의 메모리 셀 형성부의 평면 레이아웃을 도시하는 개략도이고, 도 10b는 도 10a에 도시하는 메모리 셀 형성부에서 쇼트 불량이 발생했을 때의 평면 레이아웃을 도시하는 개략도이다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한 설명은 이하에 나타내는 순서로 한다.
<1. 제1 실시 형태>
1-1. 메모리 셀의 구성
1-2. 본 발명에 의한 불휘발성 반도체 기억 장치의 회로 구성
1-3. 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시에 있어서의 전압에 대하여
1-4. 불휘발성 반도체 기억 장치의 평면 레이아웃
1-5. 쇼트 불량이 발생했을 때의 불휘발성 반도체 기억 장치
1-6. 작용 및 효과
<2. 다른 실시 형태에 의한 불휘발성 반도체 기억 장치>
2-1. 다른 실시 형태에 의한 불휘발성 반도체 기억 장치의 평면 레이아웃
2-2. 쇼트 불량이 발생했을 때의 다른 실시 형태에 의한 불휘발성 반도체 기억 장치
<3. 그 외의 실시 형태>
(1) 제1 실시 형태
(1-1) 메모리 셀의 구성
우선 맨 처음에, 본 발명의 불휘발성 반도체 기억 장치에 행렬 형상으로 배치되는 메모리 셀의 구성에 대하여 이하 설명한다. 도 1에 도시한 바와 같이 메모리 셀(2a)은, 예를 들어 P형 Si 등을 포함하는 웰 W 상에, N형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체(4a)와, N형의 MOS(Metal-Oxide-Semiconductor)트랜지스터 구조를 형성하는 드레인측 선택 게이트 구조체(5a)와, 마찬가지로 N형의 MOS 트랜지스터 구조를 형성하는 소스측 선택 게이트 구조체(6a)가 형성되어 있다.
웰 W의 표면에는, 드레인측 선택 게이트 구조체(5a)의 일단부에 있는 드레인 영역 WD와, 소스측 선택 게이트 구조체(6a)의 일단부에 있는 소스 영역 WS가 소정 거리를 띄우고 형성되어 있으며, 드레인 영역 WD에 비트선 BL1이 접속되고, 소스 영역 WS에 소스선 SL이 접속되어 있다. 또한 웰 W 표면에는 저농도 드레인 영역 WDa가 드레인 영역 WD와 인접하도록 형성되어 있으며, 드레인측 선택 게이트 구조체(5a)의 측벽을 따라 형성된 사이드 월 SW가 당해 저농도 드레인 영역 WDa 상에 배치되어 있다. 또한 웰 W 표면에는 저농도 소스 영역 WSa가 소스 영역 WS와 인접하도록 형성되어 있으며, 소스측 선택 게이트 구조체(6a)의 측벽을 따라 형성된 사이드 월 SW가 당해 저농도 소스 영역 WSa 상에 배치되어 있다.
메모리 게이트 구조체(4a)는, 저농도 드레인 영역 WDa 및 저농도 소스 영역 WSa 사이의 웰 W 상에 SiO2 등의 절연 재료를 포함하는 하부 게이트 절연막(24a)을 개재하여, 예를 들어 질화 실리콘(Si3N4)이나 산질화 실리콘(SiON), 알루미나(Al2O3), 하프니아(HfO2) 등을 포함하는 전하 축적층 EC를 갖고 있으며, 또한 이 전하 축적층 EC 상에 마찬가지로 절연 재료를 포함하는 상부 게이트 절연막(24b)을 개재하여 메모리 게이트 전극 MG를 갖고 있다. 이것에 의하여 메모리 게이트 구조체(4a)는, 하부 게이트 절연막(24a) 및 상부 게이트 절연막(24b)에 의하여 전하 축적층 EC가 웰 W 및 메모리 게이트 전극 MG로부터 절연된 구성을 갖는다.
이러한 구성에 추가하여, 메모리 게이트 구조체(4a)에는, 절연 재료에 의하여 형성된 캡막 CP가 메모리 게이트 전극 MG 상에 형성되어 있으며, 드레인측 선택 게이트 구조체(5a)의 상면에 있는 실리사이드층 S1과, 소스측 선택 게이트 구조체(6a)의 상면에 있는 실리사이드층 S2가, 당해 캡막 CP의 막 두께만큼 메모리 게이트 전극 MG의 상면으로부터 멀어지도록 형성되어 있다. 이와 같이 메모리 셀(2a)의 영역에 있는 메모리 게이트 전극 MG는, 상면에 실리사이드층이 형성되어 있지 않고 캡막 CP로 덮인 구성으로 되어 있다.
이 경우, 캡막 CP는 막 두께만큼, 드레인측 선택 게이트 구조체(5a)의 실리사이드층 S1과, 소스측 선택 게이트 구조체(6a)의 실리사이드층 S2를 각각 메모리 게이트 전극 MG로부터 멀어지게 할 수 있다. 또한 이 실시 형태의 경우, 캡막 CP는, 예를 들어 SiO2 등의 절연 재료를 포함하는 하부 캡막 CPa 상에, 당해 하부 캡막 CPa와는 상이한 SiN 등의 절연 재료를 포함하는 상부 캡막 CPb가 적층된 적층 구조를 갖고 있다.
여기서, 메모리 게이트 구조체(4a)의 메모리 게이트 전극 MG에는, 벽 형상의 제1 측벽(11)과, 당해 제1 측벽(11)에 대향 배치된 벽 형상의 제2 측벽(12)이 설치되어 있다. 메모리 게이트 구조체(4a)는, 하부 게이트 절연막(24a), 전하 축적층 EC, 상부 게이트 절연막(24b) 및 캡막 CP의 각 측벽이 메모리 게이트 전극 MG의 제1 측벽(11) 및 제2 측벽(12)을 따라 형성되고, 이들 하부 게이트 절연막(24a), 전하 축적층 EC, 상부 게이트 절연막(24b) 및 캡막 CP가 메모리 게이트 전극 MG의 제1 측벽(11) 및 제2 측벽(12) 사이의 영역에 형성되어 있다.
메모리 게이트 구조체(4a)에는, 메모리 게이트 전극 MG의 제2 측벽(12)이나 하부 게이트 절연막(24a), 전하 축적층 EC, 상부 게이트 절연막(24b) 및 캡막 CP의 각 측벽을 따라, 절연 재료를 포함하는 측벽 스페이서(28a)가 형성되어 있으며, 당해 측벽 스페이서(28a)를 개재하여 드레인측 선택 게이트 구조체(5a)가 인접되어 있다. 메모리 게이트 구조체(4a)와 드레인측 선택 게이트 구조체(5a) 사이에 형성된 측벽 스페이서(28a)는 소정의 막 두께에 의하여 형성되어 있으며, 메모리 게이트 구조체(4a)와 드레인측 선택 게이트 구조체(5a)를 절연할 수 있도록 이루어져 있다. 또한 메모리 게이트 구조체(4a) 및 드레인측 선택 게이트 구조체(5a) 사이의 측벽 스페이서(28a)의 막 두께는, 측벽 스페이서(28a)의 내압 불량이나, 메모리 게이트 구조체(4a) 및 드레인측 선택 게이트 구조체(5a) 사이에서의 판독 전류를 고려하여, 5[㎚] 이상 40[㎚] 이하의 폭으로 선정되어 있는 것이 바람직하다.
드레인측 선택 게이트 구조체(5a)는, 측벽 스페이서(28a)와 드레인 영역 WD 사이의 웰 W 상에, 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하이고 절연 재료를 포함하는 드레인측 선택 게이트 절연막(30)을 갖고 있으며, 당해 드레인측 선택 게이트 절연막(30) 상에 드레인측 선택 게이트 전극 DG1이 형성된 구성을 갖는다. 또한 제2 선택 게이트 전극으로서의 드레인측 선택 게이트 전극 DG1에는 상면에 실리사이드층 S1이 형성되어 있으며, 당해 실리사이드층 S1에 제2 선택 게이트선으로서의 드레인측 선택 게이트선 DGL1이 접속되어 있다.
또한 메모리 게이트 구조체(4a)에는, 메모리 게이트 전극 MG의 제1 측벽(11)이나 하부 게이트 절연막(24a), 전하 축적층 EC, 상부 게이트 절연막(24b) 및 캡막 CP의 각 측벽을 따라, 절연 재료를 포함하는 측벽 스페이서(28b)가 형성되어 있으며, 당해 측벽 스페이서(28b)를 개재하여 소스측 선택 게이트 구조체(6a)가 인접되어 있다. 이러한 메모리 게이트 구조체(4a)와 소스측 선택 게이트 구조체(6a) 사이에 형성된 측벽 스페이서(28b)도, 한쪽 측벽 스페이서(28a)와 동일한 5[㎚] 이상 40[㎚] 이하의 막 두께로 선정되어 있으며, 메모리 게이트 구조체(4a)와 소스측 선택 게이트 구조체(6a)를 절연할 수 있도록 이루어져 있다.
소스측 선택 게이트 구조체(6a)는, 측벽 스페이서(28b)와 소스 영역 WS 사이의 웰 W 상에, 막 두께가 9[㎚] 이하, 바람직하게는 3[㎚] 이하이고 절연 재료를 포함하는 소스측 선택 게이트 절연막(33)을 갖고 있으며, 당해 소스측 선택 게이트 절연막(33) 상에 소스측 선택 게이트 전극 SG1이 형성된 구성을 갖는다. 또한 제1 선택 게이트 전극으로서의 소스측 선택 게이트 전극 SG1에는 상면에 실리사이드층 S2가 형성되어 있으며, 당해 실리사이드층 S2에 제1 선택 게이트선으로서의 소스측 선택 게이트선 SGL이 접속되어 있다.
이에 추가하여 이 실시 형태의 경우, 측벽 스페이서(28a, 28b)를 개재하여 메모리 게이트 전극 MG의 제1 측벽(11) 및 제2 측벽(12)을 따라 형성된 소스측 선택 게이트 전극 SG1 및 드레인측 선택 게이트 전극 DG1은, 각각 메모리 게이트 전극 MG로부터 떨어짐에 따라 정상부가 웰 W를 향하여 하강해 가는 사이드 월 형상으로 형성되어 있다.
메모리 셀(2a)은, 소스측 선택 게이트 구조체(6a) 및 드레인측 선택 게이트 구조체(5a)가 각각 메모리 게이트 구조체(4a)의 측벽(제1 측벽(11) 및 제2 측벽 12))을 따라 사이드 월 형상으로 형성되며, 이들 소스측 선택 게이트 구조체(6a) 및 드레인측 선택 게이트 구조체(5a)가 각각 메모리 게이트 구조체(4a)와 근접해 있더라도, 메모리 게이트 전극 MG 상에 형성된 캡막 CP에 의하여, 드레인측 선택 게이트 전극 DG1 상의 실리사이드층 S1과, 소스측 선택 게이트 전극 SG1 상의 실리사이드층 S2가, 각각 메모리 게이트 전극 MG로부터 멀어지게 되어 있으므로, 그만큼 이들 실리사이드층 S1, S2와 메모리 게이트 전극 MG의 쇼트를 방지할 수 있도록 이루어져 있다.
(1-2) 본 발명에 의한 불휘발성 반도체 기억 장치의 회로 구성
다음으로, 본 발명에 의한 불휘발성 반도체 기억 장치의 회로 구성에 대하여 설명한다. 도 2에 도시한 바와 같이 불휘발성 반도체 기억 장치(1)는, 예를 들어 복수의 메모리 셀(2a, 2b, 2d, 2e, 2g, 2h, 2i, 2j)가 행렬 형상으로 배치되어 있다. 또한 각 메모리 셀(2a, 2b, 2d, 2e, 2g, 2h, 2i, 2j)은 도 1에서 설명한 메모리 셀(2a)과 동일한 구성을 갖고 있으며, 메모리 게이트선 MGL이 접속된 메모리 게이트 전극 MG와, 드레인측 선택 게이트선 DGL1(DGL2, DGL3, DGL4)이 접속된 드레인측 선택 게이트 전극 DG1(DG2, …)과, 소스측 선택 게이트선 SGL이 접속된 소스측 선택 게이트 전극 SG1(SG2, …)을 갖고 있다.
불휘발성 반도체 기억 장치(1)는, 행 방향으로 배열되는 메모리 셀(2a, 2b, 2d, 2e, 2g, 2h, 2i, 2j)마다 메모리 셀 형성부(3a, 3b, 3c, 3d)를 구성하고 있으며, 이 중 인접하는 2개의 메모리 셀 형성부(3a, 3b)(3c, 3d)을 쌍으로 하여 하나의 메모리 셀 어레이부(1a)(1c)를 형성하고, 기판 전압선 Back에 의하여 메모리 셀 어레이부(1a, 1c)마다 소정의 기판 전압이 인가될 수 있다.
또한 불휘발성 반도체 기억 장치(1)는, 메모리 셀(2a, 2b, 2d, 2e, 2g, 2h, 2i, 2j) 중, 열 방향으로 배열되는 메모리 셀(2a, 2d, 2g, 2i, 2b, 2e, 2h, 2j)에서 1개의 비트선 BL1(BL2)을 공유하고 있으며, 각 비트선 BL1, BL2에 의하여 열 방향의 메모리 셀(2a, 2d, 2g, 2i, 2b, 2e, 2h, 2j)마다 소정의 비트 전압이 일률적으로 인가될 수 있다. 또한 이 불휘발성 반도체 기억 장치(1)는, 예를 들어 메모리 셀 형성부(3a, 3b, 3c, 3d)마다 드레인측 선택 게이트선 DGL1, DGL2, DGL3, DGL4를 공유하고 있으며, 각 드레인측 선택 게이트선 DGL1, DGL2, DGL3, DGL4에 의하여 메모리 셀 형성부(3a, 3b, 3c, 3d)마다 각각 소정의 전압이 인가될 수 있다.
또한 이 불휘발성 반도체 기억 장치(100)에서는, 1개의 메모리 게이트선 MGL과, 1개의 소스측 선택 게이트선 SGL과, 1개의 소스선 SL을 모든 메모리 셀(2a, 2b, 2d, 2e, 2g, 2h, 2i, 2j)에서 공유하고 있으며, 메모리 게이트선 MGL에 소정의 메모리 게이트 전압이 인가되고, 소스측 선택 게이트선 SGL에 소정의 소스 게이트 전압이 인가되고, 소스선 SL에 소정의 소스 전압이 인가될 수 있다.
(1-3) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시에 있어서의 전압에 대하여
다음으로, 이러한 불휘발성 반도체 기억 장치(1)에 있어서의 각종 동작에 대하여 설명한다. 도 3은, 도 2에 도시한 불휘발성 반도체 기억 장치(1)에 있어서, 예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입하는 데이터 기입 동작 시(「Prog」)와, 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지의 여부를 검지하는 데이터 판독 동작 시(「Read」)와, 메모리 셀(2a) 등의 전하 축적층 EC 중의 전하를 인발하는 데이터 소거 동작 시(「Erase」)에 있어서의 각 부위에서의 전압값의 일례를 나타내는 표이다.
도 3의 「Prog」란에서는, 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입할 때의 전압값(「선택 열」 및 「선택 행」)과, 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입하지 않을 때의 전압값(「비선택 열」 또는 「비선택 행」)을 나타낸다.
예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입하는 경우에는, 도 3의 「Prog」란에 나타낸 바와 같이, 메모리 게이트선 MGL로부터 메모리 게이트 전극 MG에 12[V]의 전하 축적 게이트 전압이 인가되고, 웰 W(도 3 중, 「Back」이라 표기)에 0[V]의 기판 전압이 인가될 수 있다. 또한 이때, 소스측 선택 게이트 전극 SG1에는 소스측 선택 게이트선 SGL로부터 0[V]의 게이트 오프 전압이 인가되고, 소스 영역 WS에는 소스선 SL로부터 0[V]의 소스 오프 전압이 인가될 수 있다. 이것에 의하여 소스측 선택 게이트 구조체(6a)는, 소스 영역 WS와, 메모리 게이트 구조체(4a)의 채널층 형성 캐리어 영역의 전기적인 접속을 차단하여, 소스선 SL로부터 메모리 게이트 구조체(4a)의 채널층 형성 캐리어 영역으로의 전압 인가를 저지할 수 있다.
한편, 드레인측 선택 게이트 전극 DG1에는 드레인측 선택 게이트선 DGL1로부터 1.5[V]의 드레인측 선택 게이트 전압이 인가되고, 드레인 영역 WD에는 비트선 BL1로부터 0[V]의 전하 축적 비트 전압이 인가될 수 있다. 이것에 의하여 드레인측 선택 게이트 구조체(5a)는, 드레인 영역 WD와, 메모리 게이트 구조체(4a)의 채널층 형성 캐리어 영역을 전기적으로 접속시킬 수 있다.
메모리 게이트 구조체(4a)에서는, 채널층 형성 캐리어 영역이 드레인 영역 WD와 전기적으로 접속함으로써 채널층 형성 캐리어 영역에 캐리어가 유기되어, 전하 축적 비트 전압과 동일한 0[V]으로 되는 채널층이 캐리어에 의하여 웰 W 표면에 형성될 수 있다. 이와 같이 하여 메모리 게이트 구조체(4a)에서는, 메모리 게이트 전극 MG 및 채널층 사이에 12[V]의 큰 전압 차(12[V])가 발생하고, 이것에 의하여 발생하는 양자 터널 효과에 의하여 전하 축적층 EC 중에 전하를 주입할 수 있어, 데이터가 기입된 상태로 될 수 있다.
또한 전하 축적층 EC에 전하를 주입하는 데 필요한 전하 축적 게이트 전압이 메모리 셀(2a)의 메모리 게이트 전극 MG에 인가되었을 때, 당해 메모리 셀(2a)에서 전하 축적층 EC으로의 전하의 주입을 저지할 때는, 소스측 선택 게이트 구조체(6a)에 의하여, 메모리 게이트 전극 MG와 대향한 영역의 웰 W와, 소스 영역 WS의 전기적인 접속을 차단하고, 또한 드레인측 선택 게이트 구조체(5a)에 의하여, 메모리 게이트 전극 MG와 대향한 영역의 웰 W와, 드레인 영역 WD의 전기적인 접속을 차단한다.
이것에 의하여, 데이터를 기입하지 않는 메모리 셀(2a)에서는, 채널층 형성 캐리어 영역에 공핍층이 형성된 상태로 되며, 전하 축적 게이트 전압에 기초하여 웰 W 표면의 전위가 상승해 가서 메모리 게이트 전극 MG 및 웰 W 표면의 전압 차가 작아지기 때문에, 전하 축적층 EC 중으로의 전하 주입을 저지할 수 있다.
또한 도 3에 있어서의 「Read」란에서 나타내는 데이터의 판독 동작에서는, 예를 들어 판독의 대상으로 되는 메모리 셀(2a)에 접속된 비트선 BL1을, 예를 들어 1.5[V]로 프리차지하고, 소스선 SL을 0[V]로 하여 메모리 셀(2a)에 전류가 흐르는지의 여부에 따라 변화되는 비트선 BL1의 전위를 검지함으로써, 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지의 여부를 판단할 수 있다. 구체적으로는, 메모리 셀(2a)의 데이터를 판독할 때, 메모리 게이트 구조체(4a)의 전하 축적층 EC에 전하가 축적되어 있는 경우(데이터가 기입되어 있는 경우), 메모리 게이트 구조체(4a) 바로 아래의 웰 W에서 비도통 상태로 되어, 드레인 영역 WD와 소스 영역 WS의 전기적인 접속이 차단될 수 있다. 이것에 의하여, 데이터를 판독하는 메모리 셀(2a)에서는, 드레인 영역 WD에 접속된 비트선 BL1에서의 1.5[V]의 판독 전압이 그대로 유지될 수 있다.
한편, 메모리 셀(2a)의 데이터를 판독할 때, 메모리 게이트 구조체(4a)의 전하 축적층 EC에 전하가 축적되어 있지 않은 경우(데이터가 기입되어 있지 않은 경우)에는, 메모리 게이트 구조체(4a) 바로 아래의 웰 W가 도통 상태로 되어 드레인 영역 WD와 소스 영역 WS가 전기적으로 접속되고, 그 결과, 메모리 셀(2a)를 통하여 0[V]의 소스선 SL과 1.5[V]의 비트선 BL1이 전기적으로 접속한다. 이것에 의하여, 데이터를 판독하는 메모리 셀(2a)에서는, 비트선 BL1의 판독 전압이 0[V]의 소스선 SL에 인가됨으로써, 비트선 BL1에 인가되어 있는 1.5[V]의 판독 전압이 저하된다.
이와 같이 하여, 불휘발성 반도체 기억 장치(1)에서는, 비트선 BL1의 판독 전압이 변화되었는지의 여부를 검지함으로써, 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지의 여부의 데이터 판독 동작을 실행할 수 있다. 또한 데이터를 판독하지 않는 메모리 셀(2b, 2e, 2h, 2j)만이 접속된 비트선 BL2에는 0[V]의 비판독 전압이 인가될 수 있다.
덧붙여서 말하면, 메모리 셀(2a)의 전하 축적층 EC 중의 전하를 인발하는 데이터의 소거 동작 시(도 3중, 「Erase」)에는, 메모리 게이트선 MGL로부터 메모리 게이트 전극 MG에 -12[V]의 메모리 게이트 전압이 인가됨으로써, 0[V]의 웰 W를 향하여 전하 축적층 EC 중의 전하가 인발되어 데이터가 소거될 수 있다.
(1-4) 불휘발성 반도체 기억 장치의 평면 레이아웃
다음으로 상술한 불휘발성 반도체 기억 장치(1)의 평면 레이아웃에 대하여 이하 설명한다. 도 4는, 반도체 기판 상에 복수의 메모리 셀 어레이부(1a, 1b, …)가 배치된 본 발명의 불휘발성 반도체 기억 장치(1)를 반도체 기판의 상방에서 본 평면 레이아웃을 도시하는 개략도이다. 도 4에서는, 이들 복수의 메모리 셀 어레이부(1a, 1b, …) 중, 하나의 메모리 셀 어레이부(1a)의 평면 레이아웃과, 당해 메모리 셀 어레이부(1a)와 동일한 구성을 가진 다른 메모리 셀 어레이부(1b)의 일부 평면 레이아웃을 도시하고 있다. 또한 메모리 셀 어레이부(1a, 1b, …)는 모두 동일한 구성을 갖고 있기 때문에, 여기서는 하나의 메모리 셀 어레이부(1a)에 주목하여 이하 설명한다.
덧붙여서 말하면, 메모리 셀(2a)의 단면 구성을 도시한 도 1은, 도 4의 A-A' 부분에 있어서의 단면 구성을 도시하는 것이다. 또한 도 4에서는, 도 1에 도시한 메모리 게이트 구조체(4a)의 측벽에 형성되어 있는 측벽 스페이서(28a, 28b) 외에, 드레인측 선택 게이트 구조체(5a) 및 소스측 선택 게이트 구조체(6a)에 형성되어 있는 사이드 월 SW나 실리사이드층 S1, S2 등에 대해서도 도시를 생략하고 있다.
이 실시 형태의 경우, 메모리 셀 어레이부(1a)는, 하나의 메모리 셀 형성부(3a)와, 다른 메모리 셀 형성부(3b)를 구비하고 있으며, 이들 쌍으로 되는 메모리 셀 형성부(3a, 3b)의 길이 방향 말단부에 선택 게이트 전극 비형성 영역 ER1, ER5를 갖는다. 또한 이들 쌍으로 되는 메모리 셀 형성부(3a, 3b)는, 선택 게이트 전극 비형성 영역 ER1, ER5에서 메모리 게이트 전극 MG에 의하여 연결된 구성을 갖는다. 이 경우, 메모리 셀 어레이부(1a)는, 일 방향(도 4에서는 행 방향)으로 연장 설치된 하나의 메모리 셀 형성부(3a)와, 마찬가지로 일 방향으로 연장 설치된 다른 메모리 셀 형성부(3b)가 소정 거리를 두고 병주하도록 반도체 기판 상에 배치되어 있다.
메모리 셀 형성부(3a, 3b)에는, 길이 방향을 따라 메모리 게이트 전극 MG가 연장 설치되어 있으며, 각 메모리 게이트 전극 MG의 정상부를 덮도록 캡막 CP가 형성되어, 당해 메모리 게이트 전극 MG가 외부에 비노출 상태로 설치되어 있다. 이 때문에, 반도체 기판의 상방에서 본 평면 레이아웃을 도시하는 도 4에서는, 메모리 셀 형성부(3a, 3b)에 메모리 게이트 전극 MG가 도시되어 있지 않으며, 캡막 CP가 도시되어 있다.
하나의 메모리 셀 형성부(3a) 내에 설치된 메모리 게이트 전극 MG는, 당해 메모리 셀 형성부(3a)의 말단부으로부터 선택 게이트 전극 비형성 영역 ER1, ER5로도 연장 설치되어 있으며, 당해 선택 게이트 전극 비형성 영역 ER1, ER5에서 굴곡되고, 다른 메모리 셀 형성부(3b)의 말단부에 연속 설치되어 있다. 여기서, 선택 게이트 전극 비형성 영역 ER1, ER5에 형성된 메모리 게이트 전극 MG는, 메모리 셀 형성부(3a, 3b)에 형성되어 있는 메모리 게이트 전극 MG와는 달리 캡막 CP로 덮여 있지 않고 외부에 노출되어 있다.
또한 이 실시 형태의 경우, 메모리 셀 어레이부(1a)의 메모리 게이트 전극 MG는, 반도체 기판의 상방에서 보아 무단부 사각 환상으로 형성되어 있고, 메모리 셀 형성부(3a, 3b)의 영역에서는 캡막 CP에 의하여 덮여 있는 점에서, 당해 캡막 CP에 덮여 있지 않은 선택 게이트 전극 비형성 영역 ER1, ER5에서는 역 ㄷ자형으로 외부에 노출된 구성을 갖는다.
여기서, 메모리 셀 형성부(3a)(3b)는, 길이 방향을 따라 복수의 메모리 셀(2a, 2b, 2c)(2d, 2e, 2f)이 형성된 메모리 셀 영역 ER3을 갖는다. 또한 도 2에 도시한 메모리 셀 형성부(3a)(3b)는 메모리 셀(2a, 2b) (2d, 2e)만을 도시하고 있지만, 도 4에서는 메모리 셀(2b)(2e)에 인접한 메모리 셀(2c)(2f)에 대해서도 도시하고 있다.
메모리 셀 형성부(3a)(3b)는 상술한 메모리 셀 영역 ER3 외에, 당해 메모리 셀 영역 ER3의 한쪽 말단부에 설치된 하나의 선택 게이트 콘택트 영역 ER6과, 당해 메모리 셀 영역 ER3의 다른 쪽 말단부에 설치된 다른 선택 게이트 콘택트 영역 ER7과, 하나의 선택 게이트 콘택트 영역 ER6의 말단부에 설치된 하나의 전기적 절단 영역 ER2와, 다른 선택 게이트 콘택트 영역 ER7의 말단부에 설치된 다른 전기적 절단 영역 ER4를 갖고 있다. 또한 이 실시 형태의 경우에서는, 메모리 셀 형성부(3a)(3b)의 길이 방향 말단부에 위치하는 전기적 절단 영역 ER2, ER4에 상술한 선택 게이트 전극 비형성 영역 ER1, ER5가 인접되어 있다.
여기서, 메모리 셀 영역 ER3에는, 반도체 기판 표면에 소정 형상의 웰 W가 형성되어 있으며, 예를 들어 웰 W 중 띠 형상으로 형성된 메모리 배치 영역 W1, W2, W3에 메모리 셀 형성부(3a, 3b)가 교차하도록 배치되어 있다. 하나의 메모리 셀 형성부(3a)의 메모리 셀 영역 ER3에는, 메모리 게이트 구조체(4a)와, 드레인측 선택 게이트 구조체(5a)와, 소스측 선택 게이트 구조체(6a)를 가진 메모리 셀(2a) (2b, 2c)이, 메모리 배치 영역 W1 (W2, W3) 상에 형성되어 있다. 또한 다른 메모리 셀 형성부(3b)의 메모리 셀 영역 ER3에도, 하나의 메모리 셀 형성부(3a)와 마찬가지로, 메모리 게이트 구조체(4b)와, 드레인측 선택 게이트 구조체(5b)와, 소스측 선택 게이트 구조체(6b)를 가진 메모리 셀(2d)(2e, 2f)이, 메모리 배치 영역 W1(W2, W3) 상에 형성되어 있다. 또한 메모리 셀 영역 ER3에 배치된 메모리 셀(2b, 2c, 2d, 2e, 2f)는, 도 1에서 설명한 메모리 셀(2a)과 동일한 구성을 갖고 있는 점에서, 여기서는 그 설명은 생략한다.
웰 W의 메모리 배치 영역 W1, W2, W3은, 메모리 게이트 구조체(4a)(4b)를 경계로 하여 소스 영역 WS측과 드레인 영역 WD측으로 구분되어 있다. 각 메모리 배치 영역 W1, W2, W3 중, 메모리 셀 형성부(3a, 3b) 사이에 있는 소스 영역 WS는 서로 연접해 있으며, 소정 위치에 설치된 주상의 소스 콘택트 SC를 공유하고 있다. 소스 콘택트 SC는 소스선 SL(도 2)이 접속된 구성을 가지며, 당해 소스선 SL로부터 인가된 소정의 소스 전압을 각 메모리 배치 영역 W1, W2, W3의 소스 영역 WS에 대하여 일률적으로 인가할 수 있다.
한편, 메모리 배치 영역 W1, W2, W3의 각 드레인 영역 WD는 서로 분리되어 있으며, 각각 개별적으로 주상의 비트 콘택트 BC가 설치된 구성을 갖는다. 각 비트 콘택트 BC에는, 각각 상이한 비트선 BL1, BL2, …(도 2)가 접속되어 있으며, 대응하는 비트선 BL1, BL2, …로부터 소정의 비트 전압이 개별적으로 인가될 수 있다. 이것에 의하여, 메모리 셀 형성부(3a)의 각 드레인 영역 WD에는 각각 상이한 비트선 BL1, BL2, …로부터 비트 콘택트 BC를 통하여 소정의 비트 전압이 인가될 수 있다.
이 실시 형태의 경우, 하나의 메모리 셀 형성부(3a)에는, 웰 W의 소스 영역 WS측에, 메모리 게이트 구조체(4a)를 구성하는 메모리 게이트 전극 MG의 제1 측벽(11)이 배치되며, 이 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 소스측 선택 게이트 구조체(6a)가 형성되어 있다. 또한 이 하나의 메모리 셀 형성부(3a)에는, 웰 W의 드레인 영역 WD측에, 메모리 게이트 구조체(4a)를 구성하는 메모리 게이트 전극 MG의 제2 측벽(12)이 배치되고, 이 메모리 게이트 전극 MG의 제2 측벽(12)을 따라 드레인측 선택 게이트 구조체(5a)가 형성되어 있다.
이러한 구성에 추가하여, 하나의 메모리 셀 형성부(3a)와 쌍을 이루는 다른 메모리 셀 형성부(3b)에서는, 하나의 메모리 셀 형성부(3a)에서 소스측 선택 게이트 구조체(6a)가 형성되어 있는 메모리 게이트 전극 MG의 제1 측벽(11)(내주벽)을 따라, 마찬가지로 소스측 선택 게이트 구조체(6b)가 형성되어 있다. 이에 추가하여, 다른 메모리 셀 형성부(3b)에서는, 하나의 메모리 셀 형성부(3a)에서 드레인측 선택 게이트 구조체(5a)가 형성되어 있는 메모리 게이트 전극 MG의 제2 측벽(12)(외주벽)을 따라, 마찬가지로 드레인측 선택 게이트 구조체(5b)가 형성되어 있다.
소스측 선택 게이트 구조체(6a)(6b)에는, 메모리 게이트 구조체(4a)(4b)의 제1 측벽(11)을 따라, 사이드 월 형상으로 형성된 소스측 선택 게이트 전극 SG1(SG2)이 형성되어 있음과 함께, 소스측 선택 게이트 전극 SG1(SG2)과 일체 형성된, 폭이 넓은 선택 게이트 콘택트 형성부 Ca가 하나의 선택 게이트 콘택트 영역 ER6에 형성되어 있다.
또한 이 선택 게이트 콘택트 형성부 Ca에는, 표면이 평면 형상으로 형성된 평면부(15a)가 형성되어 있으며, 소스측 선택 게이트선(도시하지 않음)이 접속된 주상의 소스측 선택 게이트 콘택트 SGC가 당해 평면부(15a)에 설치되어 있다. 이것에 의하여, 폭이 좁고 경사진 사이드 월 형상의 소스측 선택 게이트 전극 SG1(SG2)에서도, 소스측 선택 게이트선 SGL로부터의 소정 전압을, 소스측 선택 게이트 콘택트 SGC 및 선택 게이트 콘택트 형성부 Ca를 통하여 인가할 수 있다.
또한 드레인측 선택 게이트 구조체(5a)(5b)에는, 메모리 게이트 구조체(4a)(4b)에 있는 제2 측벽(12)을 따라, 사이드 월 형상으로 형성된 드레인측 선택 게이트 전극 DG1(DG2)이 형성되어 있음과 함께, 드레인측 선택 게이트 전극 DG1(DG2)과 일체 형성된, 폭이 넓은 선택 게이트 콘택트 형성부 Cb가 다른 선택 게이트 콘택트 영역 ER7에 형성되어 있다.
이 선택 게이트 콘택트 형성부 Cb에도, 표면이 평면 형상으로 형성된 평면부(15b)가 형성되어 있으며, 드레인측 선택 게이트선 DGL1(DGL2)이 접속된 주상의 드레인측 선택 게이트 콘택트 DGC가 당해 평면부(15b)에 설치되어 있다. 이것에 의하여, 폭이 좁고 경사진 사이드 월 형상의 드레인측 선택 게이트 전극 DG1(DG2)에서도, 드레인측 선택 게이트선 DGL1(DGL2)로부터의 소정 전압을, 드레인측 선택 게이트 콘택트 DGC 및 선택 게이트 콘택트 형성부 Cb를 통하여 인가할 수 있다.
덧붙여서 말하면, 선택 게이트 콘택트 영역 ER6, ER7에 설치된 선택 게이트 콘택트 형성부 Ca, Cb에 대해서는, 소스측 선택 게이트 전극 SG1 또는 드레인측 선택 게이트 전극 DG1과 연속 설치하고, 또한 소스측 선택 게이트 콘택트 SGC 또는 드레인측 선택 게이트 콘택트 DGC를 형성할 수 있으면, 그 외의 다양한 형상으로 해도 된다.
한편, 선택 게이트 콘택트 영역 ER6, ER7의 말단부에 있는 전기적 절단 영역 ER2, ER4에는, 메모리 셀 영역 ER3로부터 메모리 게이트 구조체(4a)(4b)가 연장 설치되어 있지만, 메모리 셀 영역 ER3과는 달리 소스측 선택 게이트 전극 SG1(SG2) 및 드레인측 선택 게이트 전극 DG1(DG2)이 연장 설치되어 있지 않고, 이들 소스측 선택 게이트 전극 SG1(SG2) 및 드레인측 선택 게이트 전극 DG1(DG2) 대신 선택 게이트 전극 절단부(103)가 형성되어 있다.
여기서, 선택 게이트 전극 절단부(103)는, i형으로 되는 사이드 월 형상의 진성 반도체층 Ia와, 사이드 월 형상의 역도전형 반도체층 OC와, 마찬가지로 사이드 월 형상의 진성 반도체층 Ib로 구성되어 있으며, 메모리 게이트 전극 MG의 제1 측벽(11) 및 제2 측벽(12)을 따라 진성 반도체층 Ia, 역도전형 반도체층 OC 및 진성 반도체층 Ib의 순으로 배열되어 배치된 구성을 갖는다. 또한 역도전형 반도체층 OC는, 소스측 선택 게이트 전극 SG1(SG2) 및 드레인측 선택 게이트 전극 DG1(DG2)과는 상이한 도전형(이 경우, p형)에 의하여 형성되어 있다.
이와 같이 전기적 절단 영역 ER2, ER4에서는, n형의 소스측 선택 게이트 전극 SG1(SG2) 및 드레인측 선택 게이트 전극 DG1(DG2)을 기점으로 하여, 메모리 게이트 전극 MG의 제1 측벽(11) 및 제2 측벽(12)을 따라 i형의 진성 반도체층 Ia, p형의 역도전형 반도체층 OC 및 i형의 진성 반도체층 Ib의 순으로 배치되어 있다. 이것에 의하여 메모리 셀 어레이부(1a)에서는, 메모리 셀 형성부(3a)(3b)의 n형의 소스측 선택 게이트 전극 SG1(SG2)을 기점으로 하여 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 pin 접합을 형성할 수 있으며, 동일한 제1 측벽(11)을 따라 형성된 소스측 선택 게이트 전극 SG1, SG2끼리를 전기적으로 절단할 수 있도록 이루어져 있다. 또한 마찬가지로 메모리 게이트 전극 MG의 제2 측벽(12)에서도, 메모리 셀 형성부(3a)(3b)의 n형의 드레인측 선택 게이트 전극 DG1(DG2)을 기점으로 하여 당해 제2 측벽(12)을 따라 pin 접합을 형성할 수 있으며, 동일한 제2 측벽(12)을 따라 형성된 드레인측 선택 게이트 전극 DG1, DG2끼리를 전기적으로 절단할 수 있도록 이루어져 있다.
여기서, 메모리 셀 영역 ER3, 전기적 절단 영역 ER2, ER4 및 선택 게이트 콘택트 영역 ER6, ER7에서는, 상술한 바와 같이 메모리 게이트 전극 MG 상에 캡막 CP가 형성되어 있는 점에서, 제조 과정에 있어서 당해 캡막 CP에 의하여 메모리 게이트 전극 MG의 상면이 살리사이드화되는 것을 방지할 수 있도록 이루어져 있다.
한편, 선택 게이트 전극 비형성 영역 ER1, ER5에서는, 메모리 게이트 전극 MG 상에 캡막 CP가 형성되어 있지 않아 당해 메모리 게이트 전극 MG가 외부에 노출되어 있기 때문에 상면이 살리사이드화되며, 당해 메모리 게이트 전극 MG 상에 형성된 실리사이드층(도시하지 않음)을 개재하여 주상의 메모리 게이트 콘택트 MGC가 설치되어 있다. 메모리 게이트 콘택트 MGC에는 메모리 게이트선 MGL(도 2)이 접속되어 있으며, 당해 메모리 게이트선 MGL로부터의 소정 전압이 인가될 수 있다. 이것에 의하여, 메모리 게이트 전극 MG에는 메모리 게이트선 MGL의 전압이 메모리 게이트 콘택트 MGC를 통하여 인가될 수 있다.
이와 같이 불휘발성 반도체 기억 장치(1)에서는, 메모리 셀 영역 ER3이나 선택 게이트 콘택트 영역 ER6, ER7, 전기적 절단 영역 ER2, ER4에 있어서 메모리 게이트 전극 MG가 캡막 CP로 덮여 있지만, 선택 게이트 전극 비형성 영역 ER1, ER5에서 노출되어 있는 메모리 게이트 전극 MG로부터 메모리 게이트 콘택트 MGC를 통하여 소정의 전압을 인가함으로써, 당해 메모리 셀 영역 ER3에서 캡막 CP에 덮인 메모리 게이트 전극 MG에도 소정의 전압을 인가할 수 있다.
덧붙여서 말하면, 이러한 불휘발성 반도체 기억 장치(1)는, 일반적인 CMOS(Complementary MOS)의 제조 프로세스인 성막 공정이나, 레지스트 도포 공정, 노광 현상 공정, 에칭 공정, 불순물 주입 공정, 레지스트 박리 공정 등의 각 공정을 행함으로써 제작할 수 있기 때문에, 여기서는 그 제조 방법에 대하여 생략한다.
(1-5) 쇼트 불량이 발생했을 때의 불휘발성 반도체 기억 장치
다음으로, 제조 불량 등에 의하여 쇼트 불량이 발생했을 때의 불휘발성 반도체 기억 장치(1)에 대하여 설명한다. 도 4와의 대응 부분에 동일한 부호를 붙여서 도시하는 도 5는, 도 4에 도시한 불휘발성 반도체 기억 장치(1)를 제조할 때, 예를 들어 에칭 처리에 의하여 선택 게이트 전극 절단부(103)를 전기적 절단 영역 ER2, ER4에 형성하는 제조 공정에서, 당해 선택 게이트 전극 절단부(103)의 진성 반도체층 Ia, Ib로 되는 반도체 재료가 선택 게이트 전극 비형성 영역 ER1, ER5에도 잔존해 버렸을 때의 불휘발성 반도체 기억 장치(21)의 개략도를 도시한다.
이 경우, 선택 게이트 전극 비형성 영역 ER1, ER5에도 반도체 재료가 잔존함으로써 당해 선택 게이트 전극 비형성 영역 ER1, ER5에는, 예를 들어 메모리 게이트 전극 MG의 제1 측벽(11)을 따라, 반도체 재료를 포함하는 사이드 월 형상의 진성 반도체층 Id가 형성되고, 메모리 게이트 전극 MG의 제2 측벽(12)을 따라, 반도체 재료를 포함하는 사이드 월 형상의 진성 반도체층 Ie가 형성되어 있다.
이것에 의하여, 메모리 게이트 전극 MG의 내주벽으로 되는 제1 측벽(11)에는, 예를 들어 하나의 메모리 셀 형성부(3a)의 전기적 절단 영역 ER2에 진성 반도체층 Ia2, 역도전형 반도체층 OCb, 및 진성 반도체층 Id가 순서대로 배열되어 형성됨과 함께, 당해 진성 반도체층 Id가 그대로 선택 게이트 전극 비형성 영역 ER1(ER5)의 제1 측벽(11)에도 형성되며, 당해 진성 반도체층 Id가 다른 메모리 셀 형성부(3b)의 역도전형 반도체층 OCc까지 연장 설치된다. 또한 다른 메모리 셀 형성부(3b)에서는, 전기적 절단 영역 ER2에서 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 진성 반도체층 Ia3, 역도전형 반도체층 OCc 및 진성 반도체층 Id가 순서대로 배열되어 형성된다.
이때, 예를 들어 제조 과정에서 발생한 이물이 역도전형 반도체층 OCb, OCc에 부착되어 버리거나, 또는 제조 시에 역도전형 반도체층 OCb, OCc의 형성 불량이 발생해 버리면, 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 형성된 진성 반도체층 Ia2, Id, Ia3끼리가 전기적으로 접속된 상태로 되어 버린다. 이때, 본 발명의 불휘발성 반도체 기억 장치(21)에서는, 하나의 메모리 셀 형성부(3a)의 소스측 선택 게이트 전극 SG1과, 다른 메모리 셀 형성부(3b)의 소스측 선택 게이트 전극 SG2가, 모두 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 형성되어 있는 점에서, 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 형성된 진성 반도체층 Ia2, Id, Ia3끼리가 전기적으로 접속된 상태로 되면, 소스측 선택 게이트 전극 SG1, SG2끼리가 전기적으로 접속된다.
여기서, 도 2와의 대응 부분에 동일한 부호를 붙여서 도시하는 도 6은, 하나의 메모리 셀 형성부(3a)의 소스측 선택 게이트 전극 SG1과, 다른 메모리 셀 형성부(3b)의 소스측 선택 게이트 전극 SG2가 전기적으로 접속했을 때의 불휘발성 반도체 기억 장치(21)의 회로 구성을 도시하는 개략도이다. 이때, 메모리 셀 어레이부(1a)의 메모리 셀 형성부(3a, 3b)는, 도 6에 도시한 바와 같이, 메모리 셀 형성부(3a, 3b)에서 공유하고 있는 소스측 선택 게이트선 SGL이 배선 La로 접속된 구성으로 간주할 수 있다.
이 경우, 예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지의 여부를 검지하는 데이터의 판독 동작 시, 불휘발성 반도체 기억 장치(21)에서는, 데이터를 판독하는 메모리 셀(2a)과, 그 이외의 데이터를 판독하지 않는 메모리 셀(2d) 등에서 동일한 소스측 선택 게이트선 SGL을 공유하고 있는 점에서, 하나의 메모리 셀 형성부(3a)의 소스측 선택 게이트 전극 SG1과, 다른 메모리 셀 형성부(3b)의 소스측 선택 게이트 전극 SG2가 전기적으로 접속되어 버리더라도, 1.5[V]의 소스측 선택 게이트선 SGL에 전압 변동이 발생하는 일이 없어 종래와 같은 판독 오동작을 방지할 수 있다.
다음으로, 도 5에 도시한 바와 같이, 선택 게이트 전극 비형성 영역 ER1에 노출된 메모리 게이트 전극 MG의 제2 측벽(12)을 따라 반도체 재료가 잔존해 버렸을 때에 대해서도 설명한다. 도 5에 도시한 바와 같이, 메모리 셀 어레이부(1a)에서는, 선택 게이트 전극 비형성 영역 ER1, ER5에 반도체 재료가 잔존해 버리면, 당해 선택 게이트 전극 비형성 영역 ER1, ER5에 있어서 메모리 게이트 전극 MG의 제2 측벽(12)을 따라, 반도체 재료를 포함하는 사이드 월 형상의 진성 반도체층 Ie가 형성되는 일이 있다.
이 경우, 메모리 게이트 전극 MG의 외주벽으로 되는 제2 측벽(12)은, 예를 들어 하나의 메모리 셀 형성부(3a)의 전기적 절단 영역 ER2에 있는 역도전형 반도체층 OCa와, 다른 메모리 셀 형성부(3b)의 전기적 절단 영역 ER2에 있는 역도전형 반도체층 OCd가 진성 반도체층 Ie에 의하여 연속 설치된 구성으로 된다.
이때, 예를 들어 제조 과정에서 발생한 이물이 역도전형 반도체층 OCa, OCd에 부착되어 버리거나, 또는 제조 시에 역도전형 반도체층 OCa, OCd의 형성 불량이 발생해 버리면, 메모리 게이트 전극 MG의 제2 측벽(12)을 따라 형성된 진성 반도체층 Ia1, Ie, Ia4끼리가 전기적으로 접속된 상태로 되어 버린다. 이때, 본 발명의 불휘발성 반도체 기억 장치(21)에서는, 하나의 메모리 셀 형성부(3a)의 드레인측 선택 게이트 전극 DG1과, 다른 메모리 셀 형성부(3b)의 드레인측 선택 게이트 전극 DG2가, 메모리 게이트 전극 MG의 동일한 제2 측벽(12)을 따라 형성되어 있는 점에서, 메모리 게이트 전극 MG의 제2 측벽(12)을 따라 형성된 진성 반도체층 Ia1, Ie, Ia4끼리가 전기적으로 접속된 상태로 되면, 드레인측 선택 게이트 전극 DG1, DG2끼리가 전기적으로 접속된다.
이때, 도 6에 도시한 바와 같이, 불휘발성 반도체 기억 장치(21)에서는, 하나의 메모리 셀 형성부(3a)에 있어서 드레인측 선택 게이트 전극 DG1에 접속된 하나의 드레인측 선택 게이트선 DGL1과, 다른 메모리 셀 형성부(3b)에 있어서 드레인측 선택 게이트 전극 DG2에 접속된 다른 드레인측 선택 게이트선 DGL2가, 배선(Lb)으로 접속된 구성으로 간주할 수 있다.
이 경우, 예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지의 여부를 검지하는 데이터의 판독 동작 시, 불휘발성 반도체 기억 장치(21)에서는, 데이터를 판독하는 메모리 셀(2a)이 접속된 하나의 드레인측 선택 게이트선 DGL1에 1.5[V]가 인가되고, 한편, 데이터를 판독하지 않는 메모리 셀(2d) 등이 접속된 다른 드레인측 선택 게이트선 DGL2에 0[V]이 인가되는 점에서, 하나의 메모리 셀 형성부(3a)의 드레인측 선택 게이트 전극 DG1과, 다른 메모리 셀 형성부(3b)의 드레인측 선택 게이트 전극 DG2가 전기적으로 접속되어 버리면, 드레인측 선택 게이트선 DGL1, DGL2에 전압 변동이 발생해 버리며, 이 점에서 종래와 같은 판독 오동작이 발생해 버린다.
그러나 본 발명의 불휘발성 반도체 기억 장치(21)에서는, 드레인측 선택 게이트선 DGL1, DGL2, DGL3, DGL4가 각각 메모리 셀 형성부(3a, 3b, 3c, 3d) 단위로 개별적으로 설치되어 있는 점에서, 이때, 하나의 메모리 셀 형성부(3a)의 드레인측 선택 게이트선 DGL1과, 다른 메모리 셀 형성부(3b)의 드레인측 선택 게이트선 DGL2만이, 배선(Lb)에 의하여 접속된 구성으로 된다. 그 때문에, 불휘발성 반도체 기억 장치(21)에서는, 메모리 셀 형성부(3a, 3b)에 접속된 드레인측 선택 게이트선 DGL1, DGL2에만 전압 변동이 발생하고, 그 외의 드레인측 선택 게이트선 DGL3, DGL4에서 전압 변동이 발생하는 것을 방지할 수 있다.
이와 같이 하여 이 불휘발성 반도체 기억 장치(21)에서는, 예를 들어 메모리 셀 형성부(3a, 3b)에서 드레인측 선택 게이트 전극 DG1, DG2끼리가 접속되어 버리더라도, 드레인측 선택 게이트선 DGL1, DGL2의 전압 변동에 의한 판독 오동작의 발생을 메모리 셀 형성부(3a, 3b)에만 그치게 할 수 있으므로, 이들 메모리 셀 형성부(3a, 3b) 사이의 쇼트 불량이 발생하더라도 그 외의 메모리 셀 형성부(3c, 3d)에서의 판독 오동작의 발생을 방지할 수 있다.
덧붙여서 말하면, 데이터를 판독하지 않는 메모리 셀 형성부(3c, 3d)에서 쇼트 불량이 발생하여 드레인측 선택 게이트선 DGL3, DGL4끼리가 접속되어 버린 경우에는, 드레인측 선택 게이트선 DGL3, DGL4 모두 0[V]이 인가되어 있는 점에서, 드레인측 선택 게이트선 DGL3, DGL4에서 전압 변동이 발생하는 일이 없어 종래와 같은 판독 오동작을 방지할 수 있다.
(1-6) 작용 및 효과
이상의 구성에 있어서, 불휘발성 반도체 기억 장치(1)에서는, 하나의 메모리 셀 형성부(3a) 및 다른 메모리 셀 형성부(3b)에서 동일한 메모리 게이트 전극 MG를 공유하고, 선택 게이트 전극 비형성 영역 ER1, ER5에서 하나의 메모리 셀 형성부(3a) 및 다른 메모리 셀 형성부(3b)를 메모리 게이트 전극 MG에 의해 연결하도록 하였다. 또한 이 불휘발성 반도체 기억 장치(1)에서는, 하나의 메모리 셀 형성부(3a)의 소스측 선택 게이트 전극 SG1과, 다른 메모리 셀 형성부(3b)의 소스측 선택 게이트 전극 SG2를, 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 설치하도록 하였다.
이것에 의하여 불휘발성 반도체 기억 장치(1)에서는, 제조 불량에 의하여 메모리 게이트 전극 MG의 제1 측벽(11)을 따라 이물이나 도통 재료 등이 잔존해 버린 경우에도, 하나의 메모리 셀 형성부(3a)와 다른 메모리 셀 형성부(3b)에서 데이터의 판독 동작 시에 동일한 전압이 인가되는 동종의 소스측 선택 게이트 전극 SG1, SG2끼리를 전기적으로 접속시킬 수 있으므로, 데이터의 판독 동작 시에 쇼트 불량에 의한 소스측 선택 게이트 전극 SG1, SG2에서의 전압 변동이나 드레인측 선택 게이트 전극 DG1, DG2에서의 전압 변동을 방지할 수 있다.
따라서 불휘발성 반도체 기억 장치(1)에서는, 제조 불량 시, 종래와 같이 상이한 전압값이 인가될 가능성이 높은 이종의 드레인측 선택 게이트 전극 및 소스측 선택 게이트 전극이 접속되어 불휘발성 반도체 기억 장치 전체에서 전압 변동이 발생해 버리는 경우에 비하여, 데이터 판독 동작 시에 전압 변동에 의하여 발생하는 판독 오동작을 경감할 수 있으며, 나아가 의도치 않은 전압 변동에 의하여 발생하는 소비 전력의 증가를 저감시킬 수 있다.
또한 이 불휘발성 반도체 기억 장치(1)에서는, 하나의 메모리 셀 형성부(3a)의 드레인측 선택 게이트 전극 DG1과, 다른 메모리 셀 형성부(3b)의 드레인측 선택 게이트 전극 DG2를, 메모리 게이트 전극 MG의 제2 측벽(12)을 따라 설치하도록 하였다.
이것에 의하여 불휘발성 반도체 기억 장치(1)에서는, 제조 불량에 의하여 메모리 게이트 전극 MG의 제2 측벽(12)을 따라 이물이나 도통 재료 등이 잔존해 버린 경우에도, 하나의 메모리 셀 형성부(3a)와 다른 메모리 셀 형성부(3b)에서 데이터의 판독 동작 시에 동일한 전압이 인가될 가능성이 높은 동종의 드레인측 선택 게이트 전극 DG1, DG2끼리를 전기적으로 접속시킬 수 있으므로, 데이터의 판독 동작 시에 드레인측 선택 게이트 전극 DG1, SG2에서의 전압 변동의 발생 확률을 저감시킬 수 있다.
또한 이 불휘발성 반도체 기억 장치(1)에서는, 가령 쇼트 불량이 발생하고 있는 드레인측 선택 게이트 전극 DG1, DG2에서 상이한 전압이 인가되어 있더라도, 메모리 셀 형성부(3a, 3b, …)마다 상이한 드레인측 선택 게이트선 DGL1, DGL2, …이 접속되어 있는 점에서, 하나의 메모리 셀 형성부(3a)의 드레인측 선택 게이트 전극 DG1과, 다른 메모리 셀 형성부(3b)의 드레인측 선택 게이트 전극 DG2만이 전기적으로 접속되어, 전압 변동을 메모리 셀 형성부(3a, 3b)에만 그치게 할 수 있어, 메모리 셀 형성부(3a, 3b) 이외에서 전압 변동이 발생하는 것을 방지할 수 있다.
따라서 불휘발성 반도체 기억 장치(1)에서는, 제조 불량 시, 종래와 같이 상이한 전압값이 인가될 가능성이 높은 이종의 드레인측 선택 게이트 전극 및 소스측 선택 게이트 전극이 접속되어 불휘발성 반도체 기억 장치 전체에서 전압 변동이 발생하는 경우에 비하여, 데이터 판독 동작 시에 전압 변동에 의하여 발생하는 판독 오동작을 경감할 수 있으며, 나아가 의도치 않은 전압 변동에 의한 소비 전력의 증가를 저감시킬 수 있다.
(2) 다른 실시 형태에 의한 불휘발성 반도체 기억 장치
(2-1) 다른 실시 형태에 의한 불휘발성 반도체 기억 장치의 평면 레이아웃
상술한 실시 형태에 있어서는, 반도체 기판의 상방에서 보아 무단부 사각 환상으로 메모리 게이트 전극 MG를 형성하고, 하나의 메모리 셀 어레이부(1a)에 2개의 메모리 셀 형성부(3a, 3b)를 설치한 불휘발성 반도체 기억 장치(1)에 대하여 설명했지만, 본 발명은 이에 한정되지 않으며, 도 4와의 대응 부분에 동일한 부호를 붙여서 도시하는 도 7과 같이, 반도체 기판의 상방에서 보아 무단부 사다리꼴로 메모리 게이트 전극 MG1을 형성하고, 하나의 메모리 셀 어레이부(41a)에 3개 이상의 메모리 셀 형성부(3b, 3a, 3e, …)를 설치한 불휘발성 반도체 기억 장치(41)를 적용해도 된다.
이 경우, 메모리 셀 어레이부(41a)는, 복수의 메모리 셀 형성부(3b, 3a, 3e, …)가 소정 거리를 두고 병주하여 반도체 기판 상에 배치된 구성을 가지며, 메모리 셀 형성부(3b, 3a, 3e, …)에서 동일한 메모리 게이트 전극 MG1을 공유하고 있다. 실제상, 메모리 게이트 전극 MG1은, 선택 게이트 전극 비형성 영역 ER1, ER5에 있어서 복수의 메모리 셀 형성부(3b, 3a, 3e, …)가 배열된 방향을 향하여 연장 설치 되어 있음과 함께, 각 메모리 셀 형성부(3b, 3a, 3e, …)의 말단부에 연속 설치되어 있다.
이 실시 형태의 경우, 예를 들어 도 7에 도시하는 2행째의 메모리 셀 형성부(3a)에는, 3행째의 메모리 셀 형성부(3b)와의 사이에 있는 웰 W의 소스 영역 WS측에 메모리 게이트 전극 MG1의 제1 측벽(11)이 배치되며, 이 제1 측벽(11)을 따라 소스측 선택 게이트 전극 SG1이 형성되어 있다. 또한 이 메모리 셀 형성부(3a)에는, 1행째의 메모리 셀 형성부(3e)와의 사이에 있는 웰 W의 드레인 영역 WD측에 메모리 게이트 전극 MG1의 제2 측벽(12)이 배치되며, 이 제2 측벽(12)을 따라 드레인측 선택 게이트 전극 DG1이 형성되어 있다.
여기서, 2행째의 메모리 셀 형성부(3a)에 형성된 메모리 게이트 전극 MG1의 제1 측벽(11)은, 당해 메모리 셀 형성부(3a)와 한쪽에서 인접하는 3행째의 메모리 셀 형성부(3b)까지 연장 설치되어 있으며, 그대로 당해 3행째의 메모리 셀 형성부(3b)에 있어서의 메모리 게이트 전극 MG1의 제1 측벽(11)으로 될 수 있다. 이와 같이 인접하는 메모리 셀 형성부(3a, 3b)에는, 메모리 게이트 전극 MG1의 제1 측벽(11)이 끊김 없이 주회하도록 형성되어 있다. 또한 3행째의 메모리 셀 형성부(3b)에서는, 메모리 게이트 전극 MG1의 제1 측벽(11)측에 있는 웰 W에 소스 영역 WS가 형성되어 있으며, 당해 제1 측벽(11)을 따라 소스측 선택 게이트 전극 SG2가 설치될 수 있다.
이와 같이 하여 3행째의 메모리 셀 형성부(3b)에는, 2행째의 메모리 셀 형성부(3a)에서 소스측 선택 게이트 전극 SG1이 형성된 메모리 게이트 전극 MG1의 제1 측벽(11)을 따라 마찬가지로 소스측 선택 게이트 전극 SG2가 형성될 수 있다. 또한 3행째의 메모리 셀 형성부(3b)에서는, 메모리 게이트 전극 MG1의 제2 측벽(12)측의 웰 W에 드레인 영역 WD가 형성되어 있으며, 당해 제2 측벽(12)을 따라 드레인측 선택 게이트 전극 DG2가 형성될 수 있다.
덧붙여서 말하면, 이 3행째의 메모리 셀 형성부(3b)는, 도 7에 도시한 바와 같이 메모리 셀 어레이부(41a)의 한쪽 말단부에 형성되어 있는 점에서, 메모리 게이트 전극 MG1의 제2 측벽(12)이 메모리 셀 어레이부(41a)의 외주벽으로 되며, 당해 제2 측벽(12)이 선택 게이트 전극 비형성 영역 ER1, ER5를 통하여 메모리 셀 어레이부(41a)의 다른 쪽 말단부에 배치된 메모리 셀 형성부(도시하지 않음)까지 연장 설치될 수 있다. 또한 메모리 셀 어레이부(41a)의 다른 쪽 말단부에 형성된 메모리 셀 형성부에서는, 3행째의 메모리 셀 형성부(3b)와 마찬가지로 메모리 게이트 전극 MG1의 제2 측벽(12)을 따라 드레인측 선택 게이트 전극이 형성될 수 있다.
한편, 2행째의 메모리 셀 형성부(3a)와, 이 메모리 셀 형성부(3a)와 다른 쪽에서 인접하는 1행째의 메모리 셀 형성부(3e) 사이에서는, 메모리 게이트 전극 MG1의 제2 측벽(12)이 주회하도록 형성되어 있으며, 인접하는 메모리 셀 형성부(3a, 3e)에서 메모리 게이트 전극 MG1의 동일한 제2 측벽(12)을 공유하고 있다. 이 경우, 1행째의 메모리 셀 형성부(3e)에서는, 메모리 게이트 전극 MG1의 제2 측벽(12)측에 있는 웰 W에 드레인 영역 WD가 형성되어 있으며, 당해 제2 측벽(12)을 따라 드레인측 선택 게이트 전극 DG3이 설치될 수 있다.
이와 같이 하여 1행째의 메모리 셀 형성부(3e)에는, 2행째의 메모리 셀 형성부(3a)에서 드레인측 선택 게이트 전극 DG1이 형성된 메모리 게이트 전극 MG1의 제2 측벽(12)을 따라 마찬가지로 드레인측 선택 게이트 전극 DG3이 형성될 수 있다. 또한 1행째의 메모리 셀 형성부(3e)에는, 메모리 게이트 전극 MG1의 제1 측벽(11)측의 웰 W에 소스 영역 WS가 형성되어 있으며, 당해 제1 측벽(11)을 따라 소스측 선택 게이트 전극 SG3이 형성되어 있다.
또한 이 불휘발성 반도체 기억 장치(41)에 있어서도, 데이터 기입 동작 시(Prog)나 데이터 판독 동작 시(Read), 데이터 소거 동작 시(Erase)에 있어서의 각 부위의 전압값에 대해서는, 상술한 「(1-3) 불휘발성 반도체 기억 장치에 있어서의 각종 동작 시에 있어서의 전압에 대하여」와 동일하기 때문에, 여기서는 그 설명을 생략한다.
(2-2) 쇼트 불량이 발생했을 때의 다른 실시 형태에 의한 불휘발성 반도체 기억 장치
다음으로, 제조 불량 등에 의하여 쇼트 불량이 발생했을 때의 불휘발성 반도체 기억 장치(41)에 대하여 설명한다. 여기서, 도 7과의 대응 부분에 동일한 부호를 붙여서 도시하는 도 8은, 도 7에 도시한 불휘발성 반도체 기억 장치(41)를 제조할 때, 예를 들어 에칭 처리에 의하여 선택 게이트 전극 절단부(103)를 전기적 절단 영역 ER2, ER4에 형성하는 제조 공정에서 당해 선택 게이트 전극 절단부(103)의 반도체 재료가 선택 게이트 전극 비형성 영역 ER1, ER5에도 잔존해 버렸을 때의 불휘발성 반도체 기억 장치(51)의 개략도를 나타낸다.
이 경우, 선택 게이트 전극 비형성 영역 ER1, ER5에도 반도체 재료가 잔존함으로써, 당해 선택 게이트 전극 비형성 영역 ER1, ER5에는, 메모리 게이트 전극 MG의 제1 측벽(11)을 따라, 반도체 재료를 포함하는 사이드 월 형상의 진성 반도체층 Id가 형성되고, 메모리 게이트 전극 MG의 제2 측벽(12)을 따라, 반도체 재료를 포함하는 사이드 월 형상의 진성 반도체층 Ie, If가 형성된다.
여기서, 예를 들어 2행째의 메모리 셀 형성부(3a)에서는, 전기적 절단 영역 ER2에 있는 메모리 게이트 전극 MG의 제1 측벽(11)에 진성 반도체층 Ia2, 역도전형 반도체층 OCb 및 진성 반도체층 Id가 순서대로 배열되어 형성됨과 함께, 또한 당해 진성 반도체층 Id가 그대로 선택 게이트 전극 비형성 영역 ER1(ER5)에도 형성될 수 있다. 이것에 의하여, 메모리 셀 형성부(3a)는, 메모리 게이트 전극 MG1의 제1 측벽(11)을 공유하고 있는 3행째의 메모리 셀 형성부(3b)의 역도전형 반도체층 OCc와, 진성 반도체층 Id에 의하여 연속 설치된 구성으로 될 수 있다.
이때, 예를 들어 제조 과정에서 발생한 이물이 역도전형 반도체층 OCb, OCc에 부착되어 버리거나, 또는 제조 시에 역도전형 반도체층 OCb, OCc의 형성 불량이 발생해 버리면, 메모리 게이트 전극 MG1의 제1 측벽(11)을 따라 형성된 진성 반도체층 Ia2, Id, Ia3끼리가 전기적으로 접속된 상태로 되어 버린다. 이때, 본 발명의 불휘발성 반도체 기억 장치(51)에서는, 2행째의 메모리 셀 형성부(3a)의 소스측 선택 게이트 전극 SG1과, 3행째의 메모리 셀 형성부(3b)의 소스측 선택 게이트 전극 SG2가, 메모리 게이트 전극 MG1이 같은 제1 측벽(11)을 따라 형성되어 있는 점에서, 메모리 게이트 전극 MG1의 제1 측벽(11)을 따라 형성된 진성 반도체층 Ia2, Id, Ia3끼리가 전기적으로 접속된 상태로 되면, 소스측 선택 게이트 전극 SG1, SG2끼리가 전기적으로 접속된다.
이때, 불휘발성 반도체 기억 장치(51)에서는, 상술한 실시 형태와 마찬가지로, 하나의 메모리 셀 형성부(3a)의 소스측 선택 게이트 전극 SG1에 접속된 소스측 선택 게이트선 SGL과, 다른 메모리 셀 형성부(3b)의 소스측 선택 게이트 전극 SG2에 접속된 소스측 선택 게이트선 SGL이, 배선 La(도 6)로 접속된 구성으로 간주할 수 있다.
이 경우, 예를 들어 2행째의 메모리 셀 형성부(3a)에 설치된 메모리 셀(2a)의 전하 축적층 EC에 전하가 축적되어 있는지의 여부를 검지하는 데이터의 판독 동작 시, 불휘발성 반도체 기억 장치(51)에서는, 데이터를 판독하는 메모리 셀(2a)과, 데이터를 판독하지 않는 메모리 셀(2d) 등에서 동일한 소스측 선택 게이트선 SGL을 공유하고 있는 점에서, 2행째의 메모리 셀 형성부(3a)의 소스측 선택 게이트 전극 SG1과, 3행째의 메모리 셀 형성부(3b)의 소스측 선택 게이트 전극 SG2가, 전기적으로 접속되어 버리더라도 1.5[V]의 소스측 선택 게이트선 SGL에 전압 변동이 발생하는 일이 없어, 종래와 같은 판독 오동작을 방지할 수 있다.
다음으로, 도 8에 도시한 바와 같이, 1행째의 메모리 셀 형성부(3e) 및 2행째의 메모리 셀 형성부(3a) 사이의 선택 게이트 전극 비형성 영역 ER1, ER5에 있어서, 메모리 게이트 전극 MG1의 제2 측벽(12)을 따라 반도체 재료가 잔존해 버렸을 때에 대하여 설명한다. 도 8에 도시한 바와 같이, 메모리 셀 형성부(3a, 3e) 사이에서는, 선택 게이트 전극 비형성 영역 ER1, ER5에 반도체 재료가 잔존해 버리면, 메모리 게이트 전극 MG의 제2 측벽(12)을 따라, 반도체 재료를 포함하는 사이드 월 형상의 진성 반도체층 If가 형성되는 일이 있다.
이 경우, 메모리 셀 형성부(3a, 3e) 사이에 있는 메모리 게이트 전극 MG의 제2 측벽(12)에서는, 예를 들어 2행째의 메모리 셀 형성부(3a)의 전기적 절단 영역 ER2에 있는 역도전형 반도체층 OCa와, 1행째의 메모리 셀 형성부(3e)의 전기적 절단 영역 ER2에 있는 역도전형 반도체층 OCe가 진성 반도체층 If에 의하여 연속 설치된 구성으로 된다.
이때, 예를 들어 제조 과정에서 발생한 이물이 역도전형 반도체층 OCa, OCe에 부착되어 버리거나, 또는 제조 시에 역도전형 반도체층 OCa, OCe의 형성 불량이 발생해 버리면, 메모리 게이트 전극 MG의 제2 측벽(12)을 따라 형성된 진성 반도체층 Ia1, If, Ia4끼리가 전기적으로 접속된 상태로 되어 버린다.
이때, 본 발명의 불휘발성 반도체 기억 장치(51)에서는, 2행째의 메모리 셀 형성부(3a)의 드레인측 선택 게이트 전극 DG1과, 1행째의 메모리 셀 형성부(3e)의 드레인측 선택 게이트 전극 DG3이, 메모리 게이트 전극 MG1의 동일한 제2 측벽(12)을 따라 형성되어 있는 점에서, 메모리 게이트 전극 MG1의 제2 측벽(12)을 따라 형성된 진성 반도체층 Ia1, If, Ia4끼리가 전기적으로 접속된 상태로 되면, 드레인측 선택 게이트 전극 DG1, DG3끼리가 전기적으로 접속된다.
이 경우, 예를 들어 2행째의 메모리 셀 형성부(3a)에 배치된 메모리 셀(2a)의 전하 축적층에 전하가 축적되어 있는지의 여부를 검지하는 데이터의 판독 동작 시, 불휘발성 반도체 기억 장치(51)에서는, 데이터를 판독하는 메모리 셀 형성부(3a)의 드레인측 선택 게이트 전극 DG1에 1.5[V]가 인가되고, 한편, 데이터를 판독하지 않는 메모리 셀 형성부(3e)에 접속된 드레인측 선택 게이트 전극 DG3에 0[V]이 인가된다. 이 때문에, 불휘발성 반도체 기억 장치(51)에서도, 2행째의 메모리 셀 형성부(3a)의 드레인측 선택 게이트 전극 DG1과, 1행째의 메모리 셀 형성부(3e)의 드레인측 선택 게이트 전극 DG3이 전기적으로 접속되어 버리면, 드레인측 선택 게이트 전극 DG1, DG3에 전압 변동이 발생해 버리며, 이 점에서 종래와 같은 판독 오동작이 발생해 버린다.
그러나 본 발명의 불휘발성 반도체 기억 장치(51)에서는, 드레인측 선택 게이트 전극선이 메모리 셀 형성부(3b, 3a, 3e, …) 단위로 개별적으로 설치되어 있는 점에서, 이때, 2행째의 메모리 셀 형성부(3a)에 접속된 드레인측 선택 게이트선과, 1행째의 메모리 셀 형성부(3e)에 접속된 드레인측 선택 게이트선만이 접속된 구성으로 된다. 그 때문에 불휘발성 반도체 기억 장치(51)에서는, 상술한 실시 형태와 마찬가지로 메모리 셀 형성부(3a, 3e)에 접속된 각 드레인측 선택 게이트선에만 전압 변동이 발생하지만, 그 외의 메모리 셀 형성부(3b)에 접속된 드레인측 선택 게이트선에서 전압 변동이 발생하는 것을 방지할 수 있다.
이상의 구성에 의하면, 불휘발성 반도체 기억 장치(41)에서도, 상술한 실시 형태와 마찬가지로, 제조 불량 시, 종래와 같이 상이한 전압값이 인가될 가능성이 높은 이종의 드레인측 선택 게이트 전극 및 소스측 선택 게이트 전극이 접속되어 불휘발성 반도체 기억 장치 전체에서 전압 변동이 발생하는 경우에 비하여, 데이터 판독 동작 시에 전압 변동에 의하여 발생하는 판독 오동작을 경감할 수 있으며, 나아가 의도치 않은 전압 변동에 의한 소비 전력의 증가를 저감시킬 수 있다.
(3) 그 외의 실시 형태
또한 본 발명은 본 실시 형태에 한정되는 것은 아니며, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하며, 예를 들어 각 부위의 전압값에 대하여 다양한 전압값을 적용해도 된다. 또한 상술한 실시 형태에 있어서는, 메모리 게이트 전극의 제1 측벽에 형성되는 제1 선택 게이트 전극으로서 소스측 선택 게이트 전극 SG1, SG2로 한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 드레인측 선택 게이트 전극을 제1 선택 게이트 전극으로서 메모리 게이트 전극의 제1 측벽에 형성해도 된다. 또한 이 경우, 메모리 게이트 전극의 제2 측벽에 형성되는 제2 선택 게이트 전극은 소스측 선택 게이트 전극으로 된다.
또한 상술한 실시 형태에 있어서는, 드레인측 선택 게이트 전극 DG1 및 소스측 선택 게이트 전극 SG1을 기점으로 하여 pin 접합을 형성하는 선택 게이트 전극 절단부(103)를 설치하도록 한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 드레인측 선택 게이트 전극 DG1 및 소스측 선택 게이트 전극 SG1을 기점으로 하여 nin 접합 구조, pip 접합 구조, npn 접합 구조 또는 pnp 접합 구조를 형성하는 선택 게이트 전극 절단부를 설치하도록 해도 된다. 즉, 하나의 메모리 셀 형성부의 제1 선택 게이트 전극과, 다른 메모리 셀 형성부의 제1 선택 게이트 전극 사이에는, 메모리 게이트 전극의 측벽에, 제1 선택 게이트 전극 및 제2 선택 게이트 전극과는 도전형이 상이한 역도전형 반도체층 또는 진성 반도체층 중 어느 것이 설치되어 있는 것이 좋다.
또한 상술한 실시 형태에 있어서는, 선택 게이트 콘택트 영역 ER6(ER7)의 말단부에 전기적 절단 영역 ER2(ER4)을 배치한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 전기적 절단 영역 ER2(ER4)을 설치하지 않고 선택 게이트 콘택트 영역 ER6(ER7)의 말단부에 선택 게이트 전극 비형성 영역 ER1(ER5)만을 배치하도록 해도 된다.
또한 전기적 절단 영역 ER2, ER4의 유무에 관계없이 선택 게이트 전극 비형성 영역 ER1, ER5에는, pin 접합, nin 접합 구조, pip 접합 구조, npn 접합 구조, 또는 pnp 접합 구조를 형성하는 선택 게이트 전극 절단부를 설치하도록 해도 된다. 즉, 선택 게이트 전극 비형성 영역 ER1, ER5에 있어서의 메모리 게이트 전극의 측벽에는, 제1 선택 게이트 전극 및 제2 선택 게이트 전극과는 도전형이 상이한 역도전형 반도체층 또는 진성 반도체층 중 어느 것이 설치되어 있는 것이 좋다.
또한 상술한 실시 형태에 있어서는, 반도체 기판을 상방에서 보아 무단부 사각 환상을 포함하는 메모리 게이트 전극 MG(도 4)나 무단부 사다리꼴의 메모리 게이트 전극 MG1(도 7)을 적용한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 하나의 메모리 셀 형성부 및 다른 메모리 셀 형성부에서 공유하는 메모리 게이트 전극의 제1 측벽측에, 제1 선택 게이트 전극으로서, 이들 메모리 셀 형성부의 각 소스측 선택 게이트 전극(또는 각 드레인측 선택 게이트 전극)을 설치할 수 있으면, 다양한 형상을 포함하는 메모리 게이트 전극을 적용해도 된다.
또한 상술한 실시 형태에 있어서는, P형의 웰 W를 사용하여, N형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체(4a)와, N형의 MOS 트랜지스터 구조를 형성하는 드레인측 선택 게이트 구조체(5a)와, 마찬가지로 N형의 MOS 트랜지스터 구조를 형성하는 소스측 선택 게이트 구조체(6a)를 설치하도록 한 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, N형의 웰을 사용하여, P형의 트랜지스터 구조를 형성하는 메모리 게이트 구조체와, P형의 MOS 트랜지스터 구조를 형성하는 드레인측 선택 게이트 구조체와, 마찬가지로 P형의 MOS 트랜지스터 구조를 형성하는 소스측 선택 게이트 구조체를 설치하도록 해도 된다. 이 경우, 상술한 실시 형태에서 설명한 메모리 셀(2a)은 N형 및 P형의 극성이 반대로 되는 점에서, 메모리 게이트 구조체나, 드레인측 선택 게이트 구조체, 소스측 선택 게이트 구조체, 비트선, 소스선 등에 인가하는 각 전압도 그에 따라 변화된다.
또한 상술한 실시 형태에 있어서는, 예를 들어 메모리 셀(2a)의 전하 축적층 EC에 전하를 주입함으로써 데이터를 기입하고, 당해 전하 축적층 EC의 전하를 인발함으로써 데이터를 소거하는 경우에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 이와는 반대로 메모리 셀(2a)의 전하 축적층 EC 중의 전하를 인발함으로써 데이터를 기입하고, 당해 전하 축적층 EC 중에 전하를 주입함으로써 데이터를 소거하도록 해도 된다.
또한 상술한 실시 형태에 있어서는, 메모리 게이트 전극 MG, MG1의 정상부에 형성되는 캡막으로서, 하부 캡막 CPa 상에, 당해 하부 캡막 CPa와는 상이한 SiN 등의 절연 재료를 포함하는 상부 캡막 CPb가 적층된 적층 구조을 포함하는 캡막 CP에 대하여 설명했지만 본 발명은 이에 한정되지 않으며, 단층의 캡막이나 3층 이상의 적층 구조로 이루어지는 캡막이어도 된다.
1, 21, 41, 51: 불휘발성 반도체 기억 장치
2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j: 메모리 셀
3a, 3b, 3c, 3d, 3e: 메모리 셀 형성부
4a, 4b, 4c: 메모리 게이트 구조체
5a, 5b, 5c: 드레인측 선택 게이트 구조체(제2 선택 게이트 구조체)
6a, 6b, 6c: 소스측 선택 게이트 구조체(제1 선택 게이트 구조체)
11: 제1 측벽
12: 제2 측벽
CP: 캡막
ER1, ER5: 선택 게이트 전극 비형성 영역
MG, MG1: 메모리 게이트 전극
DG1, DG2, DG3: 드레인측 선택 게이트 전극(제2 선택 게이트 전극)
SG1, SG2, SG3: 소스측 선택 게이트 전극(제1 선택 게이트 전극)
2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j: 메모리 셀
3a, 3b, 3c, 3d, 3e: 메모리 셀 형성부
4a, 4b, 4c: 메모리 게이트 구조체
5a, 5b, 5c: 드레인측 선택 게이트 구조체(제2 선택 게이트 구조체)
6a, 6b, 6c: 소스측 선택 게이트 구조체(제1 선택 게이트 구조체)
11: 제1 측벽
12: 제2 측벽
CP: 캡막
ER1, ER5: 선택 게이트 전극 비형성 영역
MG, MG1: 메모리 게이트 전극
DG1, DG2, DG3: 드레인측 선택 게이트 전극(제2 선택 게이트 전극)
SG1, SG2, SG3: 소스측 선택 게이트 전극(제1 선택 게이트 전극)
Claims (6)
- 일 방향으로 연장 설치되고, 또한 길이 방향을 따라 메모리 게이트 전극이 연장 설치된 하나의 메모리 셀 형성부와, 일 방향으로 연장 설치되고, 또한 길이 방향을 따라 메모리 게이트 전극이 연장 설치된 다른 메모리 셀 형성부를 적어도 구비하고, 상기 하나의 메모리 셀 형성부와 상기 다른 메모리 셀 형성부가 소정 거리를 두고 병주하도록 반도체 기판 상에 배치되어 있고,
상기 하나의 메모리 셀 형성부 및 상기 다른 메모리 셀 형성부는,
상기 반도체 기판의 웰 상에 제1 선택 게이트 절연막을 개재하여 제1 선택 게이트 전극을 가진 제1 선택 게이트 구조체와,
상기 웰 상에 제2 선택 게이트 절연막을 개재하여 제2 선택 게이트 전극을 가진 제2 선택 게이트 구조체와,
해당 제1 선택 게이트 구조체 및 해당 제2 선택 게이트 구조체 사이에 측벽 스페이서를 개재하여 설치되고, 하부 게이트 절연막, 전하 축적층, 상부 게이트 절연막 및 상기 메모리 게이트 전극의 순으로 상기 웰 상에 적층된 메모리 게이트 구조체를 구비하고,
상기 하나의 메모리 셀 형성부의 길이 방향 말단부와 상기 다른 메모리 셀 형성부의 길이 방향 말단부 사이에는 상기 제1 선택 게이트 전극 및 상기 제2 선택 게이트 전극이 형성되어 있지 않고, 또한 상기 하나의 메모리 셀 형성부의 길이 방향 말단부와 상기 다른 메모리 셀 형성부의 길이 방향 말단부를 메모리 게이트 전극으로 연결하고 있는 선택 게이트 전극 비형성 영역을 갖고,
상기 하나의 메모리 셀 형성부 및 상기 다른 메모리 셀 형성부의 상기 메모리 게이트 전극에는,
상기 하나의 메모리 셀 형성부와, 상기 다른 메모리 셀 형성부와, 상기 선택 게이트 전극 비형성 영역으로 둘러싸인 영역에서 주회하는 내주벽으로 되는 제1 측벽측에, 상기 제1 선택 게이트 전극이 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치. - 제1항에 있어서,
상기 제1 선택 게이트 구조체는,
상기 메모리 게이트 구조체와 상기 웰의 소스 영역 사이의 상기 웰 상에 배치된 소스측 선택 게이트 구조체이고,
상기 제2 선택 게이트 구조체는,
상기 메모리 게이트 구조체와 상기 웰의 드레인 영역 사이의 상기 웰 상에 배치된 드레인측 선택 게이트 구조체이고,
상기 메모리 게이트 전극에는 상기 제1 측벽을 따라 소스측 선택 게이트 전극이 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치. - 제1항에 있어서,
상기 제1 선택 게이트 구조체는,
상기 메모리 게이트 구조체와 상기 웰의 드레인 영역 사이의 상기 웰 상에 배치된 드레인측 선택 게이트 구조체이고,
상기 제2 선택 게이트 구조체는,
상기 메모리 게이트 구조체와 상기 웰의 소스 영역 사이의 상기 웰 상에 배치된 소스측 선택 게이트 구조체이고,
상기 메모리 게이트 전극에는 상기 제1 측벽을 따라 드레인측 선택 게이트 전극이 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치. - 제3항에 있어서,
상기 드레인측 선택 게이트 전극에는 드레인측 선택 게이트선이 접속되어 있고,
상기 드레인측 선택 게이트선은 상기 메모리 셀 형성부마다 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 하나의 메모리 셀 형성부의 제1 선택 게이트 전극과, 상기 다른 메모리 셀 형성부의 제1 선택 게이트 전극 사이에는, pin 접합 구조, nin 접합 구조, pip 접합 구조, npn 접합 구조 또는 pnp 접합 구조를 형성하는 선택 게이트 전극 절단부가 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 하나의 메모리 셀 형성부와 상기 다른 메모리 셀 형성부에는, 상기 메모리 게이트 전극 상에 캡막이 형성되어 있고,
상기 선택 게이트 전극 비형성 영역에서는, 상기 메모리 게이트 전극 상에 상기 캡막이 형성되어 있지 않고 해당 메모리 게이트 전극 상에 메모리 게이트 콘택트가 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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