以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
(1)第1実施形態
(1-1)第1実施形態に係る不揮発性半導体記憶装置の等価回路の構成
図1において、不揮発性半導体記憶装置1は、ロウデコーダ2aと、カラムデコーダ2bと、メモリアレイCAと、複数のビット線BLと、複数のソース線SLと、複数のドレイン側選択ゲート線BGLと、複数のソース側選択ゲート線SGLと、複数のワード線WLと、を備えている。なお、本実施形態では、ビット線BL及びソース線SLが延設されるX方向を列方向(以下、列方向Xとも称する)とし、これらビット線BL及びソース線SLと直交するドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及び複数のワード線WLが延設されるY方向を行方向(以下、行方向Yとも称する)とし、X方向及びY方向の両方を含む面に沿った方向(以下、面方向と称する)に直交するZ方向を垂直方向(以下、垂直方向Zとも称する)として説明する。
メモリアレイCAは、面方向において複数の不揮発性メモリセル(以下、単にメモリセルと称する)Cが行列状に配置されているとともに、面方向に行列状に配置された複数のメモリセルCが、面方向と直交する垂直方向Zに沿って階層的に配置された構成を有する。なお、図1では、複数のメモリセルCが面方向において3行2列に配置され、3行2列に配置された複数のメモリセルCが上層と下層との2つの階層に設けられているメモリアレイCAの例を示す。
ビット線BLは、メモリアレイCAの階層ごとにそれぞれ列方向Xに延設されており、階層ごとに同一列に配置された複数のメモリセルCに接続されている。また、ソース線SLは、メモリアレイCAの階層ごとにそれぞれビット線BLと並走し列方向Xに延設されており、階層ごとに同一列のメモリセルCに接続されている。すなわち、階層ごとにそれぞれ列方向Xに並ぶ複数のメモリセルCにて一のビット線BL及び一のソース線SLを共有している。
また、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WLは、行(ページ)ごとにそれぞれ設けられ、異なる階層も含め同一行(同一ページ内)に並ぶ複数のメモリセルCに接続されている。すなわち、異なる階層も含めてそれぞれ行方向Yに並ぶ、ページ内のメモリセルCにて一のドレイン側選択ゲート線BGL、一のソース側選択ゲート線SGL及び一のワード線WLを共有している。
本実施形態に係るメモリアレイCAでは、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WLが、下層である第2階層で行方向Yに延在しておらず、上層である第1階層でのみ行方向Yに延在しており、上層に設けたドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WLが下層に配置された各メモリセルCにもそれぞれ電気的に接続された構成を有する。
なお、以下では、個々のメモリセルCを区別する場合には、i、j及びkをそれぞれ1、2、3、…として、第i行第j列第k階層のものをメモリセルCijkとして説明する。また、ビット線BL及びソース線SLを特定の列や階層のものに区別する場合には、第j列第k階層のものをビット線BLjk及びソース線SLjkとして説明し、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WLを特定の行のものに区別する場合には、第i行のものをドレイン側選択ゲート線BGLi、ソース側選択ゲート線SGLi及びワード線WLiとして説明する。この場合、第i行第j列第k階層のメモリセルCijkは、ビット線BLjk、ソース線SLjk、ドレイン側選択ゲート線BGLi、ソース側選択ゲート線SGLi及びワード線WLiにそれぞれ接続されている。なお、階層を区別しない場合には、第k階層を示す「k」の表記は省略し、メモリセルCij、ビット線BLj及びソース線SLjとして説明する。
さらに、データの書き込み、消去及び読み出しの対象となるメモリセルCと、対象とならないメモリセルCとを区別する場合には、前者を「選択メモリセルC」、後者を「非選択メモリセルC」と称して説明する。
また、本実施形態に係るメモリアレイCAでは、階層ごとに行列状に配置された複数のメモリセルCの配置構成が、各階層のいずれも同一であるため、ここでは、階層ごとに区別する必要がない場合には、主に、上層の第1階層に配置された複数のメモリセルCの配置構成に着目して以下説明する。
メモリセルCは、いずれも同一の構成であり、それぞれドレイン側選択トランジスタDTとメモリトランジスタMTとソース側選択トランジスタSTとを有し、これらドレイン側選択トランジスタDT、メモリトランジスタMT及びソース側選択トランジスタSTが直列接続された構成を有している。なお、メモリセルCの構成の詳細については後述する。
この場合、ビット線BLは、対応する列の各メモリセルCのドレイン側選択トランジスタDTの端部に接続され、ソース線SLは、対応する列の各メモリセルCのソース側選択トランジスタSTの端部に接続される。また、ドレイン側選択ゲート線BGLは、対応する行の各メモリセルCのドレイン側選択トランジスタDTに接続され、ソース側選択ゲート線SGLは、対応する行の各メモリセルCのソース側選択トランジスタSTに接続され、ワード線WLは、対応する行の各メモリセルCのメモリトランジスタMTに接続される。
また、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WLは、ロウデコーダ2aにそれぞれ接続され、ビット線BL及びソース線SLは、カラムデコーダ2bにそれぞれ接続されている。メモリセルCは、接続されたビット線BL、ソース線SL、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WLの電圧が、ロウデコーダ2a及びカラムデコーダ2bによって制御されることで、メモリトランジスタMT1に対してデータの書き込み、データの消去、データの読み出しが行われる。
ここで、異なる階層及び異なる列に配置された複数のメモリセルCも含めて1つの行方向Y上(面方向と直交して行方向Yに延びる垂直面方向(面方向の法線方向))に配置される複数のメモリセルCの構成を1ページ(図1中、「1page」と表記)と称して説明する。図1に示すメモリアレイCAの例は、メモリセルCが3行に配置されていることから3ページの構成を有するものとなる。
そして、説明の便宜上、データの書き込み時、データを書き込むメモリセルCを含むページを「書き込み選択ページ」と称し、データを書き込まないメモリセルCのみで構成されるページを「書き込み非選択ページ」と称する。また、データの消去時、データを消去するメモリセルCを含むページを「消去選択ページ」と称し、データを消去しないメモリセルCのみで構成されるページを「消去非選択ページ」と称する。さらに、データの読み出し時、データを読み出すメモリセルCを含むページを「読み出し選択ページ」と称し、データを読み出さないメモリセルCのみで構成されるページを「読み出し非選択ページ」と称する。
なお、不揮発性半導体記憶装置1におけるデータ書き込み動作、消去動作、及び、読み出し動作についての詳細は後述する。この場合、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGLは、ページ毎に独立に配線されているので、ページ毎にメモリセルCのデータの読み出し、メモリセルCへのデータの書き込みが選択的にできる。但し、メモリセルCのデータの消去はn本のページ単位で行う。
(1-2)メモリセルの構成
次に、メモリセルCの構成について説明する。図2の2Aは、メモリセルCの等価回路の構成を示した回路図である。図2の2Aに示すように、メモリセルCは、後述する電荷蓄積層を有するメモリトランジスタMTの一端にドレイン側選択トランジスタDTの一端が接続され、当該メモリトランジスタMTの他端にソース側選択トランジスタSTの一端が接続される。
また、ドレイン側選択トランジスタDTの他端にはビット線BLが接続され、ソース側選択トランジスタSTの他端にはソース線SLが接続される。さらに、ドレイン側選択ゲート線BGLは、ドレイン側選択トランジスタDTのドレイン側選択ゲート電極DG(図2の2Bにて後述する)に接続され、ソース側選択ゲート線SGLは、ソース側選択トランジスタSTのソース側選択ゲート電極SGに接続され、ワード線WLは、メモリトランジスタMTのメモリゲート電極MGに接続されている。
図2の2Bは、2Aで示したメモリセルCの平面視における断面構成の一例を示す。メモリセルCは、列方向Xに並走して延設されたビット線BL及びソース線SLの間の領域に形成されており、ビット線BLに接して列方向Xに延設されたドレイン拡散層7と、ソース線SLと接して列方向Xに延設されたソース拡散層6とを有する。なお、これらソース拡散層6及びドレイン拡散層7は、例えば、多結晶シリコン等で不純物濃度が高濃度のn+型拡散層である。
メモリセルCには、並走するドレイン拡散層7とソース拡散層6との間の領域に、多結晶シリコン等でなる半導体層17が設けられ、ドレイン拡散層7の側面とソース拡散層6の側面とに半導体層17が接している。また、並走するドレイン拡散層7とソース拡散層6との間に設けられた半導体層17には、半導体層17を貫通するように、メモリゲート構造体10と、ドレイン側選択ゲート構造体11と、ソース側選択ゲート構造体12とが設けられている。
本実施形態に係るメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12は、それぞれ断面円形の柱状に形成されており、ドレイン側選択ゲート構造体11とソース側選択ゲート構造体12との間にメモリゲート構造体10が配置され、これらメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12が直線的に配置されている。
また、ここでは、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12は、断面円形での直径が同じ直径に選定され、メモリゲート構造体10及びドレイン側選択ゲート構造体11の間と、メモリゲート構造体10及びソース側選択ゲート構造体12の間とが等間隔に選定されているが、本発明はこれに限らず、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12について、断面円形での直径をそれぞれ異なる直径に選定したり、或いは、メモリゲート構造体10及びドレイン側選択ゲート構造体11の間と、メモリゲート構造体10及びソース側選択ゲート構造体12の間とを異なる距離に選定したりしてもよい。
メモリゲート構造体10は、円柱状のメモリゲート電極MGと、メモリゲート電極MGの側面に周方向に沿って一周に亘り設けられた環状の多層絶縁層15とを有する。多層絶縁層15は、メモリゲート電極MGの側面に周方向に沿って一周に亘り設けられた環状の第1メモリゲート絶縁層15aと、第1メモリゲート絶縁層15aの外周に接するように設けられた環状の電荷蓄積層15bと、電荷蓄積層15bの外周に接するように設けられた環状の第2メモリゲート絶縁層15cとで構成されている。なお、第1メモリゲート絶縁層15a及び第2メモリゲート絶縁層15cは、酸化シリコン(SiO2)等により形成され、電荷蓄積層15bは、窒化シリコン(Si3N4)や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、酸化ハフニウム(HfO2)等で形成されている。
本実施形態に係るメモリゲート構造体10は、製造プロセスマージンの観点から、メモリゲート電極MGの直径が最上部で20~70nmが好ましい。また、平面視において、多層絶縁層15の内面(内周)から外面(外周)までの面方向での距離(以下、多層絶縁層15の面方向における距離と称する)rmは、信頼性の観点から、12~22nmであることが好ましい。平面視において、第1メモリゲート絶縁層15aの内面から外面までの面方向での距離(以下、第1メモリゲート絶縁層15aの面方向における距離と称する)は、3~10nmであることが望ましい。平面視において、電荷蓄積層15bの内面から外面までの面方向での距離(以下、電荷蓄積層15bの面方向における距離と称する)は、5~10nmであることが望ましい。平面視において、第2メモリゲート絶縁層15cの内面から外面までの面方向での距離(以下、第2メモリゲート絶縁層15cの面方向における距離と称する)は、3~10nmであることが望ましい。
ドレイン側選択ゲート構造体11は、円柱状のドレイン側選択ゲート電極DGと、ドレイン側選択ゲート電極DGの側面に周方向に沿って一周に亘り設けられた環状のドレイン側選択ゲート絶縁層14aとを有する。また、ソース側選択ゲート構造体12は、円柱状のソース側選択ゲート電極SGと、ソース側選択ゲート電極SGの側面に周方向に沿って一周に亘り設けられた環状のソース側選択ゲート絶縁層14bとを有する。
なお、本実施形態に係るメモリセルCは、ドレイン側選択ゲート絶縁層14aの面方向における距離と、ソース側選択ゲート絶縁層14bの面方向における距離とを同じ大きさに選定した場合について説明するが、本発明はこれに限らず、ドレイン側選択ゲート絶縁層14aの面方向における距離と、ソース側選択ゲート絶縁層14bの面方向における距離とを異なる大きさに選定するようにしてもよい。
なお、ドレイン側選択ゲート電極DGに接続されるドレイン側選択ゲート線BGL、ソース側選択ゲート電極SGに接続されるソース側選択ゲート線SGL、及び、メモリゲート電極MGに接続されるワード線WLは、それぞれビット線BL、ソース線SL、ドレイン拡散層7及びソース拡散層6と直交する行方向Yに延設されている。
かかる構成に加えて、本実施形態に係る半導体層17は、これらメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の外郭形状に沿ってこれらの周囲に設けられ、これらメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12を取り囲むように形成されている。
なお、ここでは、半導体層17のうち、メモリゲート構造体10の周辺を囲む領域をメモリ周辺領域17bと称し、ドレイン側選択ゲート構造体11の周辺を囲む領域をドレイン側周辺領域17aと称し、ソース側選択ゲート構造体12の周辺を囲む領域をソース側周辺領域17cと称する。これらメモリ周辺領域17b、ドレイン側周辺領域17a及びソース側周辺領域17cが一体形成されている。
半導体層17のドレイン側周辺領域17aは、面方向において、ドレイン側選択ゲート構造体11の側面に沿って所定の距離aを維持した後、両側面が直線的にドレイン拡散層7にまで延びて、外郭形状が逆D字形状に形成されて、端面がドレイン拡散層7の側面に沿って直線的に接している。また、同様に半導体層17のソース側周辺領域17cも、面方向において、ソース側選択ゲート構造体12の側面に沿って所定の距離aを維持した後、両側面が直線的にソース拡散層6にまで延びて、外郭形状がD字形状に形成されて、端面がドレイン拡散層7の側面に沿って直線的に接している。
ここで、ドレイン側周辺領域17a、メモリ周辺領域17b及びソース側周辺領域17cの面方向における各距離aは、40nm以上にすると、メモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGにそれぞれゲート電圧を印加した際、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTの制御が困難となり、またデータの読み出し動作時にリーク電流が発生する恐れがある。よって、距離aの大きさは、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTを一段と正確に制御し、データの読み出し動作時におけるリーク電流の発生を抑制するために、40nm未満であることが望ましい。
本実施形態では、メモリゲート構造体10とドレイン側選択ゲート構造体11との間の距離がaであり、半導体層17のメモリ周辺領域17bとドレイン側周辺領域17aとが重複して形成されているとともに、メモリゲート構造体10とソース側選択ゲート構造体12との間の距離もaであり、半導体層17のメモリ周辺領域17bとソース側周辺領域17cとが重複して形成されている。
なお、本実施形態では、ドレイン側選択ゲート絶縁層14aとドレイン拡散層7との間に半導体層17が設けられ、ソース側選択ゲート絶縁層14bとソース拡散層6との間にも半導体層17が設けられている構成としているが、本発明はこれに限らず、ドレイン側選択ゲート絶縁層14aとドレイン拡散層7との間に半導体層17を設けずに、ドレイン側選択ゲート絶縁層14aとドレイン拡散層7とが接する構成としたり、また、ソース側選択ゲート絶縁層14bとソース拡散層6との間に半導体層17を設けずに、ソース側選択ゲート絶縁層14bとソース拡散層6とが接する構成としてもよい。
(1-3)メモリアレイの構成
次に、上述したメモリセルCが行列状に配置されているメモリアレイCAの断面構成について説明する。図1では、メモリアレイCAの等価回路の構成を簡単に説明するために各部の物理的な配置位置については着目せずに等価回路の構成に着目して説明したが、ここでは、メモリセルCを実際に製造した際の各部の物理的な配置位置について着目して以下説明する。
図3は、平面視でのメモリアレイCAの断面構成を示す断面図である。図4は、図3のA-A´部分の断面構成を示す断面図である。図5は、図3のB-B´部分の断面構成を示す断面図である。
図3では、平面視で一方向が列方向Xを示し、一方向と直交した他方向が行方向Yを示しており、例えば、第1階層においてメモリセルCが3行2列に配置された構成を示している。また、図3では、図面左側に配置される第1行第1列、第2行第1列及び第3行第1列の各メモリセルCをそれぞれメモリセルC11,C21,C31と示し、図面右側に配置される第1行第2列、第2行第2列及び第3行第2列の各メモリセルCをそれぞれメモリセルC12,C22,C32と示す。
図1はメモリアレイCAの等価回路の構成に着目した回路図であり、一方、図3はメモリアレイCAを製造したときの各部の配置の一例を示したものである。図3に示すメモリアレイCAは、第1列目に並ぶメモリセルC11,C21,C31と、第2列目に並ぶメモリセルC12,C22,C32が左右対称に形成され、第1列目のビット線BL1と第2列目のビット線BL2とが隣接して配置される。
第1列目のメモリセルC11,C21,C31が配置された構成と、第2列目のメモリセルC12,C22,C32が配置された構成とは左右対称に形成されている以外は構成が同じであるため、ここでは、主に第1列目のメモリセルに着目して以下説明する。この場合、ビット線BL1とソース線SL1とが並走して延設されており、当該ソース線SL1の側面に接してソース拡散層6が延設されるとともに、当該ビット線BL1の側面に接してドレイン拡散層7が延設されている。
列方向Xに沿って並走するソース拡散層6及びドレイン拡散層7間の領域に、同じく列方向Xに沿ってメモリセルC11,C21,C31が配置され、各メモリセルC11,C21,C31の半導体層17の側面がそれぞれソース拡散層6及びドレイン拡散層7の側面に接している。これにより、これら同じ列のメモリセルC11,C21,C31は、ソース線SL1、ビット線BL1、ソース拡散層6及びドレイン拡散層7を共有している。なお、各メモリセルC11,C21,C31の間にはそれぞれ絶縁層19が設けられ、各メモリセルC11,C21,C31が絶縁されている。
行方向Yに延設されたドレイン側選択ゲート線BGL1は、同じ行に配置された第1列目及び第2列目のメモリセルC11,C12の各ドレイン側選択ゲート電極DGに接続され、行方向Yに延設されたソース側選択ゲート線SGL1は、同じ行に配置された第1列目及び第2列目のメモリセルC11,C12のソース側選択ゲート電極SGに接続され、行方向Yに延設されたワード線WL1は、同じ行に配置された第1列目及び第2列目のメモリセルC11,C12のメモリゲート電極MGに接続される。
次に、図4に示した図3のA-A´部分の断面構成について説明する。図4は、メモリセルCを構成するメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12が配置された位置について垂直方向Zにおける縦断面構成を示すものである。
この場合、柱状のメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12は、それぞれ基板20の上に絶縁層19を介して立設されている。基板20の上には、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12に沿って垂直方向Zに第1階層から第k階層のメモリセルC121,C122,C123,…,C12kが所定間隔を設けて形成される。このように、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12は、垂直方向Zに並ぶ複数のメモリセルC121,C122,C123,…,C12kで共有されている。
メモリゲート構造体10は、柱状のメモリゲート電極MGが基板20の表面に対して垂直方向Zに延設され、メモリゲート電極MGの側面及び底面に多層絶縁層15が形成されている。メモリゲート電極MGの上端部には、コンタクト18を介してワード線WL1が接続されている。これにより、垂直方向Zに並ぶ複数のメモリセルC121,C122,C123,…,C12kには、メモリゲート電極MGに同じ電圧が一律に印加される。
ドレイン側選択ゲート構造体11は、柱状のドレイン側選択ゲート電極DGが基板20の表面に対して垂直方向Zに延設され、ドレイン側選択ゲート電極DGの側面及び底面にドレイン側選択ゲート絶縁層14aが形成されている。ドレイン側選択ゲート電極DGの上端部には、コンタクト18を介してドレイン側選択ゲート線BGL1が接続されている。これにより、垂直方向Zに並ぶ複数のメモリセルC121,C122,C123,…,C12kには、ドレイン側選択ゲート電極DGに同じ電圧が一律に印加される。
ソース側選択ゲート構造体12は、柱状のソース側選択ゲート電極SGが基板20の表面に対して垂直方向Zに延設され、ソース側選択ゲート電極SGの側面及び底面にソース側選択ゲート絶縁層14bが形成されている。ソース側選択ゲート電極SGの上端部には、コンタクト18を介してソース側選択ゲート線SGL1が接続されている。これにより、垂直方向Zに並ぶ複数のメモリセルC121,C122,C123,…,C12kには、ソース側選択ゲート電極SGに同じ電圧が一律に印加される。
また、基板20の上には、ソース線SL、ソース拡散層6、半導体層17、ドレイン拡散層7、及び、ビット線BLが配置された層と、絶縁層19と、が垂直方向Zに沿って交互に配置され、これらソース線SL、ソース拡散層6、半導体層17、ドレイン拡散層7、及び、ビット線BLが配置された層にメモリセルC121,C122,C123,…,C12kがそれぞれ形成される。
次に、図5に示した図3のB-B´部分の断面構成について説明する。図5は、第1行第1列の各階層のメモリセルC111,C112,C113,…,C11kで共有するメモリゲート構造体10と、第2行第1列の各階層のメモリセルC211,C212,C213,…,C21kで共有するメモリゲート構造体10とが配置された位置について、垂直方向Zの縦断面構成を示すものである。
この場合、第1行第1列のメモリセルC111,C112,C113,…,C11kと、第2行第1列のメモリセルC211,C212,C213,…,C21kとは、絶縁層19により絶縁されている。そして、第1行第1列の各階層のメモリセルC111,C112,C113,…,C11kで共有するメモリゲート電極MGには、ワード線WL1が上端部に接続されている。一方、第2行第1列の各階層のメモリセルC211,C212,C213,…,C21kで共有するメモリゲート電極MGには、当該ワード線WL1とは異なるワード線WL2が上端部に接続されている。これにより、第1行第1列のメモリセルC111,C112,C113,…,C11kのメモリゲート電極MGと、第2行第1列のメモリセルC211,C212,C213,…,C21kのメモリゲート電極MGと、には、異なるワード線WL1,WL2を介してそれぞれ異なる電圧が印加し得る。
(1-4)他の実施形態に係るメモリセルの構成
次に、他の実施形態に係るメモリセルの構成について説明する。図6は、他の実施形態に係るメモリセルCbの断面構成を示し、上述したメモリセルCとは、メモリゲート構造体10a、ドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12aの構成と、半導体層17にメモリ・ドレイン領域連設部17d及びメモリ・ソース領域連設部17eが設けられている点と、が異なるものである。
なお、ここでも、個々のメモリセルCbを区別する場合には、kを1、2、3、…として、第k階層のものをメモリセルCbkとして説明する。図6の6Aは、メモリセルCbの平面視における断面構成の一例を示し、6Bは、メモリセルCbを構成するメモリゲート構造体10a、ドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12aが配置された位置について、垂直方向Zの縦断面構成を示すものである。
図6の6Aに示すように、メモリセルCbは、列方向Xに並走して延設されたビット線BL及びソース線SLの間の領域に形成されており、ビット線BLと接して列方向Xに延設されたドレイン拡散層7と、ソース線SLと接して列方向Xに延設されたソース拡散層6とを有する。メモリセルCbには、並走するドレイン拡散層7とソース拡散層6との間の領域に、多結晶シリコン等でなる半導体層17が設けられ、ドレイン拡散層7の側面とソース拡散層6の側面とにそれぞれ半導体層17の側面が接している。なお、本実施形態では、平面視において、ソース拡散層6の側面及び半導体層17の側面の接触幅と、ドレイン拡散層7の側面及び半導体層17の側面の接触幅と、がそれぞれ所定の距離dとされて接している。
また、並走するドレイン拡散層7とソース拡散層6との間に設けられた半導体層17には、半導体層17を貫通するように、メモリゲート構造体10aと、ドレイン側選択ゲート構造体11aと、ソース側選択ゲート構造体12aとが設けられている。メモリセルCbは、メモリゲート構造体10a、ドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12aの周囲を囲むように半導体層17が形成されている。この半導体層17は、メモリゲート構造体10aの周辺を囲むメモリ周辺領域17bと、ドレイン側選択ゲート構造体11aの周辺を囲むドレイン側周辺領域17aと称し、ソース側選択ゲート構造体12aの周辺を囲むソース側周辺領域17cと、メモリ周辺領域17b及びドレイン側周辺領域17aを連設するメモリ・ドレイン領域連設部17dと、メモリ周辺領域17b及びソース側周辺領域17cを連設するメモリ・ソース領域連設部17eとを有する。
この場合、メモリ周辺領域17bは、平面視で断面円形状のメモリゲート構造体10aの側面に沿って形成されており、メモリゲート構造体10aの側面から外面(外周)までの距離aが所定の大きさに選定された断面円環状に形成されている。また、ドレイン側周辺領域17aも、平面視で断面円形状のドレイン側選択ゲート構造体11aの側面に沿って形成されており、ドレイン側選択ゲート構造体11aの側面から外面までの距離aが所定の大きさに選定された断面円環状に形成されている。さらに、ソース側周辺領域17cも、平面視で断面円形状のソース側選択ゲート構造体12aの側面に沿って形成されており、ソース側選択ゲート構造体12aの側面から外面までの距離aが所定の大きさに選定された断面円環状に形成されている。
メモリ・ドレイン領域連設部17dは、平面視で断面矩形状からなり、一端から他端までの距離bが所定の大きさに選定されている。メモリ・ドレイン領域連設部17dは、メモリゲート構造体10aの側面から距離aのメモリ周辺領域17bの外周に一端が連設し、ドレイン側選択ゲート構造体11aの側面から距離aのドレイン側周辺領域17aの外周に他端が連設されている。
また、メモリ・ソース領域連設部17eも、平面視で断面矩形状からなり、一端から他端までの距離bが所定の大きさに選定されている。メモリ・ソース領域連設部17eは、メモリゲート構造体10aの側面から距離aのメモリ周辺領域17bの外周に、一端が連設し、ソース側選択ゲート構造体12aの側面から距離aのソース側周辺領域17cの外周に、他端が連設されている。
ここで、ドレイン側周辺領域17a、メモリ周辺領域17b及びソース側周辺領域17cの面方向における各距離aは、40nm以上にすると、メモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGにそれぞれゲート電圧を印加した際、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTの制御が困難となり、またデータの読み出し動作時にリーク電流が発生する恐れがある。よって、面方向における距離aの大きさは、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTを一段と正確に制御し、データの読み出し動作時におけるリーク電流の発生を抑制するために、40nm未満であることが望ましい。
なお、本実施形態に係るメモリセルCbは、メモリ周辺領域17bの距離a、ドレイン側周辺領域17aの距離a、及び、ソース側周辺領域17cの距離aをそれぞれ同じ距離aに選定した場合について説明したが、本発明はこれに限らず、メモリ周辺領域17bの距離a、ドレイン側周辺領域17aの距離a、及び、ソース側周辺領域17cの距離aの全ての距離、又は、いずれかの距離を異なる距離に選定してもよい。
ところで、メモリ・ドレイン領域連設部17dを設けずに、メモリ周辺領域17b及びドレイン側周辺領域17aを直接連設させるようにした場合には、メモリゲート構造体10aとドレイン側選択ゲート構造体11aとが接触しないようにさせるために、これらメモリゲート構造体10aとドレイン側選択ゲート構造体11aとを離して形成した際、離れたメモリゲート構造体10aとドレイン側選択ゲート構造体11aとの周囲に形成するメモリ周辺領域17b及びドレイン側周辺領域17aを直接連設させようとすると、これらメモリ周辺領域17b及びドレイン側周辺領域17aの面方向における各距離aも大きくなる。そのため、メモリ周辺領域17b及びドレイン側周辺領域17aの面方向における各距離aを小さくすることが困難な場合もある。
これに対して、本実施形態では、メモリ周辺領域17b及びドレイン側周辺領域17aを連設するメモリ・ドレイン領域連設部17dを設けたことにより、仮にメモリゲート構造体10aとドレイン側選択ゲート構造体11aとを離して形成しても、メモリ周辺領域17b及びドレイン側周辺領域17aの面方向における距離aを小さくしつつ、メモリ・ドレイン領域連設部17dによって、メモリ周辺領域17b及びドレイン側周辺領域17aを確実に連設させることができる。
また、メモリ周辺領域17b及びソース側周辺領域17cでも同様に、これらメモリ周辺領域17b及びソース側周辺領域17cを連設するメモリ・ソース領域連設部17eを設けたことにより、仮にメモリゲート構造体10aとソース側選択ゲート構造体12aとを離して形成しても、メモリ周辺領域17b及びソース側周辺領域17cの面方向における距離aを小さくしつつ、メモリ・ソース領域連設部17eによって、メモリ周辺領域17b及びソース側周辺領域17cを確実に連設させることができる。
図6の6Bに示すように、メモリゲート構造体10a、ドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12aは、柱状に形成されており、基板20の上に、絶縁層23と当該絶縁層23と異なる種類の絶縁材料からなる絶縁層24とを順次介して立設されている。なお、例えば、基板20は、シリコン等の部材からなり、絶縁層23は、シリコン酸化膜、シリコン窒化膜等の絶縁材料からなり、絶縁層24は、Al2O3、カーボン等の絶縁材料又はシリコン、SiC等の半導体材料からなる。
メモリゲート構造体10aのメモリゲート電極MG、ドレイン側選択ゲート構造体11aのドレイン側選択ゲート電極DG、及び、ソース側選択ゲート構造体12aのソース側選択ゲート電極SGの上端部には、それぞれ図示しないコンタクトが接続される円柱状のコンタクト接合部30aが設けられている。
また、メモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGには、円柱状の拡径部30bと、拡径部30bよりも直径が小さい円柱状の縮径部30cとを有し、コンタクト接合部30aの下方に、拡径部30bと縮径部30cとが軸方向に沿って交互に配置された構成を有する。メモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGは、コンタクト接合部30aと拡径部30bと縮径部30cの各中心軸を一致させてそれぞれ柱状に形成されている。なお、本実施形態では、コンタクト接合部30aの直径が、縮径部30cの直径よりも大きく、拡径部30bの直径よりも小さく形成されている。
これらコンタクト接合部30aと拡径部30bと縮径部30cは、メモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGの同じ高さ位置にそれぞれ形成されている。すわなち、メモリゲート電極MGの拡径部30bの側方には、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGの各拡径部30bが配置され、メモリゲート電極MGの縮径部30cの側方には、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGの縮径部30cが配置された構成を有する。
メモリゲート電極MGには、コンタクト接合部30aと拡径部30bと縮径部30cの側面に周方向に沿って一周に亘り多層絶縁層15が形成されているとともに、底面にも多層絶縁層15が形成されている。この場合、多層絶縁層15は、メモリゲート電極MGのコンタクト接合部30aと拡径部30bと縮径部30cに対応して側面に凹凸が形成されており、拡径部30bに凸部31が形成され、コンタクト接合部30a及び縮径部30cに凹部32が形成される。
また、ドレイン側選択ゲート電極DGにも、コンタクト接合部30aと拡径部30bと縮径部30cの側面に周方向に沿って一周に亘りドレイン側選択ゲート絶縁層14aが形成されているとともに、底面にもドレイン側選択ゲート絶縁層14aが形成されている。これにより、ドレイン側選択ゲート絶縁層14aにも、ドレイン側選択ゲート電極DGのコンタクト接合部30aと拡径部30bと縮径部30cに対応して側面に凹凸が形成されており、拡径部30bに凸部31が形成され、コンタクト接合部30a及び縮径部30cに凹部32が形成される。
さらに、ソース側選択ゲート電極SGにも、コンタクト接合部30aと拡径部30bと縮径部30cの側面に周方向に沿って一周に亘りソース側選択ゲート絶縁層14bが形成されているとともに、底面にもソース側選択ゲート絶縁層14bが形成されている。これにより、ソース側選択ゲート絶縁層14bにも、ソース側選択ゲート電極SGのコンタクト接合部30aと拡径部30bと縮径部30cに対応して側面に凹凸が形成されており、拡径部30bに凸部31が形成され、コンタクト接合部30a及び縮径部30cに凹部32が形成される。
また、基板20に絶縁層23を介して設けられた絶縁層24の上には、メモリゲート構造体10a、ドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12aの拡径部30bが形成された層に、列方向Xに延設されたビット線BL、ソース線SL、ドレイン拡散層7及びソース拡散層6がそれぞれ設けられている。また、ソース拡散層6とソース側選択ゲート構造体12aの拡径部30bとの間の領域、ソース側選択ゲート構造体12aの拡径部30bとメモリゲート構造体10aの拡径部30bとの間の領域、メモリゲート構造体10aの拡径部30bとドレイン側選択ゲート構造体11aの拡径部30bとの間の領域、ドレイン側選択ゲート構造体11aの拡径部30bとドレイン拡散層7との間の領域には、それぞれ層状の半導体層17が設けられている。
ビット線BLは、ドレイン側選択ゲート構造体11aの拡径部30bの側面に設けられた半導体層17の側面にドレイン拡散層7を介して接続されている。ソース線SLは、ソース側選択ゲート構造体12aの拡径部30bの側面に設けられた半導体層17の側面にソース拡散層6を介して接続される。
一方、メモリゲート構造体10a、ドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12aの縮径部30cが形成された層には、絶縁層19及び層間絶縁層25が形成されている。この場合、層間絶縁層25は、上層の半導体層17と下層の半導体層17との間に設けられ、垂直方向Zに並ぶ上層の半導体層17と下層の半導体層17とを絶縁させる。また、絶縁層19は、上層のビット線BL、ソース線SL、ドレイン拡散層7及びソース拡散層6と、下層のビット線BL、ソース線SL、ドレイン拡散層7及びソース拡散層6との間に設けられ、垂直方向Zに並ぶ上層及び下層のビット線BL、上層及び下層のソース線SL、上層及び下層のドレイン拡散層7、上層及び下層のソース拡散層6をそれぞれ絶縁させる。なお、層間絶縁層25のうち、最上層の層間絶縁層25dの上層には、それぞれマスク層27が形成されている。
このように、半導体層17、ビット線BL、ソース線SL、ドレイン拡散層7及びソース拡散層6は、メモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGの各拡径部30bが配置された層に形成されている。また、半導体層17は、各拡径部30bの側面にそれぞれ形成された多層絶縁層15、ドレイン側選択ゲート絶縁層14a及びソース側選択ゲート絶縁層14bの各凸部31の側面と、ドレイン拡散層7の側面と、ソース拡散層6の側面とにそれぞれ接するように形成されている。
垂直方向Zに沿って並ぶ異なる階層のメモリセルCb1,Cb2,Cb3,Cb4は、メモリゲート構造体10a、ドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12の半導体層17が配置された位置(層)にそれぞれ形成され、上層及び下層の半導体層17間にある層間絶縁層25と、上層及び下層のビット線BL間、ソース線SL間、ドレイン拡散層7間及びソース拡散層6間にある絶縁層19と、により互いに絶縁され得る。
なお、多層絶縁層15及びドレイン側選択ゲート絶縁層14aの間に形成される半導体層17の面方向における距離x1は、メモリ周辺領域17bの面方向における距離aと、ドレイン側周辺領域17aの面方向における距離aと、メモリ・ドレイン領域連設部17dの面方向における距離bとを合わせた大きさとなる。同様に、多層絶縁層15及びソース側選択ゲート絶縁層14bの間に形成される半導体層17の面方向における距離x1も、メモリ周辺領域17bの面方向における距離aと、ソース側周辺領域17cの面方向における距離aと、メモリ・ソース領域連設部17eの面方向における距離bとを合わせた大きさとなる。
(1-5)データの書き込み動作
次に、図2に示したメモリセルCにおけるデータの書き込み動作について説明する。図7の7AはメモリセルCの等価回路の構成を示す回路図である。メモリセルCにデータを書き込む場合には、例えば、1Vのソース電圧VSLをソース線SLに印加し、ソース側選択トランジスタSTの閾値電圧Vtより小さいソース側ゲート電圧VSGSをソース側選択ゲート電極SGに印加して、ソース側選択トランジスタSTをオフ状態にする。
また、この際、ビット線BLに0Vの書き込み用のビット電圧VBL(以下、書き込み選択ビット電圧とも称する)を印加し、ドレイン側選択トランジスタDTの閾値電圧Vtより大きいドレイン側ゲート電圧VSGDをドレイン側選択ゲート電極DGに印加して、ドレイン側選択トランジスタDTをオン状態にする。
さらに、例えば、10Vの高電圧の書き込み用のメモリゲート電圧VCG0(以下、書き込み選択メモリゲート電圧とも称する)をメモリゲート電極MGに印加することにより、メモリセルCでは、図7の7Bに示すようにメモリゲート構造体10の外周近傍の半導体層17が書き込み選択ビット電圧VBL0と同電位になる。これにより、メモリセルCでは、メモリゲート構造体10の多層絶縁層15に含まれる電荷蓄積層15bと、半導体層17及び/又はメモリゲート電極MGとの間で電荷が移動し、データが書き込まれた状態となる。
なお、電荷蓄積層15bを含む多層絶縁層15において、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも大きければ(すなわち、ta>tc)、第2メモリゲート絶縁層15cの外周周辺の半導体層17と電荷蓄積層15bの間で電荷の移動があり、一方、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも小さければ(すなわち、ta<tc)、メモリゲート電極MGと電荷蓄積層15bの間で電荷の移動がある。
次に、図8の8Aに示すように、上層の第1階層に2つのメモリセルC1,C2が列方向Xに沿って配置され、第1階層の下層に2つのメモリセルC3,C4が同じく列方向Xに沿って配置され、垂直方向Zに配置されるメモリセルC1,C3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルC2,C4で他の1ページを構成するメモリアレイCAを一例に、このメモリアレイCAにおけるデータの書き込み動作について説明する。
ここでは、メモリセルC1,C2,C3,C4のうちメモリセルC1を選択メモリセルC1としてデータを書き込む場合について説明する。この場合、データを書き込む選択メモリセルC1を含むページを書き込み選択ページとし、データを書き込まない非選択メモリセルC2,C4のみで構成されるページを書き込み非選択ページとする。
なお、メモリトランジスタMT1,MT2,MT3,MT4や、ドレイン側選択トランジスタDT1,DT2,DT3,DT4、ソース側選択トランジスタST1,ST2,ST3,ST4について特に区別しない場合には、単に、メモリトランジスタMT、ドレイン側選択トランジスタDT、ソース側選択トランジスタSTと表記する。
また、この際のメモリアレイCAにおける各部の電圧の例を、図8の8Bに示す。メモリアレイCAでは、選択メモリセルC1に接続されている選択ビット線となるビット線BL1に書き込み選択ビット電圧VBL1(例えば、0~1.5Vの低電圧)を印加する。選択メモリセルC1に接続されているドレイン側選択ゲート線BGL1には、ドレイン側選択トランジスタDTの閾値電圧Vt(正の値が好ましい。Vt(DT)とも表記する)よりも高い書き込み選択ドレイン側ゲート電圧VSGD1を印加する。これにより、選択メモリセルC1では、ドレイン側選択トランジスタDT1がオン状態となり、書き込み選択ビット電圧VBL1がメモリトランジスタMT1に伝わる。
また、メモリアレイCAでは、ソース線SLに正の電圧(例えば、1~2V)を一律に印加する。選択メモリセルC1に接続されているソース側選択ゲート線SGL1には、ソース側選択トランジスタST1の閾値電圧Vt(正の値が好ましい。Vt(ST)とも表記する)よりも低い書き込み選択ソース側ゲート電圧VSGS1を印加する。これにより、選択メモリセルC1では、ソース側選択トランジスタST1がオフ状態となる。
また、選択メモリセルC1に接続されているワード線WL1に、書き込み選択メモリゲート電圧VCG1(例えば、10Vの高電圧)を印加する。これにより、選択メモリセルC1では、ワード線WL1の書き込み選択メモリゲート電圧VCG1により、メモリゲート電極MGの電位が高電位となり、例えばta>tcの場合、半導体層17から電荷蓄積層15bに電子が注入されるか、電荷蓄積層15bから半導体層17に正孔が注入され、データが書き込まれた状態となる。これにより、選択メモリセルC1のメモリトランジスタMT1の閾値電圧は高くなる。一方、ta<tcの場合には、電荷蓄積層15bからメモリゲート電極MGに電子が抜けるか、メモリゲート電極MGから電荷蓄積層15bに正孔が注入される。これにより、選択メモリセルC1のメモリトランジスタMT1の閾値電圧は低くなる。以上、電荷蓄積層15bには、量子トンネル効果により電荷が移動(注入)され、データが書き込まれた状態となる。
この際、選択メモリセルC1に接続されていない非選択ビット線となる他のビット線BL2には、書き込み非選択ビット電圧VBL2を印加する。書き込み非選択ビット電圧VBL2は、正の電圧(例えば、1.5~3V)であって、かつ、(VSGD1-Vt)よりも高い電圧であることが望ましい。VSGD1は、ドレイン側選択ゲート線BGL1に印加される書き込み選択ドレイン側ゲート電圧であり、ここでのVtは、ドレイン側選択トランジスタDTの閾値電圧(正の値であることが望ましい)であり、Vt(DT)とも表記する。
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルC3では、選択メモリセルC1と共有する、ドレイン側選択ゲート線BGL1からドレイン側選択トランジスタDT3のドレイン側選択ゲート電極DGに選択メモリセルC1と同じ電圧が印加されるものの、非選択ビット線となるビット線BL2に書き込み非選択ビット電圧VBL2が印加されることにより、ドレイン側選択トランジスタDT3がオフ状態となる。
書き込み選択ページでは、非選択メモリセルC3が選択メモリセルC1とドレイン側選択ゲート線BGL1、ワード線WL1及びソース側選択ゲート線SGL1を共有しているものの、非選択メモリセルC3のドレイン側選択トランジスタDT3及びソース側選択トランジスタST3がオフ状態になる。よって、非選択メモリセルC3では、ワード線WL1からメモリゲート電極MGに書き込み選択メモリゲート電圧VCG1(例えば、7~10Vの高電圧)が印加されても、メモリトランジスタMT3周辺の半導体層17の電位が上昇していることから、書き込み選択メモリゲート電圧VCG1との電位差が小さくなる。そのため、非選択メモリセルC3では、メモリトランジスタMT3の電荷蓄積層15bにトンネル電流が流れ込むことがなく、電荷蓄積層15bへの電荷の注入を阻止し、データの書き込みを防止できる。
なお、図8の8Aには、書き込み選択ページにおいて他の列に配置されている非選択メモリセル(すなわち、メモリセルC1,C3に対して紙面奥側又は紙面手前側に配置されたメモリセル)については図示していないが、これら非選択メモリセルも、選択メモリセルC1とドレイン側選択ゲート線BGL1、ワード線WL1及びソース側選択ゲート線SGL1を共有するものの、上記の非選択メモリセルC3と同様に、ビット線BL2及びソース線SL2と同じ電圧を、各ビット線BL及びソース線SLにそれぞれ印加することにより、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTをオフ状態としてデータの書き込みを防止できる。
次に、非選択メモリセルC2,C4のみで構成された書き込み非選択ページについて説明する。この場合、各非選択メモリセルC2,C4に接続されたビット線BL1,BL2及びソース線SL1,SL2は、上記の書き込み選択ページ内のメモリセルC1,C3と共有していることから、ここではその説明は省略し、ドレイン側選択ゲート線BGL2、ワード線WL2及びソース側選択ゲート線SGL2について説明する。
書き込み非選択ページでは、ドレイン側選択ゲート線BGL2、ワード線WL2及びソース側選択ゲート線SGL2に、低電位(例えば、0V)の、書き込み非選択ドレイン側ゲート電圧VSGD2、書き込み非選択メモリゲート電圧VCG2及び書き込み非選択ソース側ゲート電圧VSGS2をそれぞれ印加する。これにより、書き込み非選択ページの各非選択メモリセルC2,C4は、メモリトランジスタMT2,MT4の両端において、ドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4がそれぞれオフ状態になるため、メモリトランジスタMT2,MT4の電荷蓄積層15bにトンネル電流が流れ込むことがなく、電荷蓄積層15bへの電荷の注入を阻止し得、データの書き込みを防止できる。なお、非選択メモリセルC2,C3,C4の各メモリトランジスタMTでは、電荷蓄積層15bへの電荷の注入が阻止されることから閾値電圧は変化しない。
このようにして、メモリアレイCAでは、非選択メモリセルC2,C3,C4へのデータの書き込みを阻止し、選択メモリセルC1にだけデータを書き込むことができる。
(1-6)データの消去動作
次に、図2に示したメモリセルCにおけるデータの消去動作について説明する。図9の9AはメモリセルCの等価回路の構成を示す回路図である。メモリセルCでデータを消去する場合には、例えば、10Vの高電圧のソース電圧VSLをソース線SLに印加し、ソース電圧VSLよりも低い高電圧(例えば、7V)の消去選択ソース側ゲート電圧VSGSを、ソース側選択トランジスタSTのソース側選択ゲート電極SGに接続されているソース側選択ゲート線SGLに印加する。
また、同様に、10Vの高電圧のビット電圧VBLをビット線BLに印加し、ビット電圧VBLよりも低い高電圧(例えば、7V)の消去選択ドレイン側ゲート電圧VSGDを、ドレイン側選択トランジスタDTのドレイン側選択ゲート電極DGに接続されているドレイン側選択ゲート線BGLに印加する。
さらに、メモリトランジスタMTのメモリゲート電極MGに接続されているワード線WLには、負電圧~0V(例えば、-5~0V)の消去選択メモリゲート電圧VCG0を印加する。なお、この際、消去選択メモリゲート電圧VCG0及び消去選択ドレイン側ゲート電圧VSGDの電位差と、消去選択メモリゲート電圧VCG0及び消去選択ソース側ゲート電圧VSGSの電位差が、それぞれ9V以上であることが望ましい。例えば、消去選択メモリゲート電圧VCG0が0Vであれば、消去選択ドレイン側ゲート電圧VSGD及び消去選択ソース側ゲート電圧VSGSを9Vとし、また、消去選択メモリゲート電圧VCG0が-5Vであれば、消去選択ドレイン側ゲート電圧VSGD及び消去選択ソース側ゲート電圧VSGSを4Vとすることが望ましい。
図9の9Bに示すように、データ消去動作時、メモリセルCでは、メモリゲート電極MGへ負電圧が印加されることによって、ドレイン側選択トランジスタDTで生じるゲート・ドレイン間の電位差、ソース側選択トランジスタSTで生じるゲート・ソース間の電位差により、ドレイン拡散層7及びソース拡散層6の近傍の半導体層17(図中、「×」で示す領域)において接合破壊が起こり、電子・正孔対が生成される。
メモリセルCでは、半導体層17内で発生した電子がソース線SL及びビット線BLに流れ、正孔(図中、「h」で示す)がメモリゲート構造体10近傍の半導体層17に流れることで、メモリゲート構造体10近傍の半導体層17の電位が上がる。これにより、メモリセルCでは、メモリゲート電極MGとその周囲の半導体層17との間に電位差が生じ、電荷蓄積層15b内から電荷が引き抜かれ、データが消去された状態となる。
なお、電荷蓄積層15bを含む多層絶縁層15において、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも大きければ(すなわち、ta>tc)、データの消去動作時、電荷蓄積層15b内から半導体層17に向けて電子が引き抜かれるか、又は、半導体層17から電荷蓄積層15bに正孔が注入される。これにより、メモリトランジスタMTの閾値が下がる。一方、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも小さければ(すなわち、ta<tc)、メモリゲート電極MGから電荷蓄積層15b内に向けて電子が注入されるか、又は、電荷蓄積層15bからメモリゲート電極MGに正孔が抜ける。これにより、メモリトランジスタMTの閾値が上がる。
次に、上述した「(1-5)データの書き込み動作」と同様、図10の10Aに示すように、垂直方向Zに配置されるメモリセルC1,C3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルC2,C4で他の1ページを構成するメモリアレイCAを一例に、このメモリアレイCAにおけるデータの消去動作について説明する。
ここでは、ページ単位でデータの消去を行い、メモリセルC1,C3で構成するページについてデータを消去し、メモリセルC2,C4で構成するページについてはデータを消去しない場合について説明する。この場合、データを消去するページを消去選択ページとし、データが消去されない非選択メモリセルC2,C4のみで構成されるページを書き込み非選択ページとする。なお、メモリセルC1,C2,C3,C4のドレイン側選択トランジスタDT及びソース側選択トランジスタSTの閾値電圧Vtは正の値であることが望ましい。
また、この際のメモリアレイCAにおける各部の電圧の例を、図10の10Bに示す。メモリアレイCAでは、消去選択ページ及び消去非選択ページで共有する、ビット線BL1,BL2に消去ビット電圧VBL(例えば、7~12Vの高電圧)を印加し、ソース線SL1,SL2に消去ビット電圧VBL(例えば、7~12Vの高電圧)と同じ電圧のソース電圧VSLを印加する。
消去選択ページでは、例えば、4~9Vの高電圧の消去選択ドレイン側ゲート電圧VSGD1をドレイン側選択ゲート線BGL1に印加し、同じく、4~9Vの高電圧の消去選択ソース側ゲート電圧VSGS1をソース側選択ゲート線SGL1に印加する。また、消去選択ページでは、負電圧~0V(例えば、-5~0V)の消去選択メモリゲート電圧VCG1をワード線WL1に印加する。これにより、消去選択ページでは、各メモリセルC1,C3において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に電位差が生じ、電荷蓄積層15b内から電荷が移動し、データが消去される。
一方、消去非選択ページでは、ドレイン側選択ゲート線BGL2、ソース側選択ゲート線SGL2及びワード線WL2に、それぞれビット線BL1,BL2と同じ電圧(例えば、7~12Vの高電圧)を、消去非選択ドレイン側ゲート電圧VSGD2、消去非選択ソース側ゲート電圧VSGS2及び消去非選択メモリゲート電圧VCG2として印加する。これにより、消去非選択ページでは、各メモリセルC2,C4において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に電位差が生じず、電荷蓄積層15b内から電荷が引き抜かれることがなく、データが消去されることを阻止できる。
なお、上述した実施形態では、ページ単位でデータを消去する場合について説明したが、本発明はこれに限らず、全てのページを消去選択ページとして、メモリアレイCAを構成する全てのメモリセルCのデータを一括して消去するようにしてもよい。
(1-7)データの読み出し動作
次に、メモリアレイCAにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「(1-5)データの書き込み動作」と同様、図11の11Aに示すように、垂直方向Zに配置されるメモリセルC1,C3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルC2,C4で他の1ページを構成するメモリアレイCAを一例に、このメモリアレイCAにおけるデータの読み出し動作について説明する。
ここでは、メモリセルC1,C2,C3,C4のうち、例えば、メモリセルC1,C3を選択メモリセルC1,C3としてデータを読み出す場合について説明する。この場合、データを読み出す選択メモリセルC1,C3を含むページを読み出し選択ページとし、データを読み出さない非選択メモリセルC2,C4のみで構成されるページを読み出し非選択ページとする。
また、この際のメモリアレイCAにおける各部の電圧の例を、図11の11Bに示す。メモリアレイCAでは、読み出し選択ページ及び読み出し非選択ページで共有する、ビット線BL1,BL2にそれぞれ読み出しビット電圧VBL1,VBL2(いずれも同じ正の電圧であり、例えば、1V)を印加し、ソース線SLにそれぞれ読み出しソース電圧VSL(ソース線SLはいずれも同じ電圧であり、例えば、0V)を印加する。
また、読み出し選択ページでは、例えば、ドレイン側選択トランジスタDT1の閾値電圧Vtよりも高い電圧(例えば、2V)を読み出し選択ドレイン側ゲート電圧VSGD1としてドレイン側選択ゲート線BGL1に印加し、同じく、ソース側選択トランジスタST1の閾値電圧Vtよりも高い電圧(例えば、2V)を読み出し選択ソース側ゲート電圧VSGS1としてソース側選択ゲート線SGL1に印加する。これにより、選択メモリセルC1のドレイン側選択トランジスタDT1及びソース側選択トランジスタST1はオン状態になる。
さらに、読み出し選択ページでは、例えば、0~6Vの読み出し選択メモリゲート電圧VCG1をワード線WL1に印加する。これにより、選択メモリセルC1では、メモリトランジスタMT1の閾値電圧Vtが読み出し選択メモリゲート電圧VCG1よりも低ければ、ソース線SL1からビット線BL1に電流が流れ、当該ビット線BL1の電位が変化する。
一方、メモリトランジスタMT1の閾値電圧Vtが読み出し選択メモリゲート電圧VCG1よりも高い場合には、ソース線SL1からビット線BL1に電流が流れず、当該ビット線BL1の電位が変化しない。そして、このようなビット線BL1の電位の変化をカラムデコーダ2b(図1)で検出することにより、選択メモリセルC1のデータを読み出すことができる。なお、この際、ビット線BL2の電位の変化をカラムデコーダ2b(図1)で検出することにより、読み出し選択ページ内の他の選択メモリセルC3についても同様にデータを読み出すことができる。
読み出し非選択ページでは、ドレイン側選択トランジスタDT2の閾値電圧Vtよりも低い電圧(例えば、0V)を読み出し非選択ドレイン側ゲート電圧VSGD2としてドレイン側選択ゲート線BGL2に印加し、同じく、ソース側選択トランジスタSTの閾値電圧Vtよりも低い電圧(例えば、0V)を読み出し非選択ソース側ゲート電圧VSGS2としてソース側選択ゲート線SGL2に印加する。
これにより、読み出し非選択ページの各非選択メモリセルC2,C4のドレイン側選択トランジスタDT及びソース側選択トランジスタSTはオフ状態となり、ソース線SL1,SL2からビット線BL1,BL2に電流が流れることはない。以上より、読み出し選択ページの選択メモリセルC1,C3についてのみデータの読み出しが行える。
なお、1つのメモリセルCで多値のデータを検出する場合には、読み出し選択ページにおける読み出し選択メモリゲート電圧VCG1の値を変えて、それぞれの電圧値のときのビット線BL1の電位の変化を検出することで、メモリトランジスタMTの細かい閾値電圧を検知可能であり、多値のデータを読み出すことも可能である。
また、図11の11Cは、他の実施形態に係るデータの読み出し動作における各部の電圧の例を示す。この場合、読み出し選択ページでは、読み出し選択メモリゲート電圧VCG1を固定電圧をとしてワード線WL1に印加する。この際、選択メモリセルC1におけるメモリトランジスタMT1の閾値電圧が、読み出し選択メモリゲート電圧VCG1よりも低ければ、ソース線SL1からビット線BL1に電流が流れる。
選択メモリセルC1を介してソース線SL1からビット線BL1に流れるセル電流は、読み出し選択メモリゲート電圧VCG1と、メモリトランジスタMT1,MT3の閾値電圧Vtとの閾値差(VCG1-Vt)の値で決まる。選択メモリセルC1を介してソース線SL1からビット線BL1に流れるセル電流の大きさをカラムデコーダ2bで検出し、カラムデコーダ2bにおいて、メモリトランジスタMT1,MT3の閾値電圧Vtを判断し、当該メモリトランジスタMT1,MT3にデータが書き込まれているかを判断する。
この場合においても、選択メモリセルC1を介してソース線SL1からビット線BL1に流れるセル電流の値に応じて、メモリトランジスタMT1,MT3に書き込まれているデータを分別して、多値のデータを読み出すこともできる。なお、読み出し非選択ページについては、上述した図11の11Bと同じであるため、ここではその説明は省略する。
(1-8)データの書き込み動作、消去動作及び読み出し動作における電圧の具体的な例
下記の表1に、上記のようなデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例(電圧例)を示す。表1に示す電圧値の単位は「V」である。
また、表1中、「BL列」とは、カラムデコーダ2bから列方向Xに延設されたビット線BLに対して電気的に連結されているメモリセルC群の列を示す。なお、図1に示すように、カラムデコーダ2bが、図中、紙面奥行方向である行方向Yと垂直方向Zとの2次元に配置構成され、BL列にも、紙面奥行方向である行方向Yと垂直方向Zとの2種類が存在しているため、厳密にはこれらについても規定できるが、表1では、説明を簡単にするために、特に、紙面奥行方向である行方向Y及び垂直方向Zの両者を区別せず、図8の8A、図10の10A及び図11の11Aで示した選択ページと非選択ページとに着目して各動作について整理している。
不揮発性半導体記憶装置1では、上記の表1のように電圧をそれぞれ印加することによって、メモリアレイCAにおいて、ページ単位で電圧を調整し、所定のメモリセルCに対して選択的にデータの書き込み、消去及び読み出しを実行することができる。
(1-9)他の実施形態に係るメモリアレイの製造方法
次に、図6に示した他の実施形態に係るメモリセルCbから構成されるメモリアレイCAの製造方法について説明する。なお、図3、図4及び図5で示したメモリアレイCAの製造方法については、後述する第3実施形態における製造方法を流用できることから、ここではその説明は省略する。
図12は、各製造工程を説明する際に用いる断面部分の位置を示す概略図であり、28は、平面視において、図6で示したメモリセルCbのメモリゲート構造体10a、ドレイン側選択ゲート構造体11a、ソース側選択ゲート構造体12a、半導体層17が形成されている領域の外郭(以下、メモリセル形成領域と称する)を示したものである。
図12では、3つのメモリセル形成領域28a,28b,28cが並列に並んだ形態を示している。なお、3つのメモリセル形成領域28a,28b,28cは同一構成を有することから、これらについて特に区別する必要がない場合には、単にメモリセル形成領域28と称する。
メモリセル形成領域28は、図6に示すドレイン側選択ゲート構造体11a及び半導体層17のドレイン側周辺領域17aが形成される領域がドレイン側形成領域117aであり、メモリゲート構造体10a及び半導体層17のメモリ周辺領域17bが形成される領域がメモリ形成領域117bであり、ソース側選択ゲート構造体12a及び半導体層17のソース側周辺領域17cが形成される領域がソース側形成領域117cとなる。
また、メモリセル形成領域28は、図6に示すメモリ周辺領域17b及びドレイン側周辺領域17aを連設するメモリ・ドレイン領域連設部17dが形成される領域がメモリ・ドレイン連設形成領域117dであり、メモリ周辺領域17b及びソース側周辺領域17cを連設するメモリ・ソース領域連設部17eが形成される領域がメモリ・ソース連設形成領域117eである。
次に、図13~図22を用いてメモリアレイCAの製造方法について説明する。この場合、図13の13A、13B及び13Cに示すように、例えば、シリコンでなる基板20の上に、絶縁層23と、当該絶縁層23と種類が異なる他の絶縁層24とを積層し、さらに絶縁層24の上に、例えばシリコン酸化膜でなる層状の層間絶縁層25aと、例えばシリコン窒化膜でなる層状の他の層間絶縁層33とを交互に積層させる。また、最上層に位置する層間絶縁層25aの上には、メモリセル形成領域28bの外郭形状が同じである、Al2O3、カーボン、SiC等でなるマスク用のマスク層27aを形成し、当該マスク層27aをマスクとして層間絶縁層25a,33をエッチングする。
これにより、メモリセル形成領域28a,28b,28cの外郭形状と同じ外郭形状を有した層間絶縁層25a,33を形成する。層間絶縁層25a,33がエッチングされた領域ER1には絶縁層24が露出する。なお、以下、メモリセル形成領域28a,28b,28cは同じように製造されるため、ここでは、図12で示した、メモリセル形成領域28a,28bの各断面部分に着目して以下説明する。
次いで、交互に積層された層間絶縁層25a,33のうち、層間絶縁層25aに挟まれた層間絶縁層33を、反応性イオンエッチング等のドライエッチングによって、基板20の表面の面方向から選択的にサイドエッチングし、図14の14A、14B及び14Cに示すように、層間絶縁層33を除去した空隙35と、層間絶縁層33が円柱状に残存した柱状層間絶縁層33aとを形成する。
柱状層間絶縁層33aは、メモリセル形成領域28bにおいてドレイン側選択ゲート電極DG、メモリゲート電極MG及びソース側選択ゲート電極SGが形成される予定位置に形成される。また、柱状層間絶縁層33aの直径が、形成予定のドレイン側選択ゲート電極DG、メモリゲート電極MG及びソース側選択ゲート電極SGの直径とほぼ同じ大きさに合わせて形成される。
これにより、メモリセル形成領域28には、ドレイン側選択ゲート電極DG、メモリゲート電極MG及びソース側選択ゲート電極SGが形成される予定位置にのみ柱状層間絶縁層33aが形成され、これら柱状層間絶縁層33aの周囲には空隙35が形成される。そのため、図14の14Cに示すように、メモリ・ドレイン連設形成領域117dには空隙35が形成される。
次いで、図15の15A、15B及び15Cに示すように、例えば、多結晶シリコン等の半導体材料を堆積させ、積層した層間絶縁層25aの間の空隙35内を半導体材料によって埋めることにより空隙35に半導体層36aを形成する。なお、この際、メモリセル形成領域28b以外の露出した絶縁層24の上や、メモリセル形成領域28bの側面、マスク層27aの上にも半導体材料が堆積して半導体層36bが形成される。その後、表面研磨を行い、マスク層27aの上に堆積した半導体材料を除去して当該マスク層27aを露出させる。
次いで、マスク層27aをマスクとして、当該マスク層27aに覆われていない領域の半導体層36bを除去する。次いで、図16の16A、16B及び16Cに示すように、絶縁層24が露出した領域ER1に、シリコン酸化膜等の絶縁材料を当該領域ER1に堆積させて絶縁層19を形成し、その後、表面研磨を行ってマスク層27aの上に形成された層間絶縁層を除去してマスク層27aを露出させる。
次いで、図17の17A、17B及び17Cに示すように、例えば、レジスト材料等でなるパターニングされた新たなマスク層40を、既存のマスク層27a及び絶縁層19の上に形成する。新たなマスク層40には、メモリゲート電極MGを形成する予定位置に合わせて開口部40aが形成されている。また、この開口部40aの直径は、柱状層間絶縁層33aの面方向における距離よりも僅かに大きく形成されている。
次いで、マスク層40をマスクとして、開口部40aから露出した、マスク層27a、層間絶縁層25a、柱状層間絶縁層33aを、ドライエッチングによってエッチングして、開口部40aから絶縁層24の表面が露出したメモリゲート電極形成用の孔ER2を形成する。
ここで、マスク層27a、層間絶縁層25a、柱状層間絶縁層33aをエッチングする際には、半導体層36aがエッチングされないエッチング手法を用い、メモリゲート電極形成用の孔ER2内に、半導体層36aが残存するようにしている。これにより、メモリゲート電極形成用の孔ER2には、新たなマスク層40から最上層の半導体層36aまでの間にあるマスク層27a及び層間絶縁層25bに、開口径がマスク層40の開口部40aと同じ大きさとなった、孔ER4が形成される。また、メモリゲート電極形成用の孔ER2には、最上層の半導体層36aがマスクとなり開口径が孔ER4よりも小さく、かつ、除去した柱状層間絶縁層33aの直径となっている孔ER3が形成される。
なお、マスク層40の開口部40aは、面方向に並ぶ半導体層36a間に設けられた柱状層間絶縁層33aの直径よりも僅かに大きく形成されていることで、エッチングする際に、面方向に並ぶ半導体層36a間の柱状層間絶縁層33aを確実に除去し得るようになされている。
次いで、図18の18A、18B及び18Cに示すように、マスク層40を除去した後、メモリゲート電極形成用の孔ER2内に露出した半導体層36aを、ドライエッチングによって選択的にエッチングし、面方向における半導体層36aの距離を狭めた、半導体層36cを形成する。これにより、図18の18Aに示すように、面方向に隣接する半導体層36c間の空隙にメモリゲート電極形成用の孔ER6が形成される。
ここで、図18の18Bに示すように、メモリセル形成領域28a,28bでの半導体層36cの面方向における距離が、上述したように40nm未満の最適な距離aに選定される。
なお、マスク層27aの直下にある最上層の層間絶縁層25bでの空隙の幅は、下層にある層間絶縁層25cでの空隙の幅よりも若干大きいことから、最上層の層間絶縁層25bの直下にある最上層の半導体層36c部分は、それより下層の半導体層36cに比べてより多くサイドエッチングがされる恐れがある。このため、最上層の半導体層36cはメモリセルCbとして用いずに、最上層の半導体層36cよりも下層の半導体層36c部分にメモリセルCbを形成することが望ましい。
次いで、図19の19A、19B及び19Cに示すように、メモリゲート電極形成用の孔ER6内の側面及び底面に沿って多層絶縁層15を形成した後、低抵抗多結晶シリコンかタングステン等の金属等のゲート材料を多層絶縁層15に堆積させることにより多層絶縁層15で囲まれた領域内にメモリゲート電極MGを形成する。そして、マスク層27aの上や絶縁層19の上に堆積した多層絶縁層15の絶縁材料等や、ゲート材料を表面研磨により除去し、マスク層27aを露出させる。このようにして、メモリゲート電極形成用の孔ER6内に、メモリゲート構造体10aを形成する。
なお、多層絶縁層15は、図6に示したように、酸化シリコン(SiO2)等でなる第2メモリゲート絶縁層15c、窒化シリコン(Si3N4)や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、酸化ハフニウム(HfO2)等でなる電荷蓄積層15b、及び、酸化シリコン(SiO2)等でなる第1メモリゲート絶縁層15aが、メモリゲート電極形成用の孔ER6内の側面及び底面に順次積層されることにより形成される。
次いで、図20の20A、20B及び20Cに示すように、例えば、レジスト材料等でなるパターニングされた新たなマスク層42を、既存のマスク層27a、メモリゲート構造体10a及び絶縁層19の上に形成する。新たなマスク層42には、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGを形成する各予定位置に合わせて開口部42aがそれぞれ形成されている。また、この開口部42aの直径は、柱状層間絶縁層33aの面方向における距離よりも僅かに大きく形成されている。
次いで、新たなマスク層42をマスクとして、開口部42aから露出した、既存のマスク層27a、層間絶縁層25b、柱状層間絶縁層33aを、ドライエッチングによってエッチングして、開口部42aからそれぞれ絶縁層24の表面が露出した選択ゲート電極形成用の孔ER8を形成する。
ここで、エッチングによって、柱状層間絶縁層33aを除去し、孔ER8を有するマスク層27、層間絶縁層25d,25を形成する際には、半導体層36cがエッチングされないエッチング手法を用い、選択ゲート電極形成用の孔ER8内に、半導体層36cが残存するようにしている。これにより、選択ゲート電極形成用の孔ER8には、新たなマスク層42から最上層の半導体層36cまでの間にあるマスク層27及び層間絶縁層25dに、開口径がマスク層42の開口部42aと同じ大きさになった、孔ER9が形成される。また、選択ゲート電極形成用の孔ER8には、最上層の半導体層36cがマスクとなり開口径が孔ER9よりも小さく、かつ、除去した柱状層間絶縁層33aの直径となっている孔ER10が形成される。
なお、マスク層42の開口部42aは、半導体層36c間に設けられた柱状層間絶縁層33aの直径よりも僅かに大きく形成されていることで、エッチングする際に、半導体層36c間の柱状層間絶縁層33aを確実に除去し得るようになされている。
次いで、図21の21A、21B及び21Cに示すように、マスク層42を除去した後、選択ゲート電極形成用の孔ER8内に露出した半導体層36cを、ドライエッチングによって選択的にエッチングし、面方向における距離を狭めた半導体層17を形成する。これにより、図21の21Aに示すように、面方向に隣接する半導体層17間の空隙の面方向における幅(空隙幅)x5が、およそ半導体層17の5~7倍の選択ゲート電極形成用の孔ER12が形成される。
ここで、ドレイン側選択ゲート構造体11aが形成される孔ER12において、面方向に隣接する半導体層17間の空隙幅x5は、当該孔ER12内に形成予定のドレイン側選択ゲート構造体11aの拡径部30b部分での直径(すなわち、拡径部30bにおいて、ドレイン側選択ゲート電極DG及びドレイン側選択ゲート絶縁層14aを合わせた直径)となる。
また、ソース側選択ゲート構造体12aが形成される孔ER12において、面方向に隣接する半導体層17間の空隙幅x5は、当該孔ER12内に形成予定のソース側選択ゲート構造体12aの拡径部30b部分での直径(すなわち、拡径部30bにおいて、ソース側選択ゲート電極SG及びソース側選択ゲート絶縁層14bを合わせた直径)となる。この場合、図21の21A及び21Bに示すように、ドレイン側形成領域117a及びソース側形成領域117cでの半導体層17の面方向における距離aは、上述したように40nm未満に選定される。
なお、上述したように、マスク層27の直下にある最上層の層間絶縁層25dでの空隙の幅は、下層にある層間絶縁層25での空隙の幅よりも若干大きいことから、最上層の層間絶縁層25dの直下にある最上層の半導体層17部分は、下層の半導体層17に比べてより多くサイドエッチングがされる恐れがある。このため、最上層の半導体層17はメモリセルCbとして用いずに、最上層の半導体層17よりも下層の半導体層17部分にメモリセルCbを形成することが望ましい。
次いで、選択ゲート電極形成用の孔ER12内の側面及び底面にそれぞれシリコン酸化膜等の絶縁材料を堆積させて、図22の22A、22B及び22Cに示すように、ドレイン側選択ゲート絶縁層14a及びソース側選択ゲート絶縁層14bを、選択ゲート電極形成用の孔ER12内の側面及び底面に沿って形成する。次いで、低抵抗多結晶シリコンかタングステン等の金属等のゲート材料をドレイン側選択ゲート絶縁層14a及びソース側選択ゲート絶縁層14bにそれぞれ堆積させることにより、ドレイン側選択ゲート絶縁層14a及びソース側選択ゲート絶縁層14bに囲まれた領域内に、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGをそれぞれ形成する。
そして、マスク層27の上や絶縁層19の上に堆積したドレイン側選択ゲート絶縁層14a及びソース側選択ゲート絶縁層14bの絶縁材料等や、ゲート材料を表面研磨により除去し、マスク層27を露出させる。なお、図6及び図22では、マスク層27をこのまま残している構成としているが、当該マスク層27は、表面研磨により除去することが好ましい。
このようにして、メモリゲート電極形成用の孔ER12内に、ドレイン側選択ゲート構造体11aとソース側選択ゲート構造体12aとをそれぞれ形成する。
次いで、フォトリソグラフィ技術、CVD(Chemical Vapor Deposition)等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、ドレイン側形成領域117aに隣接する絶縁層19の領域にドレイン拡散層7及びビット線BLを形成するとともに、ソース側形成領域117cに隣接する絶縁層19の領域にソース拡散層6及びソース線SLを形成する。この際、ドレイン拡散層7及びビット線BLと、ソース拡散層6及びソース線SLとは、図22の22Aに示すように、半導体層17が形成されている層にそれぞれ形成される。また、ドレイン拡散層7及びビット線BLが形成された上層と下層との間や、ソース拡散層6及びソース線SLが形成された上層と下層との間には、それぞれ絶縁層19が形成される。以上のようにして、図6に示すようなメモリセルCbを形成することができる。
(1-10)作用及び効果
以上の構成において、メモリセルCは、基板20の表面の面方向に延設された並走するドレイン拡散層7とソース拡散層6との間の領域に、基板20の上に絶縁層19を介して立設された柱状のメモリゲート電極MGを設け、ドレイン拡散層7とメモリゲート電極MGとの間の領域に、基板20の上に絶縁層19を介して立設された柱状のドレイン側選択ゲート電極DGを設け、ソース拡散層6とメモリゲート電極MGとの間の領域に、基板20の上に絶縁層19を介して立設された柱状のソース側選択ゲート電極SGを設けるようにした。
また、メモリゲート電極MGの側面には、電荷蓄積層15bを含む多層絶縁層15を設け、ドレイン側選択ゲート電極DGの側面にはドレイン側選択ゲート絶縁層14aを設け、ソース側選択ゲート電極SGの側面にはソース側選択ゲート絶縁層14bを設けるようにした。
さらに、メモリセルCでは、並走するドレイン拡散層7とソース拡散層6との間の領域に半導体層17を設け、かつ、ドレイン側選択ゲート絶縁層14aの側面と、ソース側選択ゲート絶縁層14bの側面と、多層絶縁層15の側面と、ドレイン拡散層7の側面と、ソース拡散層6の側面と、にそれぞれ半導体層17が接するように配置した。
このようにして、本実施形態では、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTを直列接続させたメモリセルCについて3次元構造を実現し、当該メモリセルCを3次元構造としたことで、2次元的なスケーリングによる制約を受けることなく、メモリセルCの集積化及び小型化を図ることができる。
また、本実施形態に係るメモリゲート構造体10は、円柱状のメモリゲート電極MGの側面に周方向に沿って一周に亘って多層絶縁層15が設けられており、半導体層17と接する多層絶縁層15の側面に角部がなく、側面が滑らかに湾曲した形状を有する。また、ドレイン側選択ゲート構造体11も、円柱状のドレイン側選択ゲート電極DGの側面に周方向に沿って一周に亘ってドレイン側選択ゲート絶縁層14aが設けられており、半導体層17と接するドレイン側選択ゲート絶縁層14aの側面に角部がなく、側面が滑らかに湾曲した形状を有する。さらに、ソース側選択ゲート構造体12も、円柱状のソース側選択ゲート電極SGの側面に周方向に沿って一周に亘ってソース側選択ゲート絶縁層14bが設けられており、半導体層17と接するソース側選択ゲート絶縁層14bの側面に角部がなく、側面が滑らかに湾曲した形状を有する。
ところで、一般的な2次元構造のメモリセルでは、ゲート電極がプレーナゲート型構造からなり、データの書き込み動作時等に、ゲート電極の角部に電界が集中するため、ディスターブ耐性が低くなる恐れがある。
これに対して、本実施形態に係るメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12には、上述したように、半導体層17と接する側面に角部がなく、側面が滑らかな湾曲状に形成されていることから電界が集中する箇所がなく、その分、従来のプレーナゲート型構造に比してディスターブ耐性を向上させることができる。
(1-11)他の実施形態
なお、本発明は上述した実施形態に限定されるものでなく、例えば、単層の絶縁材料のみからなるドレイン側選択ゲート絶縁層14a及びソース側選択ゲート絶縁層14bに変えて、多層絶縁層15と同様に、電荷蓄積層を含む多層構造のドレイン側選択ゲート絶縁層14a及びソース側選択ゲート絶縁層14bを適用してもよい。
この場合、例えば、図18及び図19に示したように、メモリゲート構造体10aを製造する工程で、同時にドレイン側選択ゲート構造体11a及びソース側選択ゲート構造体12aを製造すればよい。具体的には、メモリゲート電極形成用の孔ER2を形成する際に、選択ゲート電極形成用の孔ER8を形成し、多層絶縁層15の形成工程で、多層絶縁層15と同じ構成のドレイン側選択ゲート絶縁層とソース側選択絶縁層とを多層絶縁層15と同時に製造し、メモリゲート電極MGの形成工程で、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとをメモリゲート電極MGと同時に形成すればよい。
また、本実施形態では、柱状のメモリゲート電極、ドレイン側選択ゲート電極及びソース側選択ゲート電極として、円柱状のメモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGを適用したが、本発明はこれに限らず、例えば、四角柱状、多角柱状等の種々の形状でなる柱状のメモリゲート電極、ドレイン側選択ゲート電極及びソース側選択ゲート電極を適用してもよい。なお、この場合、多層絶縁層、ドレイン側選択ゲート絶縁層及びソース側選択ゲート絶縁層は、メモリゲート電極、ドレイン側選択ゲート電極及びソース側選択ゲート電極の各側面形状に沿って一周に亘って形成される。
また、本実施形態では、ドレイン側選択ゲート絶縁層とソース側選択ゲート絶縁層と多層絶縁層とドレイン拡散層とソース拡散層との各側面に半導体層がそれぞれ接する構成として、例えば、図2に示すように、ドレイン拡散層7とドレイン側選択ゲート絶縁層14aとの間にも半導体層17を設け、ソース拡散層6とソース側選択ゲート絶縁層14bとの間にも半導体層17を設けた構成としたが、本発明はこれに限らない。例えば、ドレイン拡散層7とドレイン側選択ゲート絶縁層14aとの間に半導体層17を設けずに、ドレイン拡散層7の側面とドレイン側選択ゲート絶縁層14aの側面とが接するようにしたり、ソース拡散層6とソース側選択ゲート絶縁層14bとの間に半導体層17を設けずに、ソース拡散層6の側面とソース側選択ゲート絶縁層14bの側面とが接するような構成としてもよい。
また、本実施形態では、複数のメモリセルを複数の行、複数の列及び複数の階層に配置しているが、本発明はこれに限らず、行数、列数及び階層数は1以上であればよく、例えば1行複数列複数階層、複数行1列1階層、としてもよい。
(1-12)ドレイン側選択トランジスタ及びソース側選択トランジスタの間に複数のメモリトランジスタを設けた、他の実施形態に係るメモリセルについて
(1-12-1)不揮発性半導体記憶装置の構成
また、上述した実施形態においては、対となるドレイン側選択トランジスタDT及びソース側選択トランジスタSTの間に、1つのメモリトランジスタMTを設けたメモリセルCを設けるようにした場合について述べたが、本発明はこれに限らず、対となるドレイン側選択トランジスタDT及びソース側選択トランジスタSTの間に、複数のメモリトランジスタを直列に設けたメモリセルを設けるようにしてもよい。
ここで、図23は、複数のメモリトランジスタMT11,MT12が直列に設けられたメモリセルChを有する不揮発性半導体記憶装置1hの等価回路の構成を示す回路図である。なお、ここでは、個々のメモリセルを区別する場合には、i及びjをそれぞれ1、2、3、…として、第i行第j列のものをメモリセルChijとして説明し、メモリセルを区別しない場合には、単にメモリセルChとして説明する。
また、この不揮発性半導体記憶装置1hは、実際には、図1に示した不揮発性半導体記憶装置1と同様に、面方向に行列状に配置された複数のメモリセルChが、面方向と直交する垂直方向Zに沿って階層的に配置されたメモリアレイCAhを有する。なお、階層ごとに行列状に配置された複数のメモリセルChの配置構成は、各階層のいずれも同一であるため、図23では、上層の第1階層に配置された複数のメモリセルChの配置構成のみを図示しており、下層に配置された複数のメモリセルChの配置構成は省略している。以下、上層の第1階層に着目して説明する。
図23に示すメモリアレイCAhは、複数のメモリセルChが面方向において4行2列に配置されている例を示す。ここで、図1と同様に、異なる階層及び異なる列に配置された複数のメモリセルChも含め、1つの行方向Y上(面方向と直交して行方向Yに延びる垂直面方向(面方向の法線方向))に配置される複数のメモリセルChの構成を1ページ(図1中、「1page」と表記)と称して説明する。また、第1のメモリトランジスタMT11で第1のワード線WL1を共有し、かつ、第2のメモリトランジスタMT12で第2のワード線WL2を共有している複数のページを1セクタと称して説明する。
なお、図23では、2つのセクタ(i),(j)を設けた例を示しており、一のセクタ(i)には、2つのページ(i,1),(i,2)が設けられ、他のセクタ(j)にも、2つのページ(j,1),(j,2)が設けられている。ここでは、セクタや、セクタ内にそれぞれ設けられたページ、ワード線WL、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGLについて個々を区別する場合には、これらにi,jを表記して説明し、これらを特に区別しない場合には、i,jを表記せずに、単に、セクタ、ページ、ワード線WL、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGLとして説明する。
この場合、ビット線BLは、図1と同様に、メモリアレイCAhの階層ごとにそれぞれ列方向Xに延設されており、階層ごとに同一列に配置された複数のメモリセルChに接続されている。また、ソース線SLは、図1と同様に、メモリアレイCAhの階層ごとにそれぞれビット線BLと並走し列方向Xに延設されており、階層ごとに同一列のメモリセルChに接続されている。すなわち、階層ごとにそれぞれ列方向Xに並ぶ複数のメモリセルChにて一のビット線BL及び一のソース線SLを共有している。
また、ドレイン側選択ゲート線BGL及びソース側選択ゲート線SGLは、行(ページ)ごとにそれぞれ設けられており、異なる階層も含め同一行(同一ページ内)に並ぶ複数のメモリセルChに接続されている。すなわち、異なる階層も含めてそれぞれ行方向Yに並ぶ、ページ内のメモリセルChにて、1つのドレイン側選択ゲート線BGL及び1つのソース側選択ゲート線SGLを共有している。
例えば、セクタ(i)では、一のページ(i,1)内にある複数のメモリセルCh11,Ch12に対して、各ドレイン側選択トランジスタDTのドレイン側選択ゲート電極DGにドレイン側選択ゲート線BGL(i,1)が接続され、各ソース側選択トランジスタSTのソース側選択ゲート電極SGにソース側選択ゲート線SGL(i,1)が接続されている。また、セクタ(i)では、他のページ(i,2)内にある複数のメモリセルCh21,Ch22に対して、各ドレイン側選択トランジスタDTのドレイン側選択ゲート電極DGに他のドレイン側選択ゲート線BGL(i,2)が接続され、各ソース側選択トランジスタSTのソース側選択ゲート電極SGに他のソース側選択ゲート線SGL(i,2)が接続されている。
ワード線WL1(WL2)は、セクタごとに設けられており、異なるページ、異なる階層も含め、同一セクタ内に並ぶ複数のメモリトランジスタMT11(MT12)に接続されている。例えば、セクタ(i)では、異なるページ(i,1),(i,2)、異なる階層も含めて、当該セクタ(i)内に設けられた複数の第1のメモリトランジスタMT11で1つの第1のワード線WL1(i)を共有し、当該セクタ(i)内に設けられた複数の第2のメモリトランジスタMT12で1つの第2のワード線WL2(i)を共有している。
より具体的には、セクタ(i)では、一のページ(i,1)に設けた第1のメモリトランジスタMT11のメモリゲート電極MGと、他のページ(i,2)に設けた第1のメモリトランジスタMT11のメモリゲート電極MGと、第1のワード線WL1(i)と、が接続されている。また、セクタ(i)では、一のページ(i,1)に設けた第2のメモリトランジスタMT12のメモリゲート電極MGと、他のページ(i,2)に設けた第2のメモリトランジスタMT12のメモリゲート電極MGと、第2のワード線WL2(i)と、が接続されている。
このように、メモリアレイCAhでは、1セクタ(i)内に設けられた複数のページ(i,1),(i,2)において、第1のメモリトランジスタMT11で1つの第1のワード線WL1(i)を共有し、第2のメモリトランジスタMT12で1つの第2のワード線WL2(i)を共有していることから、ページ(i,1),(i,2)ごとにワード線WLをそれぞれ個別に設けない分、構成を簡素化することができる。
メモリアレイCAhは、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WL1,WL2が、図示しない下層である第2階層で行方向Yに延在しておらず、上層である第1階層でのみ行方向Yに延在しており、上層に設けたドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL及びワード線WL1,WL2が下層に配置された各メモリセルChにもそれぞれ電気的に接続された構成を有する。
ここで、図23において等価回路で示したメモリセルChの平面視における断面構成については、図2の2Bに示したメモリセルCの構成において、対となるドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の間に、複数のメモリゲート構造体10を直線的に配置させた断面構成となるため、ここでは説明の重複を避けるため詳細な説明は省略する。
また、図23において等価回路で示したメモリセルChの垂直方向Zにおける縦断面構成については、図4に示したメモリセルCの構成において、対となるドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の間に、複数のメモリゲート構造体10を直線的に配置させた縦断面構成となるため、ここでは説明の重複を避けるため詳細な説明は省略する。
また、メモリアレイCAhの複数のメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12については、図6に示すように、メモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGの側面にそれぞれ拡径部30bと縮径部30cを交互に設けて側面を凹凸状に形成するようにしてもよい。
なお、このように、複数のメモリゲート電極MG、ドレイン側選択ゲート電極DG及びソース側選択ゲート電極SGの側面にそれぞれ拡径部30bと縮径部30cが交互に形成されたメモリアレイCAhは、上述した図12~図22に示した製造工程に従って、隣接した複数のメモリゲート構造体10を形成することで製造することができる。
(1-12―2)データの書き込み動作、読み出し動作及び消去動作における電圧の具体的な例
下記の表2に、図23に示す不揮発性半導体記憶装置1hにおけるデータの書き込み動作及び読み出し動作時における電圧の組み合わせの具体的な例(電圧例)を示し、下記の表3に、不揮発性半導体記憶装置1hにおけるセクタ単位のデータの消去動作時における電圧の組み合わせの具体的な例(電圧例)を示す。なお、表2及び表3に示す電圧値の単位は「V」である。
上記の表2及び表3は、説明を簡単にするために、図23に示すように、メモリセルChを列方向X及び行方向Yに行列状に配置させた面方向での構成に着目して各動作について整理している。表2では、図23においてカラムデコーダ2bから列方向Xに延設されたビット線BLに対して電気的に連結されているメモリセルCh群の列を「BL列」と称し、データの書き込み・データの読み出しを行うメモリセルChを含むBL列を「選択BL列」と称し、データの書き込み・データの読み出しを行わないメモリセルChのみを含むBL列を「非選択BL列」と称する。
表2及び表3に示す、VCG1,VCG2,VCG3,VSGS1,VSGS2,VSGS3,VSGD1,VSGD2,VSGD3,VBL,VSLは、上記の表1と同様に、それぞれ各線に印加される電圧を表す符号である。なお、本実施形態では、2つのワード線WL1,WL2を有することから、上記の表1と異なり、ワード線WL1,WL2に印加されるメモリゲート電圧は、VCG1,VCG2,VCG3,の3つで表されている。
また、表2では、データの書き込み・データの読み出しを行うメモリセルChを選択セルと称し、データの書き込み・データの読み出しを行わないメモリセルChを非選択セルと称している。そして、選択セルを含むページを選択ページと称し、非選択セルのみを含むページを非選択ページと称している。
表2に示すデータの書き込み動作(表2中、「書き込み」と表記)の例では、図23のメモリアレイCAhにおいて、1行1列目のメモリセルCh11における第1のメモリトランジスタMT11にデータを書き込むときの電圧を示している。この場合、ページ(i,1)が選択ページとなり、残りのページ(i,2),(j,1),(j,2)が非選択ページとなる。また、図23では、上段のメモリセルCh11,Ch21,Ch31,Ch41群の列が選択BL列となり、下段のメモリセルCh12,Ch22,Ch32,Ch42群の列が非選択BL列となる。
表2に示すデータの読み出し動作(表2中、「読み出し」と表記)の例では、図23のメモリアレイCAhにおいて、1行1列目のメモリセルCh11における第1のメモリトランジスタMT11のデータを読み出すときの電圧を示している。この場合、ページ(i,1)が選択ページとなり、残りのページ(i,2),(j,1),(j,2)が非選択ページとなる。また、図23では、上段のメモリセルCh11,Ch21,Ch31,Ch41群の列が選択BL列となり、下段のメモリセルCh12,Ch22,Ch32,Ch42群の列が非選択BL列となる。
表3では、データの消去を行うセクタに含まれるページを選択ページと称し、データの消去を行わないセクタに含まれるページを非選択ページと称している。表3に示すデータの消去動作の例では、図23のメモリアレイCAhにおいて、セクタ(i)に設けられたメモリセルCh11,Ch12,Ch21,Ch22における各第1のメモリトランジスタMT11のデータを消去するときの電圧を示している。
不揮発性半導体記憶装置1では、上記の表2及び表3のように電圧をそれぞれ印加することによって、上述した第1実施形態と同じ原理で、所定のメモリセルChに対して選択的にデータの書き込み、読み出し及び消去を実行することができる。
(1-12-3)作用及び効果
以上のメモリセルChでは、図2及び図4で示したメモリセルCと同様に、基板20の表面の面方向に延設された並走するドレイン拡散層7とソース拡散層6との間の領域に、基板20の上に絶縁層19を介して、複数の柱状のメモリゲート電極MGを立設するようにした。また、メモリセルChでは、ドレイン拡散層7と一方の側方にあるメモリゲート電極MGとの間の領域に、基板20の上に絶縁層19を介して立設された柱状のドレイン側選択ゲート電極DGを設け、ソース拡散層6と他方の側方にあるメモリゲート電極MGとの間の領域に、基板20の上に絶縁層19を介して立設された柱状のソース側選択ゲート電極SGを設けるようにした。
メモリセルChは、複数のメモリゲート電極MGの各側面には、電荷蓄積層15bを含む多層絶縁層15を設け、ドレイン側選択ゲート電極DGの側面にはドレイン側選択ゲート絶縁層14aを設け、ソース側選択ゲート電極SGの側面にはソース側選択ゲート絶縁層14bを設けるようにした。
さらに、メモリセルChでは、並走するドレイン拡散層7とソース拡散層6との間の領域に半導体層17を設け、かつ、ドレイン側選択ゲート絶縁層14aの側面と、ソース側選択ゲート絶縁層14bの側面と、多層絶縁層15の側面と、ドレイン拡散層7の側面と、ソース拡散層6の側面と、にそれぞれ半導体層17が接するように配置した。
このようにして、この実施形態では、複数のメモリトランジスタMT11,MT12、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTを直列接続させたメモリセルChについて3次元構造を実現し、当該メモリセルChを3次元構造としたことで、2次元的なスケーリングによる制約を受けることなく、メモリセルChの集積化及び小型化を図ることができる。
また、この実施形態に係るメモリセルChでは、ページ単位でワード線WL1,WL2を設けずに、複数のページからなるセクタ単位でワード線WL1,WL2を設けるようにしたことから、その分、ワード線WL1,WL2の数を減らすことができ、構造を簡素化できる。
(2)第2実施形態
(2-1)第2実施形態に係る不揮発性半導体記憶装置の等価回路の構成
図24は、第2実施形態に係る不揮発性半導体記憶装置に設けられているメモリアレイCAcに着目した等価回路の構成を示した概略図である。第2実施形態に係るメモリアレイCAcは、図1に示した第1実施形態に係るメモリアレイCAとはアシストゲート線AGL及びアシストゲート電極AGが設けられている点で相違している。第2実施形態の不揮発性半導体記憶装置は、メモリアレイCAcと、複数のビット線BLと、複数のソース線SLと、複数のドレイン側選択ゲート線BGLと、複数のソース側選択ゲート線SGLと、複数のワード線WLと、アシストゲート線AGLと、を備えている。
アシストゲート線AGLは、列方向Xに延設されたビット線BL及びソース線SLと並走するように列方向Xに延設されており、異なる階層も含め同一列に配置された複数のメモリセルCcに接続されている。すなわち、異なる階層を含め同じ列方向Xに並ぶ複数のメモリセルCcは、一のアシストゲート線AGLを共有している。異なる階層も含め列ごとに設けられた各アシストゲート線AGLは、図示しないカラムデコーダ2bにそれぞれ接続されている。なお、ビット線BL、ソース線SL、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL、及び、ワード線WLについては、第1実施形態と同様の構成で設けられていることから、ここではその説明は省略する。
メモリセルCcは、接続されたビット線BL、ソース線SL、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL、ワード線WL及びアシストゲート線AGLの電圧が、図示しないロウデコーダ2a及びカラムデコーダ2bによって制御されることで、メモリトランジスタMTに対してデータの書き込み、データの消去、データの読み出しが行われる。第2実施形態に係る不揮発性半導体記憶装置におけるデータ書き込み動作、消去動作、及び、読み出し動作についての詳細は後述する。
本実施形態に係るメモリアレイCAcでは、階層ごとに行列状に配置された複数のメモリセルCcの配置構成が、各階層のいずれも同一であるため、ここでは、階層ごとに区別する必要がない場合には、主に、上層の第1階層に配置された複数のメモリセルCcの配置構成に着目して以下説明する。
メモリセルCcは、図1に示した第1実施形態に係るメモリセルCとはアシストゲート電極AGが設けられている点で相違している。メモリセルCcは、いずれも同一の構成であり、それぞれドレイン側選択トランジスタDTとメモリトランジスタMTとソース側選択トランジスタSTとアシストゲート電極AGとを有し、これらドレイン側選択トランジスタDT、メモリトランジスタMT及びソース側選択トランジスタSTが直列接続された構成を有している。メモリセルCcは、ドレイン側選択トランジスタDT、メモリトランジスタMT及びソース側選択トランジスタSTで1つのアシストゲート電極AGを共有している。なお、メモリセルCcの構成の詳細については後述する。
(2-2)メモリセルの構成
次に、メモリセルCcの構成について説明する。図25の25Aは、メモリセルCcの等価回路の構成を示した回路図である。図25の25Aに示すように、メモリセルCcは、後述する電荷蓄積層を有するメモリトランジスタMTの一端にドレイン側選択トランジスタDTの一端が接続され、当該メモリトランジスタMTの他端にソース側選択トランジスタSTの一端が接続される。
また、ドレイン側選択トランジスタDTの他端にはビット線BLが接続され、ソース側選択トランジスタSTの他端にはソース線SLが接続される。さらに、ドレイン側選択ゲート線BGLは、ドレイン側選択トランジスタDTのドレイン側選択ゲート電極DG(図25の25Bにて後述する)に接続され、ソース側選択ゲート線SGLは、ソース側選択トランジスタSTのソース側選択ゲート電極SG(図25の25Bにて後述する)に接続され、ワード線WLは、メモリトランジスタMTのメモリゲート電極MGに接続されている。アシストゲート線AGLは、ドレイン側選択トランジスタDT、メモリトランジスタMT及びソース側選択トランジスタSTで共有するアシストゲート電極AGに接続される。
図25の25Bは、25Aで示したメモリセルCcの平面視における断面構成の一例を示す。メモリセルCcは、列方向Xに並走して延設されたビット線BL及びソース線SLの間の領域に形成されており、ビット線BLに接して列方向Xに延設されたドレイン拡散層7と、ソース線SLと接して列方向Xに延設されたソース拡散層6とを有する。なお、これらソース拡散層6及びドレイン拡散層7は、例えば、多結晶シリコン等で不純物濃度が高濃度のn+型拡散層である。
メモリセルCcには、並走するドレイン拡散層7とソース拡散層6との間の領域に、多結晶シリコン等でなる半導体層17が設けられ、ドレイン拡散層7の側面とソース拡散層6の側面とに半導体層17が接している。また、並走するドレイン拡散層7とソース拡散層6との間に設けられた半導体層17には、半導体層17を貫通するように、メモリゲート構造体10と、ドレイン側選択ゲート構造体11と、ソース側選択ゲート構造体12とが設けられている。
本実施形態に係るメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12は、それぞれ断面円形の柱状に形成されており、ドレイン側選択ゲート構造体11とソース側選択ゲート構造体12との間にメモリゲート構造体10が配置され、これらメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12が直線的に配置されている。なお、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の詳細な構成は、第1実施形態と同様であるため説明を省略する。
本実施形態では、列方向Xに沿って並走するドレイン拡散層7とソース拡散層6との間に、壁状のアシストゲート絶縁層45が行方向Yに並走するように形成されており、並走するアシストゲート絶縁層45の間に、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12を囲う半導体層17が設けられている。このように、並走するアシストゲート絶縁層45は、列方向Xにおいて半導体層17を挟むように形成されている。ここで、アシストゲート絶縁層45は、一端がドレイン拡散層7に接するとともに、他端がソース拡散層6に接し、ドレイン拡散層7とソース拡散層6との間に亘って設けられている。また、アシストゲート絶縁層45は、一方の側面が行方向Yに延びる半導体層17の側面に接し、他方の側面がアシストゲート電極AGの側面に接している。これにより、アシストゲート絶縁層45は、半導体層17とアシストゲート電極AGとを絶縁させ、アシストゲート電極AGと半導体層17とを電気的に分離させる。
アシストゲート電極AGは、壁状に形成されており、列方向Xに沿って並走するドレイン拡散層7とソース拡散層6との間に、行方向Yに並走するように形成されている。並走するアシストゲート電極AGの間に、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12を囲う半導体層17とアシストゲート絶縁層45とが設けられている。ここで、アシストゲート電極AGは、列方向Xにおいて、ドレイン側選択ゲート構造体11とメモリゲート構造体10とソース側選択ゲート構造体12とに対してアシストゲート絶縁層45及び半導体層17を介して対向配置されている。本実施形態では、列方向Xにおいて、半導体層17及びアシストゲート絶縁層45を介在させてソース側選択ゲート電極SGと対向する領域に、アシストゲート電極AGの一端が配置され、半導体層17及びアシストゲート絶縁層45を介在させてドレイン側選択ゲート電極DGと対向する領域に、アシストゲート電極AGの他端が配置されている。アシストゲート電極AGの一端及びソース拡散層6の間と、アシストゲート電極AGの他端及びドレイン拡散層7の間とには、それぞれアシストゲート絶縁層46が形成されている。
これにより、アシストゲート電極AGは、アシストゲート絶縁層46によって、ソース拡散層6及びドレイン拡散層7と絶縁され、ソース拡散層6及びドレイン拡散層7に対して電気的に分離される。また、並走するアシストゲート電極AGには、ソース線SL及びビット線BLに並走するように設けられた1本のアシストゲート線AGLが電気的に接続されている。
図25の25Bにおいて、アシストゲート絶縁層45aは、メモリセルCcと列方向Xに隣接する他のメモリセル(図示せず)の半導体層に接するアシストゲート絶縁層を示す。このアシストゲート絶縁層45aは、上述したアシストゲート絶縁層45と同様の構成を有しており、メモリセルCcと列方向Xに隣接する他のメモリセル(図示せず)の半導体層とアシストゲート電極AGとを絶縁させ、アシストゲート電極AGと当該半導体層とを電気的に分離させる。
なお、本実施形態では、図25の25Bに示すように、平面視において、一方及び他方のアシストゲート電極AGを行方向Yに沿って並走するように配置し、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12を囲う半導体層17とアシストゲート絶縁層45とを、並走するアシストゲート電極AGで挟む構成としたが、本発明はこれに限らない。例えば、平面視において、一方及び他方のアシストゲート電極AGのうち、いずれか1つのアシストゲート電極AGだけを行方向Yに沿って配置し、半導体層17とアシストゲート絶縁層45とをアシストゲート電極AGで挟まない構成としてもよい。
(2-3)メモリアレイの構成
次に、上述したメモリセルCcが行列状に配置されているメモリアレイCAにおいて、複数のメモリセルCcが列方向Xに配置されている箇所の断面構成について説明する。図24では、メモリアレイCAcの等価回路の構成を簡単に説明するために各部の物理的な配置位置については着目せずに等価回路の構成に着目して説明したが、ここでは、メモリセルCcを実際に製造した際の各部の物理的な配置位置について着目して以下説明する。
図26は、平面視において、列方向Xに沿って複数のメモリアレイCAcが配置されている箇所の断面構成を示す断面図である。なお、図26では、図25に示したアシストゲート絶縁層45aを単にアシストゲート絶縁層45としている。
図26では、縦方向が列方向Xを示し、横方向が行方向Yを示しており、例えば、第1階層においてメモリセルCcが3行1列に配置された構成を示している。また、図26では、第1行第1列、第2行第1列及び第3行第1列の各メモリセルCcをそれぞれメモリセルCc11,Cc21,Cc31と示す。図26では、メモリセルCc11とメモリセルCc21との間に配置される一方のアシストゲート電極AGをアシストゲート電極AG11と示し、メモリセルCc21とメモリセルCc31との間に配置される他方のアシストゲート電極AGをアシストゲート電極AG21と示す。
図24はメモリアレイCAcの等価回路の構成に着目した回路図であり、一方、図26はメモリアレイCAcを製造したときの各部の配置の一例を示したものである。図26では、メモリアレイCAcの行列状に並ぶメモリセルCcのうち、第1列目に並ぶメモリセルCc11,Cc21,Cc31及びアシストゲート電極AG11,AG21を示している。なお、図26では図示を省略するが、第1実施形態と同様に、第1列目に並ぶメモリセルCc11,Cc21,Cc31及びアシストゲート電極AG11,AG21と、図示しない第2列目に並ぶメモリセルCc12,Cc22,Cc32及びアシストゲート電極AG12,AG22とが、左右対称に形成され、第1列目のビット線BLと図示しない第2列目のビット線BLとが絶縁層19を介して隣接して配置される(図3参照)。
ここで、第2実施形態は、ソース線SLの側面に接したソース拡散層6と、ビット線BLの側面に接したドレイン拡散層7との間にアシストゲート電極AG11,AG21が設けられている点と、アシストゲート線AGL1がアシストゲート電極AG11,AG21に電気的に接続されている点とが、上述した第1実施形態と相違する。以下、第1実施形態と同一構成については説明を省略し、主に第1実施形態との相違点に着目して説明する。
列方向Xに沿って並走するソース拡散層6及びドレイン拡散層7間の領域に、同じく列方向Xに沿ってメモリセルCc11,Cc21,Cc31が配置され、メモリセルCc11,Cc21の間にアシストゲート電極AG11が形成されているとともに、メモリセルCc21,Cc31の間にアシストゲート電極AG21が形成されている。ここでは、アシストゲート電極AG11,AG21の側面が、平面視で断面円形状のメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の各側面の外形に沿って曲線状に形成されていることで、アシストゲート電極AG11,AG21の側面に凸形状がある分、アシストゲート電極AG11,AG21の形成領域を大きくすることができる。
また、アシストゲート電極AG11,AG21は、アシストゲート絶縁層45を介して、半導体層17の側面の凹部に沿った形状に形成されるため、アシストゲート電極AG11,AG21に印加される電圧によって生じる電界を、半導体層17に対して略均一にかけることができる。
また、各メモリセルCc11,Cc21,Cc31の半導体層17の側面は、それぞれソース拡散層6及びドレイン拡散層7の側面に接している。これにより、これら同じ列のメモリセルCc11,Cc21,Cc31は、ソース線SL、ビット線BL、ソース拡散層6及びドレイン拡散層7を共有している。
また、各メモリセルCc11,Cc21,Cc31の半導体層17とアシストゲート電極AG11,AG21との間にはそれぞれアシストゲート絶縁層45が設けられている。さらに、アシストゲート電極AG11,AG21及びソース拡散層6の間と、アシストゲート電極AG11,AG21及びドレイン拡散層7の間とにはそれぞれアシストゲート絶縁層46が設けられている。これにより、アシストゲート電極AG11,AG21は、アシストゲート絶縁層45によって半導体層17から電気的に分離されるとともに、アシストゲート絶縁層46によってソース拡散層6及びドレイン拡散層7から電気的に分離される。
なお、第2実施形態では、第1実施形態と同様に、ドレイン側選択ゲート線BGL1,BGL2,BGL3、ソース側選択ゲート線SGL1,SGL2,SGL3及びワード線WL1,WL2が行方向Yに延設されている他、アシストゲート線AGL1が列方向Xに延設されている。アシストゲート線AGL1は、同じ列に配置された第1列目のアシストゲート電極AG11,AG21に接続され、同じ列のアシストゲート電極AG11,AG21で共有されている。
ここで、図27の27Aは、図26のJ-J´部分の断面構成を示し、図27の27Bは、図26のK-K´部分の断面構成を示す。図27の27Aは、第1行目の各階層のメモリセルCc111,Cc112,Cc113,…,Cc11kで共有するメモリゲート構造体10と、第2行目の各階層のメモリセルC121,C122,C123,…,C12kで共有するメモリゲート構造体10と、アシストゲート電極AG11,AG21とが配置された位置について垂直方向Zにおける縦断面構成を示すものである。図27の27Bは、列方向Xに並ぶ第2行目のメモリセルCc21と第3行目のメモリセルCc31との間に配置されているアシストゲート電極AG21の垂直方向Zにおける縦断面構成を示すものである。
図27の27Aに示すように、基板20の上には、第1実施形態と同様に、柱状のメモリゲート構造体10が層間絶縁膜としての絶縁層19を介して立設され、例えば、垂直方向Zに並ぶ第1階層から第k階層のメモリセルCc111,Cc112,Cc113,…,Cc11kがメモリゲート構造体10に沿って所定間隔を設けて形成されている。第2実施形態においても、第1実施形態と同様に、垂直方向Zに並ぶ複数のメモリセルCc111,Cc112,Cc113,…,Cc11kで1つのメモリゲート構造体10を共有している。なお、図示しないドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12も、図4に示した第1実施形態と同様の構成を有しており、垂直方向Zに並ぶ複数のメモリセルCc111,Cc112,Cc113,…,Cc11kで共有されている。これらドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の縦断面構成については、第1実施形態の同様であるため、ここでは説明を省略する。
アシストゲート電極AG11,AG21は、図27の27A及び27Bに示すように、それぞれ基板20の表面に対して垂直方向Zに延設されているとともに、行方向Yにも延設され、壁状に形成されている。また、アシストゲート電極AG11,AG21の側面及び底面にはアシストゲート絶縁層45が形成されている。この場合、アシストゲート電極AG11は、垂直方向Zに並ぶ第1行目の各階層のメモリセルCc121,Cc122,Cc123,…,Cc12kと、同じく垂直方向Zに並ぶ第2行目の各階層のメモリセルCc211,Cc212,Cc213,…,Cc21kとを隔てるように垂直方向Zに延設されている。これにより、第1行目の各階層のメモリセルCc121,Cc122,Cc123,…,Cc12kと第2行目の各階層のメモリセルCc211,Cc212,Cc213,…,Cc21kでは、1つのアシストゲート電極AG11を共有している。アシストゲート電極AG11,AG21には、上端部にコンタクト18を介してアシストゲート線AGL1が接続されており、アシストゲート線AGL1を介して同じ電圧が一律に印加される。
ここで、図27の27Bに示すように、アシストゲート電極AG21の行方向Yの両端部にそれぞれ形成されたアシストゲート絶縁層46は、上記のように垂直方向Zに延びており、列方向X(図26)に延設された各階層のソース拡散層6の側面及びドレイン拡散層7の側面にそれぞれ接している。このように、アシストゲート電極AG21は、アシストゲート絶縁層46によって、各階層にそれぞれ設けられたソース拡散層6及びドレイン拡散層7から電気的に分離されている。
(2-4)メモリセルの他の実施形態の構成
上述した第2実施形態においては、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の湾曲した側面に沿って側面が一部湾曲した形状となっているアシストゲート電極AGを適用した場合について述べたが、本発明はこれに限らず、種々の形状のアシストゲート電極を適用してもよい。図28は、他の例のアシストゲート電極AGaを設けたメモリセルCdの平面視における断面図である。この例では、アシストゲート電極AGaが平面視で断面長方形状に形成されている。以下、図25の25Bに示したメモリセルCcの構成と同じ構成については説明を省略し、図25の25Bと異なる点に着目して説明する。
この場合、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12を囲う半導体層17の平面視における外形が断面長方形状に形成されており、行方向Yに沿って直線的に延びる半導体層17の側面に沿ってアシストゲート絶縁層45が形成されている。アシストゲート絶縁層45の側面には、平面視において断面長方形状で長手方向が行方向Yに延びるアシストゲート電極AGaが設けられている。また、アシストゲート電極AGaにおける行方向Yの一方の端部(側面)及びソース拡散層6の間と、アシストゲート電極AGaにおける行方向Yの他方の端部(側面)及びドレイン拡散層7の間とに、それぞれ平面視で断面が四辺形状のアシストゲート絶縁層46が設けられる。
(2-5)データの書き込み動作
次に、図25に示したメモリセルCcにおけるデータの書き込み動作について説明する。図25に示すメモリセルCcにデータを書き込む場合には、例えば、1Vのソース電圧VSLをソース線SLに印加し、ソース側選択トランジスタSTの閾値電圧Vtより小さいソース側ゲート電圧VSGSをソース側選択ゲート電極SGに印加して、ソース側選択トランジスタSTをオフ状態にする。
また、この際、書き込みによりビット線BLに0Vの書き込み用のビット電圧VBL(以下、書き込み選択ビット電圧とも称する)を印加し、ドレイン側選択トランジスタDTの閾値電圧Vtより大きいドレイン側ゲート電圧VSGDをドレイン側選択ゲート電極DGに印加して、ドレイン側選択トランジスタDTをオン状態する。
さらに、例えば、10Vの高電圧の書き込み用のメモリゲート電圧VCG0(書き込み選択メモリゲート電圧)をメモリゲート電極MGに印加することにより、メモリセルCcでは、図25の25Bに示すようにメモリゲート構造体10の外周近傍の半導体層17が書き込み選択ビット電圧VBL0と同電位になる。これにより、メモリセルCcでは、メモリゲート構造体10の多層絶縁層15に含まれる電荷蓄積層15bに、半導体層17及び/又はメモリゲート電極MGから電荷が移動し、データが書き込まれた状態となる。
なお、第2実施形態においても、上述した第1実施形態と同様に、電荷蓄積層15bを含む多層絶縁層15において、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも大きければ(すなわち、ta>tc)、第2メモリゲート絶縁層15cの外周周辺の半導体層17から電荷蓄積層15bに電荷が移動し、一方、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも小さければ(すなわち、ta<tc)、メモリゲート電極MGから電荷蓄積層15bに電荷が移動する。
次に、図29の29Aに示すように、上層の第1階層に2つのメモリセルCc1,Cc2が列方向Xに沿って配置され、第1階層の下層に2つのメモリセルCc3,Cc4が同じく列方向Xに沿って配置され、垂直方向Zに配置されるメモリセルCc1,Cc3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルCc2,Cc4で他の1ページを構成するメモリアレイCAcを一例に、このメモリアレイCAcにおけるデータの書き込み動作について説明する。
ここでは、メモリセルCc1,Cc2,Cc3,Cc4のうちメモリセルCc1を選択メモリセルCc1としてデータを書き込む場合について説明する。この場合、データを書き込む選択メモリセルCc1を含むページを書き込み選択ページとし、データを書き込まない非選択メモリセルCc2,Cc4のみで構成されるページを書き込み非選択ページとする。
なお、メモリトランジスタMT1,MT2,MT3,MT4や、ドレイン側選択トランジスタDT1,DT2,DT3,DT4、ソース側選択トランジスタST1,ST2,ST3,ST4について特に区別しない場合には、単に、メモリトランジスタMT、ドレイン側選択トランジスタDT、ソース側選択トランジスタSTと表記する。
また、この際のメモリアレイCAcにおける各部の電圧の例を、図29の29Bに示す。メモリセルCc1,Cc2,Cc3,Cc4に接続されているアシストゲート線AGLにはアシストゲート電圧VAssist(例えば、0~6Vの正の電圧)を印加する。これにより、メモリセルCc1,Cc2,Cc3,Cc4の半導体層17に所定の電圧が印加される。
また、メモリアレイCAcでは、選択メモリセルCc1に接続されている選択ビット線となるビット線BL1に書き込み選択ビット電圧VBL1(例えば、0~1.5Vの低電圧)を印加する。選択メモリセルCc1に接続されているドレイン側選択ゲート線BGL1には、ドレイン側選択トランジスタDT1の閾値電圧Vt(正の値が好ましい。Vt(DT)とも表記する)よりも高い書き込み選択ドレイン側ゲート電圧VSGD1を印加する。これにより、選択メモリセルCc1では、ドレイン側選択トランジスタDT1がオン状態となり、書き込み選択ビット電圧VBL1がメモリトランジスタMT1に伝わる。
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルCc3では、選択メモリセルCc1と共有する、ドレイン側選択ゲート線BGL1からドレイン側選択トランジスタDT3のドレイン側選択ゲート電極DGに選択メモリセルCc1と同じ電圧が印加されるものの、非選択ビット線となるビット線BL2に書き込み非選択ビット電圧VBL2が印加されることにより、ドレイン側選択トランジスタDT3がオフ状態となる。
また、メモリアレイCAcでは、ソース線SLに正の電圧(例えば、1~2V)を一律に印加する。選択メモリセルCc1に接続されているソース側選択ゲート線SGL1には、ソース側選択トランジスタST1の閾値電圧Vt(正の値が好ましい。Vt(ST)とも表記する)よりも低い書き込み選択ソース側ゲート電圧VSGS1を印加する。これにより、選択メモリセルCc1では、ソース側選択トランジスタST1がオフ状態となる。
また、選択メモリセルCc1に接続されているワード線WL1に、書き込み選択メモリゲート電圧VCG1(例えば、7~15Vの高電圧)を印加する。これにより、選択メモリセルCc1では、ワード線WL1の書き込み選択メモリゲート電圧VCG1により、メモリゲート電極MGの電位が高電位となり、第1実施形態と同様に、例えばta(第1メモリゲート絶縁層15aの面方向における距離)>tc(第2メモリゲート絶縁層15cの面方向における距離)の場合、半導体層17から電荷蓄積層15bに電子が移動するか、電荷蓄積層15bから半導体層17に正孔が移動し、データが書き込まれた状態となる。これにより、選択メモリセルCc1のメモリトランジスタMT1の閾値電圧は高くなる。一方、ta<tcの場合には、電荷蓄積層15bからメモリゲート電極MGに電子が抜けるか、メモリゲート電極MGから電荷蓄積層15bに正孔が移動する。これにより、選択メモリセルCc1のメモリトランジスタMT1の閾値電圧は低くなる。
この際、選択メモリセルCc1に接続されていない非選択ビット線となる他のビット線BL2には、書き込み非選択ビット電圧VBL2を印加する。書き込み非選択ビット電圧VBL2は、正の電圧(例えば、1.5~3V)であることが望ましい。
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルCc3では、選択メモリセルCc1と共有する、ドレイン側選択ゲート線BGL1からドレイン側選択トランジスタDT3のドレイン側選択ゲート電極DGに選択メモリセルCc1と同じ電圧が印加されるものの、非選択ビット線となるビット線BL2に書き込み非選択ビット電圧VBL2が印加されることにより、ドレイン側選択トランジスタDT3がオフ状態となる。
書き込み選択ページでは、非選択メモリセルCc3が選択メモリセルCc1とドレイン側選択ゲート線BGL1、ワード線WL1及びソース側選択ゲート線SGL1を共有しているものの、非選択メモリセルCc3のドレイン側選択トランジスタDT3及びソース側選択トランジスタST3がオフ状態になる。よって、非選択メモリセルCc3では、ワード線WL1からメモリゲート電極MGに書き込み選択メモリゲート電圧VCG1(例えば、7~15Vの高電圧)が印加されても、メモリトランジスタMT3周辺の半導体層17の電位が上昇していることから、書き込み選択メモリゲート電圧VCG1との電位差が小さくなる。そのため、非選択メモリセルCc3では、メモリトランジスタMT3の電荷蓄積層15bにトンネル電流が流れ込むことがなく、電荷蓄積層15bへの電荷の移動を阻止し、データの書き込みを防止できる。
なお、図29の29Aには、書き込み選択ページにおいて他の列に配置されている非選択メモリセル(すなわち、メモリセルCc1,Cc3に対して紙面奥側又は紙面手前側に配置されたメモリセル)については図示していないが、非選択メモリセルの場合には、選択メモリセルCc1とドレイン側選択ゲート線BGL1、ワード線WL1及びソース側選択ゲート線SGL1を共有するものの、上記の非選択メモリセルCc3と同様に、ビット線BL2及びソース線SL2と同じ電圧を、各ビット線BL及びソース線SLにそれぞれ印加することにより、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTをオフ状態としてデータの書き込みを防止できる。また、上記と同様に、この際、これら非選択メモリセルにおいてもアシストゲート線AGLからアシストゲート電圧VAssistが印加されているため、ワード線WL1近傍の半導体層17の電位はアシストゲート電圧VAssistによっても変化する。アシストゲート電圧VAssistを上昇させると半導体層17の電位は上昇し、半導体層17の電位とワード線WL1との電位差が減少する。これにより、より効果的にデータの書き込みを防止できる。
次に、非選択メモリセルCc2,Cc4のみで構成された書き込み非選択ページについて説明する。この場合、各非選択メモリセルCc2,Cc4に接続されたビット線BL1,BL2及びソース線SL1,SL2は、上記の書き込み選択ページ内のメモリセルCc1,Cc3と共有していることから、ここではその説明は省略し、ドレイン側選択ゲート線BGL2、ワード線WL2及びソース側選択ゲート線SGL2について説明する。
書き込み非選択ページでは、ドレイン側選択ゲート線BGL2、ワード線WL2及びソース側選択ゲート線SGL2に、低電位(例えば、0V)の、書き込み非選択ドレイン側ゲート電圧VSGD2、書き込み非選択メモリゲート電圧VCG2及び書き込み非選択ソース側ゲート電圧VSGS2をそれぞれ印加する。これにより、書き込み非選択ページの各非選択メモリセルCc2,Cc4は、メモリトランジスタMT2,MT4の両端において、ドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4がそれぞれオフ状態になるため、メモリトランジスタMT2,MT4の電荷蓄積層15bにトンネル電流が流れ込むことがなく、電荷蓄積層15bへの電荷の移動を阻止し得、データの書き込みを防止できる。
またこれに加えて、上記と同様に、この際、書き込み非選択ページの非選択メモリセルCc2,Cc4にも、アシストゲート線AGLから正のアシストゲート電圧VAssistが印加されることにより、ドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4のゲート近傍の半導体層17の電位が上昇した状態となる。このため、非選択ページでも、これらドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4を確実にオフ状態とすることができる。なお、非選択メモリセルCc2,Cc3,Cc4の各メモリトランジスタMTでは、電荷蓄積層15bへの電荷の移動が阻止されることから閾値電圧は変化しない。
このようにして、メモリアレイCAcでは、非選択メモリセルCc2,Cc3,Cc4へのデータの書き込みを阻止し、選択メモリセルCc1にだけデータを書き込むことができる。
(2-6)データの消去動作
次に、図25に示したメモリセルCcにおけるデータの消去動作について説明する。図25のメモリセルCcでデータを消去する場合には、例えば、正の高電圧(例えば、7~12V)のソース電圧VSLをソース線SLに印加し、ビット電圧VBLと同一の消去選択ソース側ゲート電圧VSGSを、ソース側選択トランジスタSTのソース側選択ゲート電極SGに接続されているソース側選択ゲート線SGLに印加する。
また、同様に、正の高電圧(例えば、7~12V)のビット電圧VBLをビット線BLに印加し、ビット電圧VBLと同一の消去選択ドレイン側ゲート電圧VSGDを、ドレイン側選択トランジスタDTのドレイン側選択ゲート電極DGに接続されているドレイン側選択ゲート線BGLに印加する。これにより、ソース側選択トランジスタSTのドレイン側の半導体層17の電位はVSGS-Vtとなる。同じく、ドレイン側選択トランジスタDTのドレイン側の半導体層17の電位もVSGD-Vtとなる。
さらに、正の高電圧(例えば、7~12V)のアシストゲート電圧VAssistをアシストゲート線AGLに印加する。これにより、アシストゲート電極AG近傍の半導体層17の電位は上がり、メモリトランジスタMTの半導体層17近傍で略均一となる。
さらに、メモリトランジスタMTのメモリゲート電極MGに接続されているワード線WLには、負電圧~0V(例えば、-5~0V)の消去選択メモリゲート電圧VCG1を印加する。これにより、メモリトランジスタMTのメモリゲート電極MGと半導体層17との間に電位差が生じ、電荷蓄積層15b内から電荷が移動し、データが消去された状態となる。この際、第2実施形態では、アシストゲート電圧VAssistによって半導体層17の電位が上がっているため、負のメモリゲート電極MGの電位との差が大きくなり、電荷蓄積層15b内の電子がより高速に移動する。
なお、第2実施形態においても、上述した第1実施形態と同様に、電荷蓄積層15bを含む多層絶縁層15において、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも大きければ(すなわち、ta>tc)、データの消去動作時、電荷蓄積層15b内から半導体層17に向けて電子が移動するか、又は、半導体層17から電荷蓄積層15bに正孔が移動する。これにより、メモリトランジスタMTの閾値が下がる。一方、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも小さければ(すなわち、ta<tc)、電荷蓄積層15b内からメモリゲート電極MGに向けて電子が移動するか、又は、メモリゲート電極MGから電荷蓄積層15bに正孔が移動する。これにより、メモリトランジスタMTの閾値が上がる。
次に、上述した「(2-4)データの書き込み動作」と同様、図30の30Aに示すように、垂直方向Zに配置されるメモリセルCc1,Cc3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルCc2,Cc4で他の1ページを構成するメモリアレイCAcを一例に、このメモリアレイCAcにおけるデータの消去動作について説明する。
ここでは、ページ単位でデータの消去を行い、メモリセルCc1,Cc3で構成するページについてデータを消去し、メモリセルCc2,Cc4で構成するページについてはデータを消去しない場合について説明する。この場合、データを消去するページを消去選択ページとし、データが消去されない非選択メモリセルCc2,Cc4のみで構成されるページを書き込み非選択ページとする。なお、メモリセルCc1,Cc2,Cc3,Cc4のドレイン側選択トランジスタDT及びソース側選択トランジスタSTの閾値電圧Vtは正の値であることが望ましい。
また、この際のメモリアレイCAcにおける各部の電圧の例を、図30の30Bに示す。メモリセルCc1,Cc2,Cc3,Cc4に接続されているアシストゲート線AGLには、正の高電圧(例えば、7~12V)のアシストゲート電圧VAssistを印加する。これにより、メモリセルCc1,Cc2,Cc3,Cc4の半導体層17に所定の電圧が印加される。
また、メモリアレイCAcでは、消去選択ページ及び消去非選択ページで共有する、ビット線BL1,BL2に消去ビット電圧VBL(例えば、7~12Vの高電圧)を印加し、ソース線SL1,SL2に消去ビット電圧VBL(例えば、7~12Vの高電圧)と同じ電圧のソース電圧VSLを印加する。
消去選択ページでは、例えば、消去ビット電圧VBLと同じ7~12Vの高電圧の消去選択ドレイン側ゲート電圧VSGD1をドレイン側選択ゲート線BGL1に印加し、同じく、消去ビット電圧VBLと同じ7~12Vの高電圧の消去選択ソース側ゲート電圧VSGS1をソース側選択ゲート線SGL1に印加する。また、消去選択ページでは、負電圧~0V(例えば、-5~0V)の消去選択メモリゲート電圧VCG1をワード線WL1に印加する。これにより、消去選択ページでは、各メモリセルCc1,Cc3において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に電位差が生じ、電荷蓄積層15b内から電荷が移動し、データが消去される。
なお、図30の30Cは、他の実施形態に係るデータの消去動作における各部の電圧の例を示す。この場合、メモリセルCc1,Cc2,Cc3,Cc4に接続されているアシストゲート線AGLには、正の高電圧(例えば、5~10V)のアシストゲート電圧VAssistを印加する。これにより、メモリセルCc1,Cc2,Cc3,Cc4の半導体層17に所定の電圧が印加される。
この場合も、メモリアレイCAcでは、消去選択ページ及び消去非選択ページで共有する、ビット線BL1,BL2に消去ビット電圧VBL(例えば、7~12Vの高電圧)を印加し、ソース線SL1,SL2に消去ビット電圧VBL(例えば、7~12Vの高電圧)と同じ電圧のソース電圧VSLを印加する。
消去選択ページでは、例えば、4~9Vの正の消去選択ドレイン側ゲート電圧VSGD1をドレイン側選択ゲート線BGL1に印加し、同じく、4~9Vの正の消去選択ソース側ゲート電圧VSGS1をソース側選択ゲート線SGL1に印加する。これにより、消去選択ページでは、各メモリセルCc1,Cc3において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に電位差が生じ、電荷蓄積層15b内から電荷が移動し、データが消去される。
消去非選択ページでは、ビット線BL1,BL2と同じ消去ビット電圧VBL(例えば、7~12Vの高電圧)を、消去非選択ドレイン側ゲート電圧VSGD2、消去非選択ソース側ゲート電圧VSGS2及び消去非選択メモリゲート電圧VCG2として、ドレイン側選択ゲート線BGL2、ソース側選択ゲート線SGL2及びワード線WL2に印加する。これにより、消去非選択ページでは、各メモリセルCc2,Cc4において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に電位差が生じず、電荷蓄積層15b内から電荷が移動することがなく、データが消去されることを阻止できる。
第2実施形態では、データの消去動作時、メモリセルCc1,Cc2,Cc3,Cc4に正のアシストゲート電圧VAssistを印加することにより、メモリゲート電極MG近傍の半導体層17の電位が高くなる。このため、消去非選択メモリゲート電圧VCG2との電位差が小さくなり、アシストゲート電圧VAssistが印加されていない場合と比較して、より効果的にデータの消去を抑制することができる。
なお、上述した実施形態では、ページ単位でデータを消去する場合について説明したが、本発明はこれに限らず、全てのページを消去選択ページとして、メモリアレイCAcを構成する全てのメモリセルCcのデータを一括して消去するようにしてもよい。
(2-7)データの読み出し動作
次に、メモリアレイCAcにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「(2-4)データの書き込み動作」と同様、図31の31Aに示すように、垂直方向Zに配置されるメモリセルCc1,Cc3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルCc2,Cc4で他の1ページを構成するメモリアレイCAcを一例に、このメモリアレイCAcにおけるデータの読み出し動作について説明する。
ここでは、メモリセルCc1,Cc2,Cc3,Cc4のうち、例えば、メモリセルCc1,Cc3を選択メモリセルCc1,Cc3としてデータを読み出す場合について説明する。この場合、データを読み出す選択メモリセルCc1,Cc3を含むページを読み出し選択ページとし、データを読み出さない非選択メモリセルCc2,Cc4のみで構成されるページを読み出し非選択ページとする。
また、この際のメモリアレイCAcにおける各部の電圧の例を、図31の31Bに示す。この場合、メモリセルCc1,Cc2,Cc3,Cc4に接続されているアシストゲート線AGLには、低電圧(例えば、0V)のアシストゲート電圧VAssistを印加する。メモリアレイCAcでは、読み出し選択ページ及び読み出し非選択ページで共有する、ビット線BL1,BL2にそれぞれ読み出しビット電圧VBL1,VBL2(いずれも同じ正の電圧であり、例えば、1V)を印加し、ソース線SLにそれぞれ読み出しソース電圧VSL(ソース線SLはいずれも同じ電圧であり、例えば、0V)を印加する。
また、読み出し選択ページでは、例えば、ドレイン側選択トランジスタDT1の閾値電圧Vt(DT)よりも高い電圧(例えば、2V)を読み出し選択ドレイン側ゲート電圧VSGD1としてドレイン側選択ゲート線BGL1に印加し、同じく、ソース側選択トランジスタST1の閾値電圧Vt(ST)よりも高い電圧(例えば、2V)を読み出し選択ソース側ゲート電圧VSGS1としてソース側選択ゲート線SGL1に印加する。これにより、選択メモリセルCc1のドレイン側選択トランジスタDT1及びソース側選択トランジスタST1はオン状態になる。このとき、低電圧(例えば、0V)のアシストゲート電圧VAssistを印加することにより、アシストゲート電極AG近傍の半導体層17の電位が下がるため、アシストゲート電極AG近傍でのソース線SL1からビット線BL1へのリーク電流を抑制できる。
さらに、読み出し選択ページでは、例えば、0~6Vの読み出し選択メモリゲート電圧VCG1をワード線WL1に印加する。これにより、選択メモリセルCc1では、メモリトランジスタMT1にデータが書き込まれておらず、メモリトランジスタMT1の閾値電圧Vtが読み出し選択メモリゲート電圧VCG1よりも低ければ、ソース線SL1からビット線BL1に電流が流れ、当該ビット線BL1の電位が変化する。
一方、選択メモリセルCc1のメモリトランジスタMT1にデータが書き込まれており、メモリトランジスタMT1の閾値電圧Vtが読み出し選択メモリゲート電圧VCG1よりも高い場合には、ソース線SL1からビット線BL1に電流が流れず、当該ビット線BL1の電位が変化しない。そして、このようなビット線BL1の電位の変化をカラムデコーダ2b(図1)で検出することにより、選択メモリセルCc1のデータを読み出すことができる。なお、この際、ビット線BL2の電位の変化をカラムデコーダ2b(図1)で検出することにより、読み出し選択ページ内の他の選択メモリセルCc3についても同様にデータを読み出すことができる。
読み出し非選択ページでは、ドレイン側選択トランジスタDT2の閾値電圧Vtよりも低い電圧(例えば、0V)を読み出し非選択ドレイン側ゲート電圧VSGD2としてドレイン側選択ゲート線BGL2に印加し、同じく、ソース側選択トランジスタST2の閾値電圧Vtよりも低い電圧(例えば、0V)を読み出し非選択ソース側ゲート電圧VSGS2としてソース側選択ゲート線SGL2に印加する。
これにより、読み出し非選択ページの各非選択メモリセルCc2,Cc4のドレイン側選択トランジスタDT及びソース側選択トランジスタSTはオフ状態となり、ソース線SL1,SL2からビット線BL1,BL2に電流が流れることはない。以上より、読み出し選択ページの選択メモリセルCc1,Cc3についてのみデータの読み出しが行える。
なお、1つのメモリセルCcで多値のデータを検出する場合には、読み出し選択ページにおける読み出し選択メモリゲート電圧VCG1の値を変えて、それぞれの電圧値のときのビット線BL1の電位の変化を検出することで、メモリトランジスタMTの細かい閾値電圧を検知可能であり、多値のデータを読み出すことも可能である。
なお、図31の31Cは、他の実施形態に係るデータの読み出し動作における各部の電圧の例を示す。この場合も、メモリセルCc1,Cc2,Cc3,Cc4に接続されているアシストゲート線AGLには、低電圧(例えば、0V)のアシストゲート電圧VAssistを印加する。読み出し選択ページでは、読み出し選択メモリゲート電圧VCG1(例えば、0V)を固定電圧をとしてワード線WL1に印加する。この際、選択メモリセルCc1におけるメモリトランジスタMT1の閾値電圧が、読み出し選択メモリゲート電圧VCG1よりも低ければ、ソース線SL1からビット線BL1に電流が流れる。このとき、低電圧(例えば、0V)のアシストゲート電圧VAssistを印加することにより、アシストゲート電極AG近傍の半導体層17の電位が下がるため、アシストゲート電極AG近傍でのソース線SL1からビット線BL1へのリーク電流を抑制できる。
選択メモリセルCc1を介してソース線SL1からビット線BL1に流れるセル電流は、読み出し選択メモリゲート電圧VCG1と、メモリトランジスタMT1,MT3の閾値電圧Vtとの閾値差(VCG1-Vt)の値で決まる。選択メモリセルCc1を介してソース線SL1からビット線BL1に流れるセル電流の大きさをカラムデコーダ2bで検出し、カラムデコーダ2bにおいて、メモリトランジスタMT1,MT3の閾値電圧Vtを判断し、当該メモリトランジスタMT1,MT3にデータが書き込まれているかを判断する。
この場合においても、選択メモリセルCc1を介してソース線SL1からビット線BL1に流れるセル電流の値に応じて、メモリトランジスタMT1,MT3に書き込まれているデータを分別して、多値のデータを読み出すこともできる。なお、読み出し非選択ページについては、上述した図31の31Bと同じであるため、ここではその説明は省略する。
(2-8)データの書き込み動作、消去動作及び読み出し動作における電圧の具体的な例
下記の表4に、上述した第2実施形態のデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例(電圧例)を示す。表4に示す電圧値の単位は「V」である。
また、表4中、「BL列」とは、カラムデコーダ2bから列方向Xに延設されたビット線BLに対して電気的に連結されているメモリセルCc群の列を示す。なお、第2実施形態においても、図1の構成と同様に、カラムデコーダ2bが、図中、紙面奥行方向である行方向Yと垂直方向Zとの2次元に配置構成され、BL列にも、紙面奥行方向である行方向Yと垂直方向Zとの2種類が存在しているため、厳密にはこれらについても規定できるが、表4では、説明を簡単にするために、特に、紙面奥行方向である行方向Y及び垂直方向Zの両者を区別せず、図29の29A、図30の30A及び図31の31Aで示した選択ページと非選択ページとに着目して各動作について整理している。
不揮発性半導体記憶装置1では、上記の表4のように電圧をそれぞれ印加することによって、メモリアレイCAcにおいて、ページ単位で電圧を調整し、所定のメモリセルCcに対して選択的にデータの書き込み、消去及び読み出しを実行することができる。
(2-9)第2実施形態に係るメモリアレイの製造方法
次に、図26に示したアシストゲート電極AGを有する第2実施形態に係るメモリアレイの製造方法について説明する。なお、第2実施形態に係るメモリアレイの製造方法では、上述した第1実施形態の製造方法においてアシストゲート電極AGを製造する工程が追加されるものである。第2実施形態に係るメモリアレイの製造方法では、例えば、第1実施形態の製造方法と同様に、図12~図22に従って、アシストゲート電極AGが形成されていないメモリアレイを製造する。
次いで、例えば、図22の22B及び22Cに示すように、メモリセル形成領域28b,28cの間にアシストゲート電極AGを形成するため、レジスト材料等でなるパターニングされた新たなマスク層(図示せず)を、メモリゲート構造体10a、ドレイン側選択ゲート構造体11a、ソース側選択ゲート構造体12a及び既存のマスク層27等の上に形成する。新たなマスク層には、メモリセル形成領域28b,28cの間にアシストゲート電極AGを形成する予定の領域(以下、アシストゲート電極形成領域と称する)に合わせて開口部が形成されている。
次いで、新たなマスク層をマスクとして、開口部から露出した、層間絶縁膜としての絶縁層19をドライエッチングによって垂直方向Zにエッチングすることにより、絶縁層19にアシストゲート電極形成用の孔を形成する。この際、例えば、図26に示すように、列方向Xに隣接するメモリセルCc11,Cc21,Cc31の各間に、それぞれ絶縁層19をアシストゲート絶縁層45,46として残存させ、アシストゲート電極形成用の孔を形成する。
次に、上記の工程によって形成したアシストゲート絶縁層45,46で囲まれた、アシストゲート電極形成用の孔の内部に、低抵抗多結晶シリコンかタングステン等の金属等のゲート材料を堆積させることによりアシストゲート電極AGを形成する。
なお、図28に示したメモリセルCdの製造方法については、後述する第3実施形態における製造方法を流用できることから、ここではその説明は省略する。
このように、アシストゲート電極AGを有した第2実施形態のメモリセルは、第1実施形態のメモリアレイCAの製造工程に対して、アシストゲート電極AGの形成工程を追加することによって製造することができる。なお、上記した製造工程の順序は上記したものに限定されるものでない。
(2-10)作用及び効果
以上の構成において、第2実施形態でも、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTを直列接続させたメモリセルCcについて3次元構造を実現し、当該メモリセルCcを3次元構造としたことで、2次元的なスケーリングによる制約を受けることなく、メモリセルCcの集積化及び小型化を図ることができる。
これに加えて、第2実施形態に係るメモリセルCcは、アシストゲート電極AGが設けられていることから、ソース拡散層6、ドレイン拡散層7、ソース側選択ゲート電極SG、メモリゲート電極MG、及び、ドレイン側選択ゲート電極DGの電位だけでなく、アシストゲート電極AGの電位によっても半導体層17の電位を定めることができる。
データの書き込み動作時においては、上述のように、正の電圧(例えば1V)のアシストゲート電圧VAssistをアシストゲート電極AGに印加することによって、半導体層17の電位を上昇させることができる。これにより、書き込み選択ページでは、ソース側ゲート電圧VSGS1と半導体層17との電位差が小さくなるため、ソース側選択トランジスタST1,ST3を確実にオフ状態として、リーク電流を抑制することができる。また、書き込み非選択ページにおいても、半導体層17の電位を、ソース側ゲート電圧VSGS2及びドレイン側ゲート電圧VSGD2よりも相対的に高い電位とすることにより、ドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4を確実にオフ状態として、リーク電流を抑制することができる。
一方、データの消去動作時においては、上述のように、正の電圧(例えば7~12V)のアシストゲート電圧VAssistをアシストゲート電極AGに印加することによって、半導体層17の電位を上昇させることができる。これにより、消去選択ページでは、負の電圧(例えば-5~0V)のメモリゲート電圧VCG1と半導体層17の電位との差が大きくなるため、データの消去をより効果的に実行することができる。また、消去非選択ページにおいても、半導体層17の電位を、メモリゲート電圧VCG2よりも相対的に高い電位又は同等の電位(例えば7~12V)とすることにより、メモリゲート電圧VCG2との電位差が小さくなるため、データの消去をより効果的に抑制することができる。
そして、データの読み出し動作時においては、上述のように、定電圧(例えば0V)のアシストゲート電圧VAssistをアシストゲート電極AGに印加することによって、半導体層17の電位を低下させることができる。これにより、半導体層17の電位と、読み出し選択ドレイン側ゲート電圧VSGD1との電位差を、ドレイン側選択トランジスタDT1の閾値電圧Vt(DT)よりも大きい電位差に保つことができる。また、半導体層17の電位と、読み出し選択ソース側ゲート電圧VSGS1との電位差を、ソース側選択トランジスタST1の閾値電圧Vt(ST)よりも大きい電位差に保つことができる。これにより、アシストゲート電極AG近傍でのソース線SL1からビット線BL1へのリーク電流を抑制することができる。
さらに、第2実施形態のメモリセルCcでは、上述のように、アシストゲート電極AGの側面を、平面視で断面円形状のメモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12の各側面の形状に沿って曲面状に形成することで、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12を囲う半導体層17に対して略均一に電界をかけることができる。これにより、半導体層17の電位を、アシストゲート電圧VAssistの電圧に基づいてより正確に制御することができる。
(3)第3実施形態
(3-1)第3実施形態に係る不揮発性半導体記憶装置の等価回路の構成
上述した第2実施形態においては、ドレイン側選択トランジスタDT、メモリトランジスタMT及びソース側選択トランジスタSTで1つのアシストゲート電極AGを共有しているメモリセルCcについて説明したが、本発明はこれに限らず、ドレイン側選択トランジスタDT、メモリトランジスタMT及びソース側選択トランジスタSTごとにそれぞれ独立したアシストゲート電極を設けたメモリセルを適用してもよい。以下、ドレイン側選択トランジスタDT、メモリトランジスタMT及びソース側選択トランジスタSTごとにそれぞれ独立したアシストゲート電極を設けたメモリセルについて、第3実施形態として説明する。
図32は、第3実施形態に係る不揮発性半導体記憶装置に設けられているメモリアレイCAdに着目した等価回路の構成を示した概略図である。第3実施形態に係るメモリアレイCAdは、図1に示した第1実施形態に係るメモリアレイCAとはドレイン側アシストゲート線DAGLと、メモリ側アシストゲート線MAGLと、ソース側アシストゲート線SAGLと、ドレイン側アシストゲート電極DAGと、メモリ側アシストゲート電極MAGと、ソース側アシストゲート電極SAGと、が設けられている点で相違している。その他の構成については、上述した第1実施形態の不揮発性半導体記憶装置1と同じであるため、ここでは第1実施形態との相違点に着目して以下説明する。
ドレイン側アシストゲート線DAGLは、列方向Xに延設されたビット線BL及びソース線SLと並走するように列方向Xに延設されており、異なる階層も含め同一列に配置された複数のメモリセルCeの各ドレイン側アシストゲート電極DAGに接続されている。すなわち、異なる階層を含め同じ列方向Xに並ぶ複数のメモリセルCeは、一のドレイン側アシストゲート線DAGLを共有している。異なる階層も含め列ごとに設けられた各ドレイン側アシストゲート線DAGLは、図示しないカラムデコーダ2bにそれぞれ接続されている。
メモリ側アシストゲート線MAGLは、列方向Xに延設されたビット線BL及びソース線SLと並走するように列方向Xに延設されており、異なる階層も含め同一列に配置された複数のメモリセルCeの各メモリ側アシストゲート電極MAGに接続されている。すなわち、異なる階層を含め同じ列方向Xに並ぶ複数のメモリセルCeは、一のメモリ側アシストゲート線MAGLを共有している。異なる階層も含め列ごとに設けられた各メモリ側アシストゲート線MAGLは、図示しないカラムデコーダ2bにそれぞれ接続されている。
ソース側アシストゲート線SAGLは、列方向Xに延設されたビット線BL及びソース線SLと並走するように列方向Xに延設されており、異なる階層も含め同一列に配置された複数のメモリセルCeの各ソース側アシストゲート電極SAGに接続されている。すなわち、異なる階層を含め同じ列方向Xに並ぶ複数のメモリセルCeは、一のソース側アシストゲート線SAGLを共有している。異なる階層も含め列ごとに設けられた各ソース側アシストゲート線SAGLは、図示しないカラムデコーダ2bにそれぞれ接続されている。
なお、ビット線BL、ソース線SL、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL、及び、ワード線WLについては、第1実施形態と同様の構成で設けられていることから、ここではその説明は省略する。
メモリセルCeは、接続されたビット線BL、ソース線SL、ドレイン側選択ゲート線BGL、ソース側選択ゲート線SGL、ワード線WL、ドレイン側アシストゲート線DAGL、メモリ側アシストゲート線MAGL、及びソース側アシストゲート線SAGLの電圧が、図示しないロウデコーダ2a及びカラムデコーダ2bによって制御されることで、メモリトランジスタMTに対してデータの書き込み、データの消去、データの読み出しが行われる。第3実施形態に係る不揮発性半導体記憶装置におけるデータ書き込み動作、消去動作、及び、読み出し動作についての詳細は後述する。
本実施形態に係るメモリアレイCAdでは、階層ごとにXY平面において行列状に配置された複数のメモリセルCeの配置構成が、各階層のいずれも同一であるため、ここでは、階層ごとに区別する必要がない場合には、主に、上層の第1階層に配置された複数のメモリセルCeの配置構成に着目して以下説明する。
メモリセルCeは、図1に示した第1実施形態に係るメモリセルCとはドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG、及びソース側アシストゲート電極SAGが設けられている点で相違している。メモリセルCeは、いずれも同一の構成であり、それぞれドレイン側選択トランジスタDTに対してドレイン側アシストゲート電極DAGが設けられ、メモリトランジスタMTに対してメモリ側アシストゲート電極MAGが設けられ、ソース側選択トランジスタSTに対してソース側アシストゲート電極SAGが設けられた構成を有する。
(3-2)メモリセルの構成
次に、メモリセルCeの構成について説明する。なお、ここでは第2実施形態と同一構成については説明の重複になるため省略し、以下相違点に着目して説明する。図33の33Aは、メモリセルCeの等価回路の構成を示した回路図である。図33の33Aに示すように、ドレイン側アシストゲート線DAGLは、ドレイン側選択トランジスタDTのドレイン側アシストゲート電極DAGに接続され、メモリ側アシストゲート線MAGLは、メモリ側アシストゲート電極MAGに接続され、ソース側アシストゲート線SAGLは、ソース側アシストゲート電極SAGに接続される。
図33の33Bは、33Aで示したメモリセルCeの平面視における断面構成の一例を示す。ここでは、メモリセルCeのうち1つのメモリセルCeに着目して説明する。メモリセルCeは、図28に示した第2実施形態に係るメモリセルCdとは列方向Xに沿って並走するドレイン拡散層7とソース拡散層6との間において、行方向Yに沿って直線的に延びる、並走したアシストゲート絶縁層45a,45bの間に、ソース側アシストゲート電極SAG1(SAG2)、メモリ側アシストゲート電極MAG1(MAG2)、及びドレイン側アシストゲート電極DAG1(DAG2)が設けられている点で相違している。
なお、本実施形態では、一方に並んだソース側アシストゲート電極SAG1、メモリ側アシストゲート電極MAG1、及びドレイン側アシストゲート電極DAG1と、他方に並んだソース側アシストゲート電極SAG2、メモリ側アシストゲート電極MAG2、及びドレイン側アシストゲート電極DAG2とが、ソース側選択ゲート構造体12、メモリゲート構造体10及びドレイン側選択ゲート構造体11を中心に対称に配置されている。一方に並んだソース側アシストゲート電極SAG1、メモリ側アシストゲート電極MAG1、及びドレイン側アシストゲート電極DAG1と、他方に並んだソース側アシストゲート電極SAG2、メモリ側アシストゲート電極MAG2、及びドレイン側アシストゲート電極DAG2とは同一構成でなるため、主に、一方に並んだソース側アシストゲート電極SAG1、メモリ側アシストゲート電極MAG1、及びドレイン側アシストゲート電極DAG1に着目して説明する。
この場合、アシストゲート絶縁層45aは、行方向Yに延びる一方の側面が半導体層17の側面に接し、行方向Yに延びる他方の側面がソース側アシストゲート電極SAG1、メモリ側アシストゲート電極MAG1、及びドレイン側アシストゲート電極DAG1の側面に接している。これにより、アシストゲート絶縁層45aは、ソース側アシストゲート電極SAG1、メモリ側アシストゲート電極MAG1、及びドレイン側アシストゲート電極DAG1と、半導体層17とを電気的に分離させる。
ドレイン側アシストゲート電極DAG1、メモリ側アシストゲート電極MAG1、及びソース側アシストゲート電極SAG1は、平面視で断面長方形状の柱状に形成され、列方向Xに沿って並走するドレイン拡散層7とソース拡散層6との間に行方向Yに沿って直線的に配置されている。ドレイン側アシストゲート電極DAG1は、列方向Xにおいて、アシストゲート絶縁層45a及び半導体層17を介してドレイン側選択ゲート構造体11に対向配置されている。メモリ側アシストゲート電極MAG1は、列方向Xにおいて、アシストゲート絶縁層45a及び半導体層17を介してメモリゲート構造体10に対向配置されている。ソース側アシストゲート電極SAG1は、列方向Xにおいて、アシストゲート絶縁層45a及び半導体層17を介してソース側選択ゲート構造体12に対向配置されている。
より具体的には、ソース側アシストゲート電極SAG1は、ソース側選択ゲート構造体12のうち、ソース側選択ゲート電極SGと対向する領域に半導体層17及びアシストゲート絶縁層45aを介在させて配置されている。メモリ側アシストゲート電極MAG1は、メモリゲート構造体10のうち、メモリゲート電極MGと対向する領域に半導体層17及びアシストゲート絶縁層45aを介在させて配置されている。ドレイン側アシストゲート電極DAG1は、ドレイン側選択ゲート構造体11のうち、ドレイン側選択ゲート電極DGと対向する領域に半導体層17及びアシストゲート絶縁層45aを介在させて配置されている。
また、ソース側アシストゲート電極SAG1(SAG2)とソース拡散層6との間にはアシストゲート絶縁層45cが設けられており、ドレイン側アシストゲート電極DAG1(DAG2)とドレイン拡散層7との間にもアシストゲート絶縁層45cが設けられている。これにより、ドレイン側アシストゲート電極DAG1(DAG2)は、アシストゲート絶縁層45cによってドレイン拡散層7から電気的に分離される。ソース側アシストゲート電極SAG1(SAG2)は、アシストゲート絶縁層45cによってソース拡散層6から電気的に分離される。
さらに、メモリ側アシストゲート電極MAG1(MAG2)とソース側アシストゲート電極SAG1(SAG2)との間、及びメモリ側アシストゲート電極MAG1(MAG2)とドレイン側アシストゲート電極DAG1(DAG2)との間にもアシストゲート絶縁層49a,49bが設けられている。これにより、メモリ側アシストゲート電極MAG1(MAG2)とソース側アシストゲート電極SAG1(SAG2)とドレイン側アシストゲート電極DAG1(DAG2)とは、アシストゲート絶縁層49a,49bによって互いに電気的に分離される。
また、ドレイン側アシストゲート電極DAG1,DAG2には、ソース線SL及びビット線BLに並走するように設けられた1本のドレイン側アシストゲート線DAGL1が電気的に接続され、メモリ側アシストゲート電極MAG1,MAG2には、ソース線SL及びビット線BLに並走するように設けられた1本のメモリ側アシストゲート線MAGL1が電気的に接続され、ソース側アシストゲート電極SAG1,SAG2には、ソース線SL及びビット線BLに並走するように設けられた1本のソース側アシストゲート線SAGL1が電気的に接続される。
アシストゲート絶縁層45bは、メモリセルCeと列方向Xに隣接する他のメモリセル(図示せず)の半導体層に接する。例えば、図33の33Bにおいて上方に位置するアシストゲート絶縁層45bは、メモリセルCeと列方向Xにおいて上方に隣接する他のメモリセル(図示せず)の半導体層17と、ドレイン側アシストゲート電極DAG1、メモリ側アシストゲート電極MAG1、及びソース側アシストゲート電極SAG1とを電気的に分離させる。
なお、ソース側アシストゲート電極SAG1(SAG2)とメモリ側アシストゲート電極MAG1(MAG2)とドレイン側アシストゲート電極DAG1(DAG2)とを囲うようにして形成されている、アシストゲート絶縁層45a,45b,45cは、製造時に、一体的なアシストゲート絶縁層45として製造される。
図33Bに示すように、メモリセルCeの半導体層17は、一方の側面がソース拡散層6に接しており、他方の側面がドレイン拡散層7の側面に接している。ソース線SL、ビット線BL、ソース拡散層6及びドレイン拡散層7は同じ列のメモリセルCeにより共有されている。
また、図33の33Bに示すように、ドレイン側アシストゲート線DAGL1は、同じ列に配置されたドレイン側アシストゲート電極DAG1,DAG2に接続されて共有されている。メモリ側アシストゲート線MAGL1は、同じ列に配置されたメモリ側アシストゲート電極MAG1,MAG2に接続されて共有されている。ソース側アシストゲート線SAGL1は、同じ列に配置されたソース側アシストゲート電極SAG1,SAG2に接続されて共有されている。
第3実施形態では、ドレイン側選択ゲート線BGL1、ソース側選択ゲート線SGL1及びワード線WL1が行方向Yに延設され、ドレイン側アシストゲート線DAGL1、メモリ側アシストゲート線MAGL1、ソース側アシストゲート線SAGL1が列方向Xに延設されている。
なお、本実施形態では、図33の33Bに示すように、平面視において、行方向Yに沿って直線的に配置した一方のドレイン側アシストゲート電極DAG1、メモリ側アシストゲート電極MAG1、及びソース側アシストゲート電極SAG1と、同じく行方向Yに沿って直線的に配置した他方のドレイン側アシストゲート電極DAG2、メモリ側アシストゲート電極MAG2、及びソース側アシストゲート電極SAG2との間に、メモリゲート構造体10、ドレイン側選択ゲート構造体11及びソース側選択ゲート構造体12を配置する構成としたが、本発明はこれに限らない。例えば、平面視において、他方のドレイン側アシストゲート電極DAG2、メモリ側アシストゲート電極MAG2、及びソース側アシストゲート電極SAG2を設けずに、一方のドレイン側アシストゲート電極DAG1、メモリ側アシストゲート電極MAG1、及びソース側アシストゲート電極SAG1だけを配置した構成としてもよい。
また、列方向Xに沿って複数のメモリセルCeが一列に配置されている箇所の平面視での断面構成についての図示は省略するが、第2実施形態の図26に示すアシストゲート電極AG11,AG21を、図33で示したドレイン側アシストゲート電極DAG1,DAG2、メモリ側アシストゲート電極MAG1,MAG2、及びソース側アシストゲート電極SAG1,SAG2の配置構成に置き換えた構成となる。
(3-3)データの書き込み動作
次に、図33に示したメモリセルCeにおけるデータの書き込み動作について説明する。図33の33Aに示すメモリセルCeにデータを書き込む場合には、ソース側アシストゲート電極SAGに0V~2Vのソース側アシストゲート電圧VAssistSを印加し、ドレイン側アシストゲート電極DAGに0Vのドレイン側アシストゲート電圧VAssistDを印加し、メモリ側アシストゲート電極MAGに0V~8Vのメモリ側アシストゲート電圧VAssistMを印加する。そして、この際、例えば、1Vのソース電圧VSLをソース線SLに印加し、ソース側選択トランジスタSTの閾値電圧Vtより小さいソース側ゲート電圧VSGSをソース側選択ゲート電極SGに印加して、ソース側選択トランジスタSTをオフ状態にする。
また、この際、ビット線BLに0Vの書き込み用のビット電圧VBL(以下、書き込み選択ビット電圧とも称する)を印加し、ドレイン側選択トランジスタDTの閾値電圧Vtより大きいドレイン側ゲート電圧VSGDをドレイン側選択ゲート電極DGに印加して、ドレイン側選択トランジスタDTをオン状態にする。
さらに、例えば、10Vの高電圧の書き込み用のメモリゲート電圧VCG0(書き込み選択メモリゲート電圧)をメモリゲート電極MGに印加することにより、メモリセルCeでは、図33の33Bに示すようにメモリゲート構造体10の外周近傍の半導体層17が書き込み選択ビット電圧VBL0と同電位になる。これにより、メモリセルCeでは、メモリゲート構造体10の多層絶縁層15に含まれる電荷蓄積層15bに、半導体層17及び/又はメモリゲート電極MGから電荷が移動し、データが書き込まれた状態となる。
なお、第3実施形態においても、上述した第1実施形態の図7の7Bにて説明した通り、電荷蓄積層15bを含む多層絶縁層15において、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも大きければ(すなわち、ta>tc)、第2メモリゲート絶縁層15cの外周周辺の半導体層17から電荷蓄積層15bに電荷が移動し、一方、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも小さければ(すなわち、ta<tc)、メモリゲート電極MGから電荷蓄積層15bに電荷が移動する。
次に、図34の34Aに示すように、上層に2つのメモリセルCe1,Ce2が列方向Xに沿って配置され、下層に2つのメモリセルCe3,Ce4が同じく列方向Xに沿って配置され、垂直方向Zに配置されるメモリセルCe1,Ce3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルCe2,Ce4で他の1ページを構成するメモリアレイCAdを一例に、このメモリアレイCAdにおけるデータの書き込み動作について説明する。
ここでは、メモリセルCe1,Ce2,Ce3,Ce4のうちメモリセルCe1を選択メモリセルCe1としてデータを書き込む場合について説明する。この場合、データを書き込む選択メモリセルCe1を含むページを書き込み選択ページとし、データを書き込まない非選択メモリセルCe2,Ce4のみで構成されるページを書き込み非選択ページとする。
なお、メモリトランジスタMT1,MT2,MT3,MT4や、ドレイン側選択トランジスタDT1,DT2,DT3,DT4、ソース側選択トランジスタST1,ST2,ST3,ST4について特に区別しない場合には、単に、メモリトランジスタMT、ドレイン側選択トランジスタDT、ソース側選択トランジスタSTと表記する。
また、この際のメモリアレイCAdにおける各部の電圧の例を、図34の34Bに示す。メモリセルCe1,Ce2,Ce3,Ce4に接続されているドレイン側アシストゲート線DAGLには後述の非選択ソース側ゲート電圧VSGS2と同じ電圧のドレイン側アシストゲート電圧VAssistD(例えば、0V)を印加する。また、メモリ側アシストゲート線MAGLにはメモリ側アシストゲート電圧VAssistM(例えば、0V又は0~8Vの正の電圧)を印加し、ソース側アシストゲート線SAGLにはソース側アシストゲート電圧VAssistS(例えば、0V又は0~2Vの正の電圧)を印加する。
これにより、メモリセルCe1,Ce2,Ce3,Ce4のドレイン側選択トランジスタDTには、ドレイン側アシストゲート電極DAG近傍の半導体層17にドレイン側アシストゲート電圧VAssistDが印加される。また、メモリセルCe1,Ce2,Ce3,Ce4のメモリトランジスタMTには、メモリ側アシストゲート電極MAG近傍の半導体層17にメモリ側アシストゲート電圧VAssistMが印加される。さらに、メモリセルCe1,Ce2,Ce3,Ce4のソース側選択トランジスタSTには、ソース側アシストゲート電極SAG近傍の半導体層17にソース側アシストゲート電圧VAssistSが印加される。
また、メモリアレイCAdでは、選択メモリセルCe1に接続されている選択ビット線となるビット線BL1に書き込み選択ビット電圧VBL1(例えば、0~1.5Vの低電圧)を印加する。選択メモリセルCe1に接続されているドレイン側選択ゲート線BGL1には、ドレイン側選択トランジスタDTの閾値電圧Vt(正の値が好ましい。Vt(DT)とも表記する)よりも高い書き込み選択ドレイン側ゲート電圧VSGD1を印加する。これにより、選択メモリセルCe1では、ドレイン側選択トランジスタDT1がオン状態となり、書き込み選択ビット電圧VBL1がメモリトランジスタMT1に伝わる。
書き込み選択ページ内における、データを書き込まない非選択メモリセルCe3では、選択メモリセルCe1と共有する、ドレイン側選択ゲート線BGL1からドレイン側選択トランジスタDT3のドレイン側選択ゲート電極DGに選択メモリセルCe1と同じ電圧が印加されるものの、非選択ビット線となるビット線BL2に書き込み非選択ビット電圧VBL2が印加されることにより、ドレイン側選択トランジスタDT3がオフ状態となる。
また、メモリアレイCAdでは、ソース線SLに正の電圧(例えば、1~2V)を一律に印加する。選択メモリセルCe1に接続されているソース側選択ゲート線SGL1には、ソース側選択トランジスタST1の閾値電圧Vt(正の値が好ましい。Vt(ST)とも表記する)よりも低い書き込み選択ソース側ゲート電圧VSGS1を印加する。これにより、選択メモリセルCe1では、ソース側選択トランジスタST1がオフ状態となる。
また、選択メモリセルCe1に接続されているワード線WL1に、書き込み選択メモリゲート電圧VCG1(例えば、7~15Vの高電圧)を印加する。選択メモリセルCe1では、ワード線WL1の書き込み選択メモリゲート電圧VCG1により、メモリゲート電極MGの電位が高電位となり、第1実施形態と同様に、例えばta(第1メモリゲート絶縁層15aの面方向における距離)>tc(第2メモリゲート絶縁層15cの面方向における距離)の場合、半導体層17から電荷蓄積層15bに電子が移動するか、電荷蓄積層15bから半導体層17に正孔が移動し、データが書き込まれた状態となる。これにより、選択メモリセルCe1のメモリトランジスタMT1の閾値電圧は高くなる。一方、ta<tcの場合には、電荷蓄積層15bからメモリゲート電極MGに電子が抜けるか、メモリゲート電極MGから電荷蓄積層15bに正孔が移動する。これにより、選択メモリセルCe1のメモリトランジスタMT1の閾値電圧は低くなる。
この際、選択メモリセルCe1に接続されていない非選択ビット線となる他のビット線BL2には、書き込み非選択ビット電圧VBL2を印加する。書き込み非選択ビット電圧VBL2は、正の電圧(例えば、1.5~3V)であることが望ましい。
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルCe3では、選択メモリセルCe1と共有する、ドレイン側選択ゲート線BGL1からドレイン側選択トランジスタDT3のドレイン側選択ゲート電極DGに選択メモリセルCe1と同じ電圧が印加されるものの、非選択ビット線となるビット線BL2に書き込み非選択ビット電圧VBL2が印加されることにより、ドレイン側選択トランジスタDT3がオフ状態となる。
書き込み選択ページでは、非選択メモリセルCe3が選択メモリセルCe1とドレイン側選択ゲート線BGL1、ワード線WL1及びソース側選択ゲート線SGL1を共有しているものの、非選択メモリセルCe3のドレイン側選択トランジスタDT3及びソース側選択トランジスタST3がオフ状態になる。よって、非選択メモリセルCe3では、ワード線WL1からメモリゲート電極MGに書き込み選択メモリゲート電圧VCG1(例えば、7~15Vの高電圧)が印加されても、メモリトランジスタMT3周辺の半導体層17の電位が上昇していることから、書き込み選択メモリゲート電圧VCG1との電位差が小さくなる。そのため、非選択メモリセルCe3では、メモリトランジスタMT3の電荷蓄積層15bにトンネル電流が流れ込むことがなく、電荷蓄積層15bへの電荷の移動を阻止し、データの書き込みを防止できる。
なお、図34の34Aには、書き込み選択ページにおいて他の列に配置されている非選択メモリセル(すなわち、メモリセルCe1,Ce3に対して紙面奥側又は紙面手前側に配置されたメモリセル)については図示していないが、非選択メモリセルの場合には、選択メモリセルCe1とドレイン側選択ゲート線BGL1、ワード線WL1及びソース側選択ゲート線SGL1を共有するものの、上記の非選択メモリセルCe3と同様に、ビット線BL2及びソース線SL2と同じ電圧を、各ビット線BL及びソース線SLにそれぞれ印加することにより、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTをオフ状態としてデータの書き込みを防止できる。
また、上記と同様に、この際、これら書き込み選択ページにおいて他の列に配置されている非選択メモリセル(メモリセルCe1,Ce3に対して紙面奥側又は紙面手前側に配置されたメモリセル)においても、ドレイン側アシストゲート線DAGLからドレイン側アシストゲート電圧VAssistDが印加され、メモリ側アシストゲート線MAGLからメモリ側アシストゲート電圧VAssistMが印加され、ソース側アシストゲート線SAGLからソース側アシストゲート電圧VAssistSが印加されている。このため、ワード線WL1近傍の半導体層17の電位は、ドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSによっても変化する。ドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSを上昇させると半導体層17の電位は上昇し、半導体層17の電位とワード線WL1との電位差が減少する。これにより、より効果的にデータの書き込みを防止できる。
次に、非選択メモリセルCe2,Ce4のみで構成された書き込み非選択ページについて説明する。この場合、各非選択メモリセルCe2,Ce4に接続されたビット線BL1,BL2及びソース線SL1,SL2は、上記の書き込み選択ページ内のメモリセルCe1,Ce3と共有していることから、ここではその説明は省略し、ドレイン側選択ゲート線BGL2、ワード線WL2及びソース側選択ゲート線SGL2について説明する。
書き込み非選択ページでは、ドレイン側選択ゲート線BGL2、ワード線WL2及びソース側選択ゲート線SGL2に、低電位(例えば、0V)の、書き込み非選択ドレイン側ゲート電圧VSGD2、書き込み非選択メモリゲート電圧VCG2及び書き込み非選択ソース側ゲート電圧VSGS2をそれぞれ印加する。これにより、書き込み非選択ページの各非選択メモリセルCe2,Ce4は、メモリトランジスタMT2,MT4の両端において、ドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4がそれぞれオフ状態になるため、メモリトランジスタMT2,MT4の電荷蓄積層15bにトンネル電流が流れ込むことがなく、電荷蓄積層15bへの電荷の移動を阻止し得、データの書き込みを防止できる。
またこれに加えて、上記と同様に、この際、書き込み非選択ページの非選択メモリセルCe2,Ce4にも、ドレイン側アシストゲート線DAGLからドレイン側アシストゲート電圧VAssistDが印加され、メモリ側アシストゲート線MAGLからメモリ側アシストゲート電圧VAssistMが印加され、ソース側アシストゲート線SAGLからソース側アシストゲート電圧VAssistSが印加される。これにより、ドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4では、ドレイン側アシストゲート電極DAG近傍の半導体層17、及び、ソース側アシストゲート電極SAG近傍の半導体層17の電位がそれぞれ上昇した状態となる。
特に、ドレイン側アシストゲート線DAGLからドレイン側アシストゲート電圧VAssistD(例えば、0V)が印加され、ソース側アシストゲート線SAGLからソース側アシストゲート電圧VAssistS(例えば、0V)が印加されることにより、書き込み非選択ページでも、これらドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4を確実にオフ状態とすることができる。なお、非選択メモリセルCe2,Ce3,Ce4の各メモリトランジスタMTでは、電荷蓄積層15bへの電荷の移動が阻止されることから閾値電圧は変化しない。
このように、メモリアレイCAdでは、非選択メモリセルCe2,Ce3,Ce4へのデータの書き込みを阻止し、選択メモリセルCe1にだけデータを書き込むことができる。
以上、第3実施形態では、データの書き込み動作時、ソース側アシストゲート電圧VAssistS、メモリ側アシストゲート電圧VAssistM、及び、ドレイン側アシストゲート電圧VAssistDによって、ソース側選択ゲート構造体12周辺の半導体層17の電位と、メモリゲート構造体10周辺の半導体層17の電位と、ドレイン側選択ゲート構造体11周辺の半導体層17の電位とを、それぞれ個々に調整できる。このため、本実施形態では、一段と確実にリーク電流を抑制することができる。
(3-4)データの消去動作
次に、図33に示したメモリセルCeにおけるデータの消去動作について説明する。図33の33Aに示すメモリセルCeでデータを消去する場合には、ソース側アシストゲート電極SAGに7V~12Vの正の電圧のソース側アシストゲート電圧VAssistSを印加し、ドレイン側アシストゲート電極DAGに7V~12Vの正の電圧のドレイン側アシストゲート電圧VAssistDを印加し、メモリ側アシストゲート電極MAGに7V~12Vの正の電圧のメモリ側アシストゲート電圧VAssistMを印加する。
これにより、ドレイン側アシストゲート電極DAG近傍の半導体層17の電位と、メモリ側アシストゲート電極MAG近傍の半導体層17の電位と、ソース側アシストゲート電極SAG近傍の半導体層17の電位は、それぞれ上がり略均一となる。なお、ドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSの値は、同一の値であることが望ましい。
そして、この際、例えば、正の高電圧(例えば、7~12V)のソース電圧VSLをソース線SLに印加し、ビット電圧VBLと同一の消去選択ソース側ゲート電圧VSGSを、ソース側選択トランジスタSTのソース側選択ゲート電極SGに接続されているソース側選択ゲート線SGLに印加する。
また、同様に、正の高電圧(例えば、7~12V)のビット電圧VBLをビット線BLに印加し、ビット電圧VBLと同一の消去選択ドレイン側ゲート電圧VSGDを、ドレイン側選択トランジスタDTのドレイン側選択ゲート電極DGに接続されているドレイン側選択ゲート線BGLに印加する。これにより、ソース側選択トランジスタSTのドレイン側の半導体層17の電位はVSGS-Vtとなる。同じく、ドレイン側選択トランジスタDTのドレイン側の半導体層17の電位もVSGD-Vtとなる。
さらに、メモリトランジスタMTのメモリゲート電極MGに接続されているワード線WLには、負電圧~0V(例えば、-5~0V)の消去選択メモリゲート電圧VCG1を印加する。これにより、メモリトランジスタMTのメモリゲート電極MGと半導体層17との間に電位差が生じ、電荷蓄積層15b内から電荷が移動し、データが消去された状態となる。この際、第3実施形態では、ドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSによって半導体層17の電位が上がっているため、メモリゲート電極MGの電位との差が大きくなり、電荷蓄積層15b内の電子がより高速に移動する。
なお、第3実施形態においても、上述した第1実施形態と同様に、電荷蓄積層15bを含む多層絶縁層15において、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも大きければ(すなわち、ta>tc)、データの消去動作時、電荷蓄積層15b内から半導体層17に向けて電子が移動するか、又は、半導体層17から電荷蓄積層15bに正孔が移動する。これにより、メモリトランジスタMTの閾値が下がる。一方、第1メモリゲート絶縁層15aの面方向における距離taが、第2メモリゲート絶縁層15cの面方向における距離tcよりも小さければ(すなわち、ta<tc)、電荷蓄積層15b内からメモリゲート電極MGに向けて電子が移動するか、又は、メモリゲート電極MGから電荷蓄積層15bに正孔が移動する。これにより、メモリトランジスタMTの閾値が上がる。
次に、上述した「(3-3)データの書き込み動作」と同様、図35の35Aに示すように、垂直方向Zに配置されるメモリセルCe1,Ce3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルCe2,Ce4で他の1ページを構成するメモリアレイCAdを一例に、このメモリアレイCAdにおけるデータの消去動作について説明する。
ここでは、ページ単位でデータの消去を行い、メモリセルCe1,Ce3で構成するページについてデータを消去し、メモリセルCe2,Ce4で構成するページについてはデータを消去しない場合について説明する。この場合、データを消去するページを消去選択ページとし、データが消去されない非選択メモリセルCe2,Ce4のみで構成されるページを消去非選択ページとする。なお、メモリセルCe1,Ce2,Ce3,Ce4のドレイン側選択トランジスタDT及びソース側選択トランジスタSTの閾値電圧Vtは正の値であることが望ましい。
また、この際のメモリアレイCAdにおける各部の電圧の例を、図35の35Bに示す。メモリセルCe1,Ce2,Ce3,Ce4に接続されているドレイン側アシストゲート線DAGL、メモリ側アシストゲート線MAGL、ソース側アシストゲート線SAGLには、それぞれ同一の正の高電圧(例えば、7~12V)のドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSを印加する。これにより、メモリセルCe1,Ce2,Ce3,Ce4の半導体層17に所定の電圧が印加される。
また、メモリアレイCAdでは、消去選択ページ及び消去非選択ページで共有する、ビット線BL1,BL2に消去ビット電圧VBL1,VBL2(「VBL1,2」とも表記。例えば、7~12Vの高電圧)を印加し、ソース線SL1,SL2に消去ビット電圧VBL1,VBL2と同じ電圧(例えば、7~12Vの高電圧)のソース電圧VSLを印加する。
消去選択ページでは、例えば、消去ビット電圧VBL1,VBL2と同じ7~12Vの高電圧の消去選択ドレイン側ゲート電圧VSGD1をドレイン側選択ゲート線BGL1に印加し、同じく、消去ビット電圧VBL1,VBL2と同じ7~12Vの高電圧の消去選択ソース側ゲート電圧VSGS1をソース側選択ゲート線SGL1に印加する。また、消去選択ページでは、負電圧~0V(例えば、-5~0V)の消去選択メモリゲート電圧VCG1をワード線WL1に印加する。これにより、消去選択ページでは、各メモリセルCe1,Ce3において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に電位差が生じ、電荷蓄積層15b内から電荷が移動し、データが消去される。
一方、消去非選択ページでは、ビット線BL1,BL2に印加された消去ビット電圧VBL1,VBL2と同じ電圧(例えば、7~12Vの高電圧)を、消去非選択ドレイン側ゲート電圧VSGD2、消去非選択ソース側ゲート電圧VSGS2及び消去非選択メモリゲート電圧VCG2として、それぞれドレイン側選択ゲート線BGL2、ソース側選択ゲート線SGL2及びワード線WL2に印加する。これにより、消去非選択ページでは、各メモリセルCe2,Ce4において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に電位差が生じず、電荷蓄積層15b内から電荷が移動することがなく、データが消去されることを阻止できる。
なお、図35の35Cは、他の実施形態に係るデータの消去動作における各部の電圧の例を示すものであり、図35の35Bとは、消去選択ソース側ゲート電圧VSGS1と、消去選択ドレイン側ゲート電圧VSGD1と、ドレイン側アシストゲート電圧VAssistDと、メモリ側アシストゲート電圧VAssistMと、ソース側アシストゲート電圧VAssistSとの電圧値が異なるものであり、その他各部の電圧については図35の35Bと同じである。
この場合、図35の35Bに示すように、ドレイン側アシストゲート線DAGL、メモリ側アシストゲート線MAGL、及びソース側アシストゲート線SAGLには、それぞれ同一の正の高電圧(例えば、5~10V)のドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSを印加する。また、消去選択ページでは、例えば、4~9Vの高電圧の消去選択ドレイン側ゲート電圧VSGD1をドレイン側選択ゲート線BGL1に印加し、同じく、4~9Vの高電圧の消去選択ソース側ゲート電圧VSGS1をソース側選択ゲート線SGL1に印加する。消去選択ページでは、このような電圧を印加することでも、各メモリセルCe1,Ce3において、それぞれメモリゲート電極MGとその周囲の半導体層17との間に生じる電位差により、電荷蓄積層15b内から電荷を移動させ、データを消去させることができる。
以上、第3実施形態では、データの消去動作時、メモリセルCe1,Ce2,Ce3,Ce4に正のドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSを印加することにより、メモリセルCe1,Ce2,Ce3,Ce4の半導体層17の電位が高くなる。このため、消去非選択ページでは、各メモリセルCe2,Ce4において、ドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSが印加されていない場合と比較して、メモリゲート電極MGとその周囲の半導体層17との電位差が小さくなり、より効果的にデータの消去を抑制することができる。
なお、上述した第3実施形態では、ページ単位でデータを消去する場合について説明したが、本発明はこれに限らず、全てのページを消去選択ページとして、メモリアレイCAdを構成する全てのメモリセルCeのデータを一括して消去するようにしてもよい。
(3-5)データの読み出し動作
次に、メモリアレイCAdにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「(3-3)データの書き込み動作」と同様、図36の36Aに示すように、垂直方向Zに配置されるメモリセルCe1,Ce3で1ページを構成し、同じく垂直方向Zに配置されるメモリセルCe2,Ce4で他の1ページを構成するメモリアレイCAdを一例に、このメモリアレイCAdにおけるデータの読み出し動作について説明する。
ここでは、メモリセルCe1,Ce2,Ce3,Ce4のうち、例えば、メモリセルCe1,Ce3を選択メモリセルCe1,Ce3としてデータを読み出す場合について説明する。この場合、データを読み出す選択メモリセルCe1,Ce3を含むページを読み出し選択ページとし、データを読み出さない非選択メモリセルCe2,Ce4のみで構成されるページを読み出し非選択ページとする。
また、この際のメモリアレイCAdにおける各部の電圧の例を、図36の36Bに示す。この場合、メモリセルCe1,Ce2,Ce3,Ce4に接続されているドレイン側アシストゲート線DAGL、メモリ側アシストゲート線MAGL、ソース側アシストゲート線SAGLには、それぞれ同一の低電圧(例えば、0V)のドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSを印加する。メモリアレイCAdでは、読み出し選択ページ及び読み出し非選択ページで共有する、ビット線BL1,BL2にそれぞれ読み出しビット電圧VBL1,VBL2(いずれも同じ正の電圧であり、例えば、1V)を印加し、ソース線SL1,SL2にそれぞれ読み出しソース電圧VSL(ソース線SLはいずれも同じ電圧であり、例えば、0V)を印加する。
また、読み出し選択ページでは、例えば、ドレイン側選択トランジスタDT1の閾値電圧Vt(DT)よりも高い電圧(例えば、2V)を読み出し選択ドレイン側ゲート電圧VSGD1としてドレイン側選択ゲート線BGL1に印加し、同じく、ソース側選択トランジスタST1の閾値電圧Vt(ST)よりも高い電圧(例えば、2V)を読み出し選択ソース側ゲート電圧VSGS1としてソース側選択ゲート線SGL1に印加する。これにより、選択メモリセルCe1のドレイン側選択トランジスタDT1及びソース側選択トランジスタST1はオン状態になる。
このとき、読み出し選択ページでは、低電圧(例えば、0V)のドレイン側アシストゲート電圧VAssistD、メモリ側アシストゲート電圧VAssistM、及びソース側アシストゲート電圧VAssistSを印加することにより半導体層17の電位を下げ、その分、ソース線SL1からビット線BL1へのリーク電流を抑制できる。
さらに、読み出し選択ページでは、例えば、0~6Vの読み出し選択メモリゲート電圧VCG1をワード線WL1に印加する。これにより、選択メモリセルCe1では、メモリトランジスタMT1にデータが書き込まれておらず、メモリトランジスタMT1の閾値電圧Vtが読み出し選択メモリゲート電圧VCG1よりも低い場合には、ソース線SL1からビット線BL1に電流が流れ、当該ビット線BL1の電位が変化する。
一方、選択メモリセルCe1のメモリトランジスタMT1にデータが書き込まれており、メモリトランジスタMT1の閾値電圧Vtが読み出し選択メモリゲート電圧VCG1よりも高い場合には、ソース線SL1からビット線BL1に電流が流れず、当該ビット線BL1の電位が変化しない。そして、このようなビット線BL1の電位の変化をカラムデコーダ2b(図1)で検出することにより、選択メモリセルCe1のデータを読み出すことができる。なお、この際、ビット線BL2の電位の変化をカラムデコーダ2b(図1)で検出することにより、読み出し選択ページ内の他の選択メモリセルCe3についても同様にデータを読み出すことができる。
読み出し非選択ページでは、ドレイン側選択トランジスタDT2の閾値電圧Vtよりも低い電圧(例えば、0V)を読み出し非選択ドレイン側ゲート電圧VSGD2としてドレイン側選択ゲート線BGL2に印加し、同じく、ソース側選択トランジスタST2の閾値電圧Vtよりも低い電圧(例えば、0V)を読み出し非選択ソース側ゲート電圧VSGS2としてソース側選択ゲート線SGL2に印加する。
これにより、読み出し非選択ページの各非選択メモリセルCe2,Ce4のドレイン側選択トランジスタDT及びソース側選択トランジスタSTはオフ状態となり、ソース線SL1,SL2からビット線BL1,BL2に電流が流れることはない。以上より、読み出し選択ページの選択メモリセルCe1,Ce3についてのみデータの読み出しが行える。
なお、1つのメモリセルCeで多値のデータを検出する場合には、読み出し選択ページにおける読み出し選択メモリゲート電圧VCG1の値を変えて、それぞれの電圧値のときのビット線BL1の電位の変化を検出することで、メモリトランジスタMTの細かい閾値電圧を検知可能であり、多値のデータを読み出すことも可能である。
図36の36Cは、他の実施形態に係るデータの読み出し動作における各部の電圧の例を示す。図36の36Cに示すデータ読み出し動作時の電圧は、図36の36Bとは、読み出し選択ページにおいて、読み出し選択メモリゲート電圧VCG1(例えば、0V)を固定電圧としてワード線WL1に印加する点で相違しており、その他各部の電圧については図36の36Bと同じである。
選択メモリセルCe1を介してソース線SL1からビット線BL1に流れるセル電流は、読み出し選択メモリゲート電圧VCG1と、メモリトランジスタMT1,MT3の閾値電圧Vtとの閾値差(VCG1-Vt)の値で決まる。選択メモリセルCe1を介してソース線SL1からビット線BL1に流れるセル電流の大きさをカラムデコーダ2bで検出し、カラムデコーダ2bにおいて、メモリトランジスタMT1,MT3の閾値電圧Vtを判断し、当該メモリトランジスタMT1,MT3にデータが書き込まれているかを判断する。
この場合においても、選択メモリセルCe1を介してソース線SL1からビット線BL1に流れるセル電流の値に応じて、メモリトランジスタMT1,MT3に書き込まれているデータを分別して、多値のデータを読み出すこともできる。なお、読み出し非選択ページについては、上述した図36の36Bと同じであるため、ここではその説明は省略する。
(3-6)データの書き込み動作、消去動作及び読み出し動作における電圧の具体的な例
下記の表5に、上述した第3実施形態のデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例(電圧例)を示す。表5に示す電圧値の単位は「V」である。
また、表5中、「BL列」とは、カラムデコーダ2bから列方向Xに延設されたビット線BLに対して電気的に連結されているメモリセルCe群の列を示す。なお、第3実施形態においても、図1の構成と同様に、カラムデコーダ2bが、図中、紙面奥行方向である行方向Yと垂直方向Zとの2次元に配置構成され、BL列にも、紙面奥行方向である行方向Yと垂直方向Zとの2種類が存在しているため、厳密にはこれらについても規定できるが、表5では、説明を簡単にするために、特に、紙面奥行方向である行方向Y及び垂直方向Zの両者を区別せず、図34の34A、図35の35A及び図36の36Aで示した選択ページと非選択ページとに着目して各動作について整理している。
第3実施形態に係る不揮発性半導体記憶装置では、上記の表5のように電圧をそれぞれ印加することによって、メモリアレイCAdにおいて、ページ単位で電圧を調整し、所定のメモリセルCeに対して選択的にデータの書き込み、消去及び読み出しを実行することができる。
(3-7)第3実施形態に係るメモリアレイの製造方法
次に、図37~図46を用いてメモリアレイCAdの製造方法について説明する。この場合、図37に示すように、例えば、シリコンでなる基板20の上に、絶縁層51を積層し、当該絶縁層51と種類が異なる層間絶縁層52と、例えば、多結晶シリコンでなるシリコン層53とを、絶縁層51上に交互に積層させる。また、層間絶縁層52のうち最上層に位置する層間絶縁層52の上には、絶縁層51及び層間絶縁層52と種類が異なる他の絶縁層51aを積層し、さらにその上に、例えば、Al2O3、カーボン、SiC等でなるマスク用のマスク層54を形成する。ここで、絶縁層51及び絶縁層51aは、シリコン層53と異なる材質であって、層間絶縁層52及びシリコン層53のエッチング時にエッチングされにくい層とする。
続いて、図38の38A及び38Bに示すように、所定のマスク層を用いて、例えば、ドライエッチング手法によってマスク層54を選択的にエッチングする。図38の38Aは、平面視におけるエッチング後のマスク層54を示す概略図であり、図38の38Bは、38AのM-M´部分の断面構成を示す断面図である。図38の38Aに示すように、ソース側選択ゲート構造体12、メモリゲート構造体10、及びドレイン側選択ゲート構造体11を形成する予定の領域(ゲート構造体形成領域)54a,54b,54cと、ソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、及びドレイン側アシストゲート電極DAGを形成する予定の領域(アシストゲート電極形成領域)54dと、にそれぞれ合わせて開口部を形成する。
マスク層54に形成された上記のゲート構造体形成領域54a,54b,54cの開口部と、アシストゲート電極形成領域54dの開口部とには、それぞれ絶縁層51aの表面が露出した状態となる。
続いて、マスク層54に形成したゲート構造体形成領域54a,54b,54cのうち、メモリゲート構造体10を形成するゲート構造体形成領域54bを覆うように、マスク層54上に新たなマスク層を形成する。ここで、図39の39Aは、ゲート構造体形成領域54bを覆うように形成した新たなマスク層55aについて、図38の38Aに示したM-M´部分における断面構成を示した断面図である。そして、新たなマスク層55aをマスクとして、ソース側選択ゲート構造体12が形成されるゲート構造体形成領域54aと、ドレイン側選択ゲート構造体11が形成されるゲート構造体形成領域54cとをドライエッチングによって垂直方向Zにエッチングする。これにより、ゲート構造体形成領域54a,54c内における、絶縁層51a、層間絶縁層52及びシリコン層53を、垂直方向Zに絶縁層51aの表面から絶縁層51の表面までエッチングする。
これにより、ゲート構造体形成領域54aにソース側選択ゲート構造体形成用の孔ER15が形成され、ゲート構造体形成領域54cにドレイン側選択ゲート構造体形成用の孔ER16が形成される。また、この際、マスク層55aに覆われていないアシストゲート電極形成領域54dでも、ドライエッチングによって、絶縁層51a、層間絶縁層52及びシリコン層53が、垂直方向Zに絶縁層51aの表面から絶縁層51の表面までエッチングされる。これにより、アシストゲート電極形成領域54dにはアシストゲート電極形成用の孔(図示せず)が形成される。その後、最上層のマスク層55aを除去する。
次いで、図39の39Bに示すように、ソース側選択ゲート構造体形成用の孔ER15内と、ドレイン側選択ゲート構造体形成用の孔ER16内と、ゲート構造体形成領域54bの開口部内とに、それぞれシリコン酸化膜等の絶縁材料を堆積させる。これにより、ソース側選択ゲート構造体形成用の孔ER15内の側面及び底面に沿ってソース側選択ゲート絶縁層14bが形成され、ドレイン側選択ゲート構造体形成用の孔ER16内の側面及び底面に沿ってドレイン側選択ゲート絶縁層14aが形成され、ゲート構造体形成領域54b内にも絶縁層56aが形成される。その後、低抵抗多結晶シリコン又はタングステン等の金属のゲート材料を、ソース側選択ゲート絶縁層14b及びドレイン側選択ゲート絶縁層14aに囲まれた領域内にそれぞれ堆積させることにより、ソース側選択ゲート絶縁層14b及びドレイン側選択ゲート絶縁層14aで囲まれた領域内に、ソース側選択ゲート電極SG及びドレイン側選択ゲート電極DGを形成する。この際、ゲート構造体形成領域54b内にも、絶縁層56aに囲まれた領域にゲート材料が堆積してゲート材料堆積部56bが形成される。
なお、ソース側選択ゲート構造体形成用の孔ER15及びドレイン側選択ゲート構造体形成用の孔ER16に、ソース側選択ゲート絶縁層14b及びドレイン側選択ゲート絶縁層14aを形成した際、アシストゲート電極形成用の孔の内部にも側面及び底面に沿ってアシストゲート絶縁層45(図41の41A)が形成される。また、ソース側選択ゲート電極SG及びドレイン側選択ゲート電極DGを形成した際に、当該アシストゲート絶縁層45に囲まれた領域内にも、ゲート材料が堆積してアシストゲート電極58(図41の41A)が形成される。
次いで、マスク層54等の上に堆積した、絶縁材料やゲート材料を表面研磨により除去し、マスク層54の上面を露出させる。このようにして、ソースゲート電極形成用の孔ER15内にソース側選択ゲート構造体12を形成し、ドレインゲート電極形成用の孔ER16内にドレイン側選択ゲート構造体11を形成する。
なお、ここでは、図39の39Aで示したマスク層55aは、ソース側選択ゲート構造体形成用の孔ER15及びドレイン側選択ゲート構造体形成用の孔ER16を形成した後に除去したが、マスク層55aを除去せずに、ソース側選択ゲート構造体形成用の孔ER15内及びドレイン側選択ゲート構造体形成用の孔ER16内にそれぞれ絶縁材料及びゲート材料を堆積させるようにしてもよい。マスク層55aを除去しない場合には、ゲート構造体形成領域54bには絶縁層56a及びゲート材料堆積部56bを形成せずに、その後、マスク層55aが除去される。
次に、マスク層54において、ソース側選択ゲート構造体12が形成されたゲート構造体形成領域54aと、ドレイン側選択ゲート構造体11が形成されたゲート構造体形成領域54cと、アシストゲート絶縁層45及びアシストゲート電極58が形成されたアシストゲート電極形成領域54dとを覆った新たなマスク層をマスク層54上に形成する。図40の40Aは、ゲート構造体形成領域54a,54cとアシストゲート電極形成領域54dとを覆うように形成した新たなマスク層55bについて、図38の38Aに示したM-M´部分における断面構成を示した断面図である。
マスク層55bをマスクとして用い、当該マスク層55bで覆われていない、メモリゲート構造体10が形成されるゲート構造体形成領域54bにおいて、絶縁層56a、ゲート材料堆積部56b、絶縁層51a、層間絶縁層52、及びシリコン層53を、垂直方向Zに絶縁層51の表面までエッチングする。これにより、図40の40Aに示すように、ゲート構造体形成領域54bには、ゲート構造体形成領域54bの外郭形状と同じ外郭形状を有したメモリゲート構造体形成用の孔ER17が形成される。
そして、図40の40Bに示すように、メモリゲート構造体形成用の孔ER17の側面及び底面に沿って多層絶縁層15を形成した後、低抵抗多結晶シリコンかタングステン等の金属のゲート材料を多層絶縁層15に堆積させることにより、多層絶縁層15で囲まれた領域内にメモリゲート電極MGを形成する。その後、マスク層55bや、マスク層54等の上に堆積した絶縁材料及びゲート材料を表面研磨により除去し、メモリゲート構造体形成用の孔ER17内にメモリゲート構造体10を形成する。
このように、柱状のメモリゲート構造体10、ドレイン側選択ゲート構造体11、及びソース側選択ゲート構造体12は、それぞれ基板20の上に絶縁層である絶縁層51を介して立設される。後述するように、メモリゲート構造体10、ドレイン側選択ゲート構造体11、及びソース側選択ゲート構造体12に沿って、メモリセルCeが所定間隔を設けて各階層に形成され、メモリゲート構造体10、ドレイン側選択ゲート構造体11、及びソース側選択ゲート構造体12は、垂直方向Zに並ぶ複数のメモリセルCeで共有される。なお、メモリゲート構造体10、ドレイン側選択ゲート構造体11、及びソース側選択ゲート構造体12の縦断面構成については、第2実施形態と同様であるため、ここでは説明を省略する。
なお、孔ER15、孔ER16(図39の39A)、及び孔ER17(図40の40A)の形成工程の順番は上述した順番に限らず適宜変更してもよい。
次いで、マスク層54を表面研磨により除去し、図41の41A及び41Bに示すように、絶縁層51aを表面に露出させる。なお、図41の41Aは、絶縁層51aを表面に露出させたときの平面視での構成を示す概略図であり、図41の41Bは、41AのM-M´部分の断面構成を示す断面図である。この場合、ソース側選択ゲート構造体12と、メモリゲート構造体10と、ドレイン側選択ゲート構造体11と、外周がアシストゲート絶縁層45に囲まれたアシストゲート電極58とが、それぞれ絶縁層51aの表面に露出した状態となる。
次いで、図示しない、パターニングされた新たなマスク層を絶縁層51aの表面に形成し、当該マスク層を用いて、各アシストゲート電極58の所定領域をそれぞれ垂直方向Zに絶縁層51の表面までエッチングし、アシストゲート電極58を垂直方向Zに貫通した2つの孔を形成して、当該アシストゲート電極58を3つに分割した後、当該マスク層を除去する。図42の42Aは、各アシストゲート電極58にそれぞれ形成した2つの孔ER18a,18bにおける平面視での構成を示す概略図であり、図42の42Bは、図42の42AのN-N´部分の断面構成を示す断面図である。
図42の42A及び42Bに示すように、2つの孔ER18a,18bをアシストゲート電極58の長手方向に等間隔で形成することにより、各アシストゲート電極58をそれぞれ3つに分割し、例えば、ソース側アシストゲート電極SAG21、メモリ側アシストゲート電極MAG21、及びドレイン側アシストゲート電極DAG21を形成する。本実施形態では、アシストゲート電極58の外周に形成されているアシストゲート絶縁層45をエッチングすることなく、当該アシストゲート電極58だけをエッチングして2つの孔ER18a,18bをアシストゲート電極58に形成するようにした場合について説明したが、これに限らず、アシストゲート電極58をエッチングして孔ER18a,18bを形成する際に、当該孔ER18a,18bに対向する領域のアシストゲート絶縁層45も、当該アシストゲート電極58とともにエッチングしてもよい。
なお、本実施形態では、列方向Xに沿って、ソース側アシストゲート電極SAG21がソース側選択ゲート構造体12に対向するように形成され、メモリ側アシストゲート電極MAG21がメモリゲート構造体10に対向するように形成され、ドレイン側アシストゲート電極DAG21がドレイン側選択ゲート構造体11に対向するように形成される。また、ソース側アシストゲート電極SAG21とメモリ側アシストゲート電極MAG21との間の孔ER18aの内部と、メモリ側アシストゲート電極MAG21とドレイン側アシストゲート電極DAG21との間の孔ER18bの内部とには、それぞれ絶縁層51の表面が露出している。
そして、図42の42Cに示すように、アシストゲート絶縁層45、絶縁層51a、ドレイン側アシストゲート電極DAG21と、メモリ側アシストゲート電極MAG21及びソース側アシストゲート電極SAG21を覆うようにしてシリコン酸化膜等の絶縁材料を基板表面に堆積して絶縁層(マスク層)62を形成することにより、各孔ER18a,18b内にそれぞれアシストゲート絶縁層49a,49bを形成する。これにより、例えば、ソース側アシストゲート電極SAG21とメモリ側アシストゲート電極MAG21とを、アシストゲート絶縁層49aにより電気的に分離した状態とし、メモリ側アシストゲート電極MAG21とドレイン側アシストゲート電極DAG21とを、アシストゲート絶縁層49bによって電気的に分離した状態にする。
なお、図42の42Cに示すように、ソース側アシストゲート電極SAG21と、メモリ側アシストゲート電極MAG21と、ドレイン側アシストゲート電極DAG21とは、それぞれ基板20の表面に対して垂直方向Zに沿って柱状に延設される。これにより、ソース側アシストゲート電極SAG21と、メモリ側アシストゲート電極MAG21と、ドレイン側アシストゲート電極DAG21とは、垂直方向Zに沿って配置される各階層のメモリセルCe211,212,…,21kにより共有される。
次いで、図43の43Aに示すように、例えば、列方向Xに沿って配置されたメモリセルCe11,Ce21,Ce31と、同じく列方向Xに沿って配置されたメモリセルCe12,Ce22,Ce32との間に、列方向Xに沿って延びる孔ER19を形成するようにパターニングされた新たなマスク層を、マスク層62上に形成してエッチングし、新たなマスク層を除去する。これにより、列方向Xに沿って配置されたメモリセルCe11,Ce21,Ce31と、同じく列方向Xに沿って配置されたメモリセルCe12,Ce22,Ce32との間に、列方向Xに沿って延びる孔ER19が形成される。なお、図43の43Aには、最上層に形成されているマスク層62の図示は省略し、当該マスク層62の下層における平面視の構成を示している。このようにして形成された孔ER19の底面には、絶縁層51の表面が露出している。ここで、図43の43Bは、図43の43Aに示したO-O´部分の断面構成を示す断面図であり、最上層にあるマスク層62についても図示している。
図43の43Aでは、列方向Xに沿って配置されたメモリセルCe11,Ce21,Ce31と、これらと右側に隣接して列方向Xに沿って配置されたメモリセルCe12,Ce22,Ce32との間に形成された、列方向Xに沿って延びる孔ER19だけを図示しているが、同様にして、メモリセルCe11,Ce21,Ce31の左側や、メモリセルCe12,Ce22,Ce32の右側にも、列方向Xに沿って延びる孔ER19が形成される。
ここで、孔ER19は、図43の43Bに示すように、マスク層62の表面から絶縁層51の表面まで、絶縁層51a、層間絶縁層52、及び層間絶縁層52間のシリコン層53(図42の42C参照)がエッチングされることにより形成されている。なお、上述のシリコン層53は、孔ER19内において除去され、一方、メモリゲート構造体10及びドレイン側選択ゲート構造体11間や、メモリゲート構造体10及びソース側選択ゲート構造体12間の領域に、半導体層17として残存する。この場合、孔ER19内では、層間絶縁層52間のシリコン層53を除去する際、ドレイン側選択ゲート構造体11のドレイン側選択ゲート絶縁層14aに達するまで、シリコン層53がサイドエッチングされており、中空部ER20が形成されている。このため、中空部ER20では、ドレイン側選択ゲート構造体11のドレイン側選択ゲート絶縁層14aの側面、又は、ソース側選択ゲート構造体12のソース側選択ゲート絶縁層14bの側面が露出した状態となっている。
そして、図44の44Aに示すように、孔ER19内にn型シリコンからなる半導体材料を堆積し、その後、マスク層62をマスクとしてマスク層62の開口部62aから、中空部ER20に半導体材料が残留するようにエッチングする。これにより、マスク層62の開口部62aから垂直方向Zに沿って、中空部ER20にそれぞれ半導体層63が形成された孔ER21を形成する。
次に、図44の44Bに示すように、層間絶縁層52間に形成された半導体層63が一部残存するように、各孔ER21の側面からそれぞれ半導体層63をサイドエッチングし、半導体層63から、層間絶縁層52間にソース拡散層6又はドレイン拡散層7をそれぞれ形成する。ソース拡散層6及びドレイン拡散層7は、層間絶縁層52によって階層間で電気的に分離した状態となっている。
その後、各孔ER21内にそれぞれ金属材料を充填させた後、図45に示すように、層間絶縁層52間においてソース拡散層6又はドレイン拡散層7が形成された領域に、それぞれ当該金属材料が残存するようにエッチングすることにより、孔ER22を形成する。これにより、層間絶縁層52間に残留させた金属材料によってソース線SL又はビット線BLがそれぞれ形成される。ソース線SL及びビット線BLは、層間絶縁層52によって階層間で電気的に分離した状態となっている。
図46は、最上層に形成されているマスク層62の図示は省略し、当該マスク層62の下層における平面視の構成を示す概略図である。図45で示した、行方向Yに隣接したビット線BL間の孔ER22や、同じく行方向Yに隣接したソース線SL間の孔ER22(図45では図示せず)には、図46に示すように、絶縁材料が充填されて絶縁層65aが形成される。これにより、行方向Yに隣接したビット線BL同士が絶縁層65aによって電気的に分離した状態になり、同様に、行方向Yに隣接したソース線SL同士も絶縁層65aによって電気的に分離した状態になる。
なお、図46に示す領域E100は、1つのメモリセルCe21が形成されている領域を示している。メモリセルCe21は、ソース側選択ゲート構造体12、メモリゲート構造体10、及びドレイン側選択ゲート構造体11が行方向Yに順に並んだ構成となる。また、ソース側選択ゲート構造体12の列方向Xの両側にはソース側アシストゲート電極SAGが配置され、メモリゲート構造体10の列方向Xの両側にはメモリ側アシストゲート電極MAGが配置され、ドレイン側選択ゲート構造体11の列方向Xの両側にはドレイン側アシストゲート電極DAGが配置された構成となる。
ソース側選択ゲート構造体12、メモリゲート構造体10、及びドレイン側選択ゲート構造体11の周囲には、これらを囲むように半導体材料からなる半導体層17が設けられている。そして、ソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、及びドレイン側アシストゲート電極DAGと半導体層17との間には、壁状のアシストゲート絶縁層45が設けられている。これにより、ソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、及びドレイン側アシストゲート電極DAGと、半導体層17とは電気的に分離された状態となる。
次いで、フォトリソグラフィ技術、CVD等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、図47に示すように、マスク層62の表面に形成された絶縁層65aの表面に、ソース側選択ゲート電極SG、メモリゲート電極MG、及びドレイン側選択ゲート電極DGと電気的に接続したコンタクト18を形成する。次いで、表面に絶縁層65bを形成し、当該絶縁層65b内に、コンタクト18と電気的に接続したソース側選択ゲート線SGL1,2、ワード線WL1,2、及びドレイン側選択ゲート線BGL1,2を形成し、さらに、絶縁層65aの表面に、ソース側アシストゲート線SAGL1,2、メモリ側アシストゲート線MAGL1,2、及びドレイン側アシストゲート線DAGL1,2を形成する。なお、ソース側アシストゲート線SAGL1,2、メモリ側アシストゲート線MAGL1,2、及びドレイン側アシストゲート線DAGL1,2は、図示しないコンタクトを介して、それぞれ対応するソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、又はドレイン側アシストゲート電極DAGに接続される。このようにして、第3実施形態に係るメモリアレイCAdを製造することができる。
なお、図28に示した第2実施形態に係るメモリセルCdが階層的に行列状に配置されたメモリアレイについては、上述した第3実施形態に係るメモリアレイCAdの製造方法に従って同様に製造することができる。
すなわち、上述した第2実施形態に係るメモリアレイの製造方法では、図37から図47で説明した工程に従って製造する際に、図42の42A、42B、及び42Cにおいて説明した、「アシストゲート電極58を三分割する工程」を省略すればよく、当該アシストゲート電極58をそのまま第2実施形態のアシストゲート電極AGとして形成することができる。なお、第2実施形態に係るメモリアレイのその他の構成については、第3実施形態の製造工程に従って、同様に製造することができる。
(3-8)作用及び効果
以上の構成において、第3実施形態でも、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTを直列接続させたメモリセルCeについて3次元構造を実現し、当該メモリセルCeを3次元構造としたことで、2次元的なスケーリングによる制約を受けることなく、メモリセルCeの集積化及び小型化を図ることができる。
これに加えて、第3実施形態に係るメモリセルCeは、ソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、及びドレイン側アシストゲート電極DAGが設けられていることから、ソース拡散層6、ドレイン拡散層7、ソース側選択ゲート電極SG、メモリゲート電極MG、及び、ドレイン側選択ゲート電極DGの電位だけでなく、これらソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、ドレイン側アシストゲート電極DAGの電位を個別に調整することによっても半導体層17の電位を定めることができる。
すなわち、第3実施形態では、ソース側アシストゲート電極SAGによりソース側選択ゲート構造体12周辺の半導体層17の電位を制御でき、メモリ側アシストゲート電極MAGによりメモリゲート構造体10周辺の半導体層17の電位を制御でき、ドレイン側アシストゲート電極DAGによりドレイン側選択ゲート構造体11周辺の半導体層17の電位を制御できる。
データの書き込み動作時は、ソース側アシストゲート電極SAGによって、半導体層17の電位を上昇させることで、書き込み選択ページにおいてソース側ゲート電圧VSGS1と半導体層17との電位差を小さくでき、ソース側選択トランジスタST1,ST3を確実にオフ状態にし得、リーク電流を抑制することができる。また、書き込み非選択ページでも、ソース側アシストゲート電極SAG及びドレイン側アシストゲート電極DAGにより半導体層17の電位を調整し、ドレイン側選択トランジスタDT2,DT4及びソース側選択トランジスタST2,ST4を確実にオフ状態にし得、リーク電流を抑制することができる。
データの消去動作時は、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG、ソース側アシストゲート電極SAGの電圧を調整することで、消去選択ページにおいて、メモリゲート電圧VCG1と半導体層17の電位との差を大きくし、データの消去をより効果的に実行することができ、また、消去非選択ページにおいて、メモリゲート電圧VCG2との電位差を小さくし、データの消去をより効果的に抑制することができる。
そして、データの読み出し動作時は、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG、ソース側アシストゲート電極SAGの電圧を調整することで半導体層17の電位と、読み出し選択ドレイン側ゲート電圧VSGD1との電位差や、半導体層17の電位と、読み出し選択ソース側ゲート電圧VSGS1との電位差を調整し、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG、及びソース側アシストゲート電極SAG近傍でのソース線SL1からビット線BL1へのリーク電流を抑制することができる。
(4)第4実施形態
(4-1)第4実施形態に係るメモリセルの構成
図48は、第4実施形態に係るメモリセルCfの平面視での構成を示す概略図であり、このメモリセルCfには、第3実施形態と同様に、ドレイン側選択トランジスタDTにドレイン側アシストゲート電極DAGが設けられ、メモリトランジスタMTにメモリ側アシストゲート電極MAGが設けられ、ソース側選択トランジスタSTにソース側アシストゲート電極SAGが設けられている。
メモリセルCfは、上述した第3実施形態とはメモリゲート構造体10c、ドレイン側選択ゲート構造体11c及びソース側選択ゲート構造体12cの構成が相違している。具体的には、メモリゲート構造体10cは、第3実施形態とは異なり、多層絶縁層がメモリゲート電極MGの側面に周方向に沿って一周に亘り設けられておらず、断面四角形状でなる柱状のメモリゲート電極MGの側面の一辺にだけ接するようにメモリ側多層絶縁層141が設けられた構成を有する。また、ドレイン側選択ゲート構造体11cは、ドレイン側選択ゲート絶縁層としてドレイン側選択ゲート多層絶縁層142が設けられており、断面四角形状でなる柱状のドレイン側選択ゲート電極DGの側面の一辺にだけ接するようにドレイン側選択ゲート多層絶縁層142が設けられた構成を有する。さらに、ソース側選択ゲート構造体12cは、ソース側選択ゲート絶縁層としてソース側選択ゲート多層絶縁層143が設けられており、断面四角形状でなる柱状のソース側選択ゲート電極SGの側面の一辺にだけ接するようにソース側選択ゲート多層絶縁層143が設けられた構成を有する。第4実施形態では、これらドレイン側選択ゲート多層絶縁層142、メモリ側多層絶縁層141及びソース側選択ゲート多層絶縁層143が直線的に連設して行方向Yに延びる多層絶縁層151aを構成している。
メモリセルCfは、メモリゲート構造体10c、ドレイン側選択ゲート構造体11c及びソース側選択ゲート構造体12cが、基板(図示せず)の表面の面方向において列方向Xに沿って並走するソース拡散層6とドレイン拡散層7との間の領域に設けられている。図48では、平面視で一方向が列方向Xを示し、一方向と直交した他方向が行方向Yを示しており、例えば、列方向Xに沿って並走するソース拡散層6とドレイン拡散層7との間の領域に、ソース拡散層6とドレイン拡散層7との側面に接するように行方向Yに延びた半導体層17が設けられている。半導体層17には、ソース拡散層6とドレイン拡散層7との間で行方向Yに延びる一方の側面に、上述したドレイン側選択ゲート多層絶縁層142、メモリ側多層絶縁層141及びソース側選択ゲート多層絶縁層143が直線的に連設した多層絶縁層151aが設けられている。
多層絶縁層151aは、平面視において、ドレイン側選択ゲート電極DGとメモリゲート電極MGとソース側選択ゲート電極SGとの各一辺の側面に接するように設けられた直線状の第1メモリゲート絶縁層15aと、第1メモリゲート絶縁層15aの側面に沿って設けられた直線状の電荷蓄積層15bと、電荷蓄積層15bの側面に沿って設けられた直線状の第2メモリゲート絶縁層15cとで構成されている。なお、上述した実施形態と同様に、第1メモリゲート絶縁層15a及び第2メモリゲート絶縁層15cは、酸化シリコン(SiO2)等により形成され、電荷蓄積層15bは、窒化シリコン(Si3N4)や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、酸化ハフニウム(HfO2)等で形成されている。
また、半導体層17には、ソース拡散層6とドレイン拡散層7との間で行方向Yに延びる他方の側面に沿って他方の直線状の多層絶縁層151bが形成され、当該多層絶縁層151bを介してドレイン側アシストゲート電極DAGとメモリ側アシストゲート電極MAGとソース側アシストゲート電極SAGとが配置されている。多層絶縁層151bは、ソース拡散層6とドレイン拡散層7との間に、一方の多層絶縁層151aと並走するように形成され、行方向Yに延びる側面に、ドレイン側アシストゲート電極DAGとメモリ側アシストゲート電極MAGとソース側アシストゲート電極SAGとの各一辺の側面が接するように設けられている。
他方の多層絶縁層151bは、平面視において断面四角形状でなる柱状のドレイン側アシストゲート電極DAGとメモリ側アシストゲート電極MAGとソース側アシストゲート電極SAGとの各一辺の側面に接するように設けられた直線状の第1メモリゲート絶縁層15aと、第1メモリゲート絶縁層15aの側面に沿って設けられた直線状の電荷蓄積層15bと、電荷蓄積層15bの側面に沿って設けられた直線状の第2メモリゲート絶縁層15cとで構成されている。なお、上述した実施形態と同様に、第1メモリゲート絶縁層15a及び第2メモリゲート絶縁層15cは、酸化シリコン(SiO2)等により形成され、電荷蓄積層15bは、窒化シリコン(Si3N4)や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、酸化ハフニウム(HfO2)等で形成されている。
なお、他方の多層絶縁層151bは、半導体層17及びドレイン側アシストゲート電極DAGと、半導体層17及びメモリ側アシストゲート電極MAGと、半導体層17及びソース側アシストゲート電極SAGと、をそれぞれ絶縁するためのものである。本実施形態では、一方の多層絶縁層151aと同時に製造して製造工程を簡略化するために、データを書き込むための多層絶縁層151aと同じ3層構造の多層絶縁層151bを適用しているが、本発明はこれに限らず、多層絶縁層151aとは別工程で1層構造でなる直線状の絶縁層を形成し、当該多層絶縁層151bに替えて単なる絶縁層を設けるようにしてもよい。
ソース拡散層6及びソース側選択ゲート電極SGの間と、ソース側選択ゲート電極SG及びメモリゲート電極MGの間と、メモリゲート電極MG及びドレイン側選択ゲート電極DGの間と、ドレイン側選択ゲート電極DG及びドレイン拡散層7の間とには、それぞれ絶縁層71が形成されており、絶縁層71によって互いに絶縁されている。
また、ソース拡散層6及びソース側アシストゲート電極SAGの間と、ソース側アシストゲート電極SAG及びメモリ側アシストゲート電極MAGの間と、メモリ側アシストゲート電極MAG及びドレイン側アシストゲート電極DAGの間と、ドレイン側アシストゲート電極DAG及びドレイン拡散層7の間とにも、それぞれ絶縁層72が形成されており、絶縁層72によって互いに絶縁されている。
本実施形態に係る半導体層17では、メモリゲート電極MGに接する多層絶縁層151aのメモリ側多層絶縁層141と対向した領域がメモリ周辺領域であり、ドレイン側選択ゲート電極DGに接する多層絶縁層151aのドレイン側選択ゲート多層絶縁層142と対向した領域がドレイン側周辺領域であり、ソース側選択ゲート電極SGに接する多層絶縁層151aのソース側選択ゲート多層絶縁層143と対向した領域がソース側周辺領域である。
なお、メモリセルCfは、ソース拡散層6とドレイン拡散層7との間に設けられた、行方向Yに沿って並走した対の絶縁層70によって、列方向Xに隣接する他のメモリセル(図示せず)と絶縁されている。この場合、図48中下側にある一方の絶縁層70は、行方向Yに延びる直線状の側面に、ドレイン側選択ゲート電極DGとメモリゲート電極MGとソース側選択ゲート電極SGと絶縁層71との各一辺の側面が接するように設けられている。また、図48中上側にある他方の絶縁層70は、行方向Yに延びる直線状の側面が、ドレイン側アシストゲート電極DAGとメモリ側アシストゲート電極MAGとソース側アシストゲート電極SAGと絶縁層72との各一辺の側面が接するように設けられている。
なお、上述した第4実施形態においては、上述した第3実施形態と同様に、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGを別体に設けた場合について説明したが、本発明はこれに限らず、例えば、上述した第2実施形態と同様に、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGを直線的に連設して1つのアシストゲート電極としてもよい。
(4-2)第4実施形態に係るメモリアレイの構成
次に、上述したメモリセルCfが行列状に配置されている、平面視でのメモリアレイの断面構成について説明する。図49は、第4実施形態に係るメモリアレイCAfの平面視での断面構成を示す断面図である。図49では、平面視で一方向が列方向Xを示し、一方向と直交した他方向が行方向Yを示しており、例えば、第1階層においてメモリセルCfが2行2列に配置されている領域の構成を示している。また、図49では、図面左側に配置される第1行第1列及び第2行第1列の各メモリセルCfをそれぞれメモリセルCf11,Cf21と示し、図面右側に配置される第1行第2列及び第2行第2列の各メモリセルCfをそれぞれメモリセルCf12,Cf22と示す。なお、これらメモリセルCf11,Cf21,Cf12,Cf22を特に区別する必要がない場合には、単にメモリセルCfと称する。
第1列目のメモリセルCf11,Cf21が配置された構成と、第2列目のメモリセルCf12,Cf22が配置された構成とは左右対称に形成されている以外は構成が同じである。列方向Xに沿って並走するソース拡散層6及びドレイン拡散層7間の領域に、同じく列方向Xに沿ってメモリセルCf11,Cf21が配置され、各メモリセルCf11,Cf21の半導体層17の側面がそれぞれソース拡散層6及びドレイン拡散層7の側面に接している。これにより、これら同じ列のメモリセルCf11,Cf21は、ソース線SL1、ビット線BL1、ソース拡散層6及びドレイン拡散層7を共有している。なお、各メモリセルCf11,Cf21の間には絶縁層70が設けられ、絶縁層70によって各メモリセルCf11,Cf21が絶縁されている。
行方向Yに延設されたドレイン側選択ゲート線BGL1は、同じ行に配置された第1列目及び第2列目のメモリセルCf11,Cf12の各ドレイン側選択ゲート電極DGに接続され、行方向Yに延設されたソース側選択ゲート線SGL1は、同じ行に配置された第1列目及び第2列目のメモリセルCf11,Cf12のソース側選択ゲート電極SGに接続され、行方向Yに延設されたワード線WL1は、同じ行に配置された第1列目及び第2列目のメモリセルCf11,Cf12のメモリゲート電極MGに接続される。なお、ドレイン側選択ゲート線BGL0,2、ソース側選択ゲート線SGL0,2及びワード線WL0,2も、ドレイン側選択ゲート線BGL1、ソース側選択ゲート線SGL1及びワード線WL1と同様の構成を有する。
また、列方向Xに延設されたドレイン側アシストゲート線DAGL1は、同じ列に配置された第1行目及び第2行目のメモリセルCf11,Cf21の各ドレイン側アシストゲート電極DAGに接続され、列方向Xに延設されたソース側アシストゲート線SAGL1は、同じ列に配置された第1行目及び第2行目のメモリセルCf11,Cf21のソース側アシストゲート電極SAGに接続され、列方向Xに延設されたメモリ側アシストゲート線MAGL1は、同じ列に配置された第1行目及び第2行目のメモリセルCf11,Cf21のメモリ側アシストゲート電極MAGに接続される。なお、ドレイン側アシストゲート線DAGL2、ソース側アシストゲート線SAGL2及びメモリ側アシストゲート線MAGL2も、上述したドレイン側アシストゲート線DAGL1、ソース側アシストゲート線SAGL1及びメモリ側アシストゲート線MAGL1と同様の構成を有する。
なお、1列目のメモリセルCf11,Cf21に接続されるビット線BL1と、2列目のメモリセルCf12,Cf22に接続されるソース線SL2とは、絶縁層75を介在させて隣接するように並走しており、当該絶縁層75によって絶縁されている。
図50は、図49のR-R´部分での断面構成を示す断面図である。なお、図50では、図49に示したメモリアレイCAfの平面視における断面構成の上層に設けられている絶縁層81と、当該絶縁層81上に配置されるドレイン側選択ゲート線BGL1,2及びドレイン側アシストゲート線DAGL1の配置構成についても示している。メモリアレイCAfでは、図50に示すように、基板20の上に絶縁層24を介して、柱状のドレイン側選択ゲート電極DG及びドレイン側アシストゲート電極DAGが基板20の上に絶縁層24を介して立設されている。なお、メモリゲート電極MG、ソース側選択ゲート電極SG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGについても同様に、基板20の上に絶縁層24を介して立設されている。
ドレイン側選択ゲート電極DG及びドレイン側アシストゲート電極DAGの間には、半導体層17及び多層絶縁層151a,151bが形成された層と、層間絶縁層79とが垂直方向Zに沿って交互に配置されている。これにより、上層にある半導体層17及び多層絶縁層151a,151bが形成された層と、下層にある半導体層17及び多層絶縁層151a,151bが形成された層とは、層間絶縁層79により絶縁される。
メモリアレイCAfは、垂直方向Zに沿って形成された半導体層17の位置(層)ごとにメモリセルCfがそれぞれ形成され、垂直方向Zに沿って並ぶ複数のメモリセルCfにおいて、ドレイン側選択ゲート電極DG、メモリゲート電極MG、ソース側選択ゲート電極SG、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGを共有している。
なお、第4実施形態に係るメモリセルCfにおけるデータの書き込み動作、データの消去動作及びデータの読み出し動作については、上述した第3実施形態と同様であるため、ここではその説明は省略する。
(4-3)第4実施形態に係るメモリアレイの製造方法
次に、図51~図57を用いてメモリアレイCAfの製造方法について説明する。この場合、図51に示すように、例えば、シリコンでなる基板20の上に、絶縁層24を積層し、当該絶縁層24と種類が異なる層間絶縁層79と、例えば、多結晶シリコンでなるシリコン層80とを、当該絶縁層24上に交互に積層させる。また、層間絶縁層79のうち最上層に位置する層間絶縁層79の上には、絶縁層24及び層間絶縁層79と種類が異なる他の絶縁層81を積層し、さらにその上に、例えば、Al2O3、カーボン、SiC等でなるマスク用のマスク層82を形成する。ここで、絶縁層24及び絶縁層81は、シリコン層80と異なる材質であって、層間絶縁層79及びシリコン層80のエッチング時にエッチングされ難い層とする。
続いて、図52の52Aと、52AのS-S´部分での断面構成を示す52Bとのように、所定のマスク層(図示せず)を用いて、例えば、ドライエッチング手法によってマスク層82を選択的にエッチングして所定パターンのマスク層82a,82bを形成し、当該マスク層82a,82bをマスクとして下層の層間絶縁層79及びシリコン層80をエッチングする。
ここで、図52の52Aは、所定パターンのマスク層82a,82bを用いて下層の層間絶縁層79及びシリコン層80をエッチングした後の平面視の構成を示す概略図である。マスク層82aの形成位置は、多層絶縁層151a,151b及び半導体層17が形成される形成予定領域である。マスク層82bの形成位置は、ソース線SL及びソース拡散層6が形成される形成予定位置と、ビット線BL及びドレイン拡散層7が形成される形成予定位置とである。
これにより、行方向Yに隣接するマスク層82b間では、層間絶縁層79及びシリコン層80が絶縁層24の表面が露出するまでエッチングされて孔ER32が形成される。また、列方向Xに隣接するマスク層82a間では、層間絶縁層79及びシリコン層80が絶縁層24の表面が露出するまでエッチングされて孔ER31が形成される。
次いで、絶縁層24が露出している孔ER31,ER32の空間に絶縁材料を堆積させて絶縁層を形成した後に表面研磨し、表面のマスク層82a,82b等上に所定パターンのマスク層(図示せず)を形成する。そして、図53の53A及び53Bに示すように、ドレイン側選択ゲート電極DG、メモリゲート電極MG、ソース側選択ゲート電極SG、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGが形成される形成予定位置の当該絶縁層84を、それぞれ下層の絶縁層24の表面が露出するまでエッチングして孔ER32a,ER32bを形成する。
ここで、図53の53Aは、ドレイン側選択ゲート電極DG、メモリゲート電極MG、ソース側選択ゲート電極SG、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGが形成される形成予定位置に孔ER32a,ER32bを形成した後の平面視の構成を示す概略図であり、53Bは、53AのS-S´部分での断面構成を示す。なお、図53の53Aでは、孔ER32a,ER32bが形成される領域の絶縁層を絶縁層84とし、また、列方向Xに沿って並走するマスク層82b間に形成される、列方向Xに延びる絶縁層を絶縁層84aとする。
孔ER32aは、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGが形成される形成予定位置に形成され、当該孔ER32aに対してマスク層82aを挟んで相対的に形成される孔ER32bは、ドレイン側選択ゲート電極DG、メモリゲート電極MG及びソース側選択ゲート電極SGが形成される形成予定位置に形成される。
次いで、孔ER32a,32b内に、低抵抗多結晶シリコン又はタングステン等の金属のゲート材料を堆積させた後、表面に堆積した余分なゲート材料及びマスク層82a,82bを表面研磨により除去する。これにより、図54の54A及び54Bに示すように、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG及びソース側アシストゲート電極SAGが孔ER32aに形成され、ドレイン側選択ゲート電極DG、メモリゲート電極MG及びソース側選択ゲート電極SGが孔ER32bに形成される。
図54の54Aは、孔ER32a,32b内に、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG、ソース側アシストゲート電極SAG、ドレイン側選択ゲート電極DG、メモリゲート電極MG及びソース側選択ゲート電極SGを形成した後の平面視の構成を示す概略図であり、54Bは、54AのS-S´部分での断面構成を示す。
次いで、パターニングされた新たなマスク層を表面に形成し、当該マスク層を用いて、列方向Xに延びる絶縁層84aを絶縁層24の表面が露出するまで除去し、当該絶縁層84aの形成領域に孔(図示せず)を形成する。このようにして絶縁層84aの形成位置に形成された孔には、絶縁層81bの下層において交互に積層された層間絶縁層79とシリコン層80との各端部が露出する。
次いで、サイドエッチングによって、絶縁層81a,81bの下層において層間絶縁層79間のシリコン層80だけを当該孔から選択的に除去し、当該シリコン層80が形成されていた層間絶縁層79間に中空部を形成する。次いで、図55の55Aに示すように、サイドエッチングによって形成した層間絶縁層79間の中空部ER34の内面に沿って層状の多層絶縁層151を当該孔から形成する。多層絶縁層151は、層状の第1メモリゲート絶縁層15a、電荷蓄積層15b及び第2メモリゲート絶縁層15cがそれぞれ中空部ER34の内面に沿って順次積層されることにより形成される。
なお、図48に示した多層絶縁層151a,151bは、図55の55Aに示す多層絶縁層151の一部を示すものであり、多層絶縁層151a,151bは、縦断面構成において連設されたものとなる。多層絶縁層151が形成された中空部ER34には、多層絶縁層151で囲まれた中空部ER35が形成される。
次いで、図55の55Bに示すように、例えば、多結晶シリコン等の半導体材料を、当該孔(絶縁層84aの形成位置に形成された孔)から中空部ER35内に堆積させて、多層絶縁層151で囲まれた中空部ER35内を半導体材料によって埋めることにより、各階層の中空部ER35内に半導体層17をそれぞれ形成する。
次いで、ソース拡散層6及びソース線SLが形成される形成予定位置と、ドレイン拡散層7及びビット線BLが形成される形成予定位置との間にある半導体層17の領域を、パターニングしたマスク層を用いて垂直方向Zに除去することで、図56の56A及び56Bに示すように、絶縁層24の表面が露出した、列方向Xに延びる孔ER36を形成する。なお、図56の56Aは、孔ER36を形成した後における、図55の55Bに示すT-T´部分の高さ位置での平面視の構成を示す断面図であり、図56の56Bは、56AのU-U´部分から見た断面構成を示す断面図である。その後、孔ER36の形成に用いた、最上層のマスク層は除去される。なお、図48及び図49では、図56の56A及び56Bで示した、半導体層17a1の列方向Xに延びる側面に沿って形成された多層絶縁層151cは図示を省略している。
次いで、図57の57Aに示すように、層間絶縁層79間にある半導体層17,17a1のうち半導体層17a1を孔ER36からサイドエッチングにより除去し、層間絶縁層79間にある半導体層17を残存させつつ、当該半導体層17a1が形成されていた領域に中空状の孔ER37を形成する。そして、フォトリソグラフィ技術、CVD等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、図57の57Bに示すように、層間絶縁層79間にある孔ER37内に、ソース拡散層6又はドレイン拡散層7と、ソース線SL又はビット線BLとをそれぞれ順番に形成してゆく。
なお、ソース拡散層6及びドレイン拡散層7は、層間絶縁層79によって階層間で電気的に分離した状態となっており、また、ソース線SL及びビット線BLも、層間絶縁層79によって階層間で電気的に分離した状態となっている。
その後、フォトリソグラフィ技術、CVD等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、ソース側選択ゲート電極SG、メモリゲート電極MG、ドレイン側選択ゲート電極DG、ソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、又はドレイン側アシストゲート電極DAGと電気的に接続したコンタクト(図示せず)や、ソース側選択ゲート線SGL、ワード線WL、ドレイン側選択ゲート線BGL、ソース側アシストゲート線SAGL、メモリ側アシストゲート線MAGL、及びドレイン側アシストゲート線DAGLを形成する。このようにして、第4実施形態に係るメモリアレイCAfを製造することができる。
(4-4)作用及び効果
以上の構成において、第4実施形態でも、メモリトランジスタMT、ドレイン側選択トランジスタDT及びソース側選択トランジスタSTを直列接続させたメモリセルCfについて3次元構造を実現し、当該メモリセルCfを3次元構造としたことで、2次元的なスケーリングによる制約を受けることなく、メモリセルCfの集積化及び小型化を図ることができる。
これに加えて、第4実施形態に係るメモリセルCfは、ソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、及びドレイン側アシストゲート電極DAGが設けられていることから、ソース拡散層6、ドレイン拡散層7、ソース側選択ゲート電極SG、メモリゲート電極MG、及び、ドレイン側選択ゲート電極DGの電位だけでなく、これらソース側アシストゲート電極SAG、メモリ側アシストゲート電極MAG、ドレイン側アシストゲート電極DAGの電位を個別に調整することによっても半導体層17の電位を定めることができる。
すなわち、第4実施形態でも、第3実施形態と同様に、ソース側アシストゲート電極SAGによりソース側選択ゲート構造体12c周辺の半導体層17の電位を制御でき、メモリ側アシストゲート電極MAGによりメモリゲート構造体10c周辺の半導体層17の電位を制御でき、ドレイン側アシストゲート電極DAGによりドレイン側選択ゲート構造体11c周辺の半導体層17の電位を制御できる。
なお、上述した実施形態においては、製造工程の簡略化のために、ドレイン側選択ゲート絶縁層として、メモリ側多層絶縁層141と同じ3層構造のドレイン側選択ゲート多層絶縁層142を設け、ソース側選択ゲート絶縁層として、メモリ側多層絶縁層141と同じ3層構造のソース側選択ゲート多層絶縁層143を設けた場合について説明したが、本発明はこれに限らない。例えば、フォトリソグラフィ技術、CVD等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、メモリ側多層絶縁層141を多層絶縁層として設けつつ、ドレイン側選択ゲート多層絶縁層142及びソース側選択ゲート多層絶縁層143を、単層のドレイン側選択ゲート絶縁層及びソース側選択ゲート絶縁層としてもよい。
また、本発明に係るメモリセルとしては、上記各実施形態で説明した構成に限定されず、上記各実施形態のメモリセルC,Cb,Ch,Cc,Cd,Ce,Cfの構成を適宜組み合わせることによって構成したメモリセルであってもよい。例えば、第2実施形態に係るメモリセルCc,Cdの他の実施形態としては、アシストゲート電極AG,AGaを設けつつ、上述した第1実施形態で説明したメモリセルChのように複数のメモリトランジスタを直列に設けた構成としてもよい。この場合、他の実施形態に係るメモリセルCc,Cdでは、柱状のドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとの間に柱状の複数のメモリゲート電極MGが直列的に配置され、これらドレイン側選択ゲート電極DGとソース側選択ゲート電極SGと複数のメモリゲート電極MGとに対向するように柱状のアシストゲート電極AG,AGaが設けられる。
また、第3及び第4実施形態に係るメモリセルCe,Cfの他の実施形態としては、ドレイン側アシストゲート電極DAG、メモリ側アシストゲート電極MAG、ソース側アシストゲート電極SAGを設けつつ、上述した第1実施形態で説明したメモリセルChのように、複数のメモリトランジスタを直列に設けた構成としてもよい。この場合、柱状のドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとの間に柱状の複数のメモリゲート電極MGが直列的に配置され、各メモリトランジスタMTのメモリゲート電極MGに対応してそれぞれ個別に柱状のメモリ側アシストゲート電極MAGが設けられた構成となり得る。