JP2003318292A - ２ビット書き込み可能な不揮発性メモリ素子、その駆動方法及びその製造方法 - Google Patents

２ビット書き込み可能な不揮発性メモリ素子、その駆動方法及びその製造方法

Info

Publication number
JP2003318292A
JP2003318292A JP2003098386A JP2003098386A JP2003318292A JP 2003318292 A JP2003318292 A JP 2003318292A JP 2003098386 A JP2003098386 A JP 2003098386A JP 2003098386 A JP2003098386 A JP 2003098386A JP 2003318292 A JP2003318292 A JP 2003318292A
Authority
JP
Japan
Prior art keywords
insulating film
source
bit
word line
adjacent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003098386A
Other languages
English (en)
Inventor
Teihyuku Sai
定▲ヒュク▼ 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2003318292A publication Critical patent/JP2003318292A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 ２ビット書き込み可能な不揮発性メモリ素
子、その駆動方法及びその製造方法を提供する。 【解決手段】 デュアルビット不揮発性メモリ素子、そ
の駆動方法及びその製造方法を提供する。この素子は、
半導体基板の所定領域に複数の素子分離膜５２，５３が
一定間隔に平行に配置されて活性領域５４を画定する。
素子分離膜５２，５３の上部を横切って複数のワードラ
インｗｌが一定間隔に並んで配置され、ワードラインｗ
ｌと活性領域５４との間に多層絶縁膜が介在される。多
層絶縁膜は電荷トラップ絶縁膜を含む。隣接した一対の
ワードラインｗｌと、これら一対のワードラインｗｌが
横切る隣接した素子分離膜５２とで画定された領域の各
々にソース／ドレーン領域６４が形成される。ソース／
ドレーン領域６４，６５は一定の面積を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関するものであり、より詳しくはＭＯＳトラ
ンジスタのゲートが電荷トラップ物質（charge trappin
g material）に代替されたメモリセルトランジスタを有
し、一つのセルトランジスタに複数のデータを貯蔵する
ことができる浮遊トラップ型不揮発性メモリ素子及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】浮遊トラップ型不揮発性メモリ素子はＭ
ＯＳトランジスタと同一な構造を有し、トンネル絶縁
膜、電荷トラップ絶縁膜及びブロッキング絶縁膜の多層
絶縁膜をゲート絶縁膜として使用する。電荷トラップ絶
縁膜は通常、シリコン窒化膜で形成される。浮遊トラッ
プ型不揮発性メモリ素子において、情報はＦＮトンネル
リング（Fouler-nordheim tunneling）又は熱電荷注入
（Hot Carrier Injection）により電荷トラップ絶縁膜
に電子を注入することにより貯蔵され、逆に電荷トラッ
プ絶縁膜から電子を放出させるか、或いは電荷トラップ
絶縁膜に正孔を注入することにより情報が消去される。
【０００３】図１を参照すると、浮遊トラップ型メモリ
素子は半導体基板上に配置されたゲート電極２０と、ゲ
ート電極２０と半導体基板２との間に介在された積層さ
れた多層絶縁膜１８と、ゲート電極２０の両側の半導体
基板内に形成されたソース領域６及びドレーン領域４と
から構成される。多層絶縁膜１８は順次に積層されたト
ンネル絶縁膜１２、電荷トラップ絶縁膜１４及びブロッ
キング絶縁膜１６から構成される。典型的な浮遊トラッ
プ型メモリ素子であるＳＯＮＯＳメモリ素子において、
トンネル絶縁膜１２及びブロッキング絶縁膜１６はシリ
コン酸化膜であり、電荷トラップ絶縁膜１４はシリコン
窒化膜である。ゲート電極２０に１０Ｖ乃至２０Ｖのプ
ログラム電圧を印加し、ソース領域６に接地電圧、ドレ
ーン領域４に５Ｖ乃至７Ｖのドレーン電圧を印加する
と、ドレーン領域の近隣１０から発生した熱電荷がドレ
ーン領域４の近隣の電荷トラップ絶縁膜８に注入されて
第１ビットが書き込まれる。
【０００４】図２及び図３は各々通常的なＮＯＲセルア
レイ構造を有する不揮発性メモリ素子を説明するための
平面図及び等価回路図である。
【０００５】図２を参照すると、フラッシュメモリ素子
等の通常的な不揮発性メモリ素子のＮＯＲ型セルアレイ
構造と同様に浮遊トラップ型不揮発性メモリ素子のセル
アレイを構成することができる。一般的なＮＯＲ型セル
アレイ構造は半導体基板に複数の第１活性領域２８が一
方向に並んで配置され、第１活性領域２８と垂直方向に
複数の第２活性領域２６が並んで配置される。第２活性
領域２６の間に各々二つのワードラインｗｌが第１活性
領域２８を横切って配置され、各ワードラインｗｌの間
の第１活性領域２８にビットラインプラグ２４が形成さ
れ、ワードラインｗｌの上部を横切る複数のビットライ
ンｂｌがビットラインプラグ２４に接続される。各々の
ワードラインｗｌと第１活性領域２８との間に多層絶縁
膜（図１の１８）が介在される。
【０００６】図３を参照すると、典型的なＮＯＲ型セル
アレイは複数のワードラインｗｌが一方向に並んで配置
され、ワードラインｗｌと垂直に複数のビットラインｂ
ｌが配置される。ビットラインｂｌとワードラインｗｌ
とが交差する領域にメモリセルが配置される。メモリセ
ルＳ１のドレーンはビットラインｂｌに接続され、ゲー
ト電極はワードラインｗｌに接続され、ソースは接地さ
れる。選択されたメモリセルＳ１にデータを貯蔵する方
法は選択されたメモリセルＳ１に接続された選択された
ビットラインｂｌ１に５Ｖ乃至７Ｖを印加し、選択され
たワードラインｗｌ１に１０Ｖ乃至２０Ｖの電圧を印加
する。この際、選択されたメモリセルＳ１のドレーン付
近から発生した熱電子が電荷トラップ絶縁膜に注入され
て第１ビットｂ１が書き込まれる。前述した従来のＮＯ
Ｒ型セルアレイ構造はメモリセルのソース領域及びドレ
ーン領域が非対称構造を有するのでソース領域及びドレ
ーン領域のキャパシタンス及び抵抗の差により２ビット
書き込み可能なメモリセルを具現するのが難しい。従っ
て、従来のＮＯＲ型セルアレイ構造では一つのメモリセ
ルＳ１に１ビットずつ貯蔵することができる。
【０００７】最近では物理的容積（physical dimension
s）を延ばさず高容量メモリ素子を具現するために多重
ビットメモリセル（multi-bit memory cell）が提案さ
れたことがある。大部分の多重ビットメモリセルは他の
データ状態を示す各々のスレッショルド電圧で二つ以上
のビットを貯蔵する多重スレッショルド電圧（multi-le
vel threshold voltage）を使用する。しかし、多重ビ
ットメモリセルの異なる形態で浮遊トラップ型メモリセ
ル（floating trap type memory cell）の電荷トラップ
絶縁膜（charge trap insulating layer）の両側に一つ
のビットずつ貯蔵する構造が Boaz Eitan 等により発表
された“新しい局地的トラップ、２ビット不揮発性メモ
リセル”（“A Novel Localized Trapping, 2-Bit Nonv
olatileMemory Cell”）という題目の非特許文献１に開
示されたことがある。
【０００８】
【非特許文献１】Boaz Eitan, Paolo Pavan, Ilan Bloo
m, Efraim Aloni, Aviv Frommer and David Finzi, IEE
E Electron Device Letters, Vol.21 Nov.2000.
【０００９】浮遊ゲートを有する不揮発性メモリ素子、
例えばフラッシュメモリ素子とは違って浮遊トラップ型
メモリ素子は電荷トラップ絶縁膜（図１の１４）のトラ
ップゾーンに電荷が注入されるので電荷トラップ絶縁膜
（図１の１４）に多数のデータ貯蔵領域を有することが
できる。
【００１０】図４は従来の２ビット書き込み可能な不揮
発性メモリ素子（2bit programmable non-volatile mem
ory device）を説明するための平面図である。
【００１１】図５は図４の不揮発性メモリ素子の等価回
路図である。
【００１２】図４及び図５を参照すると、従来の不揮発
性メモリ素子は、半導体基板に複数のビットラインｂｌ
が一定の間隔で配置される。ビットラインｂｌは半導体
基板内に不純物が注入された不純物拡散層に形成され
る。ビットラインｂｌの上部を横切って複数のワードラ
インｗｌが一定の間隔で並んで配置される。ビットライ
ンｂｌの各々に外部電圧を印加するための金属配線３６
がビットラインプラグ３４を通じて接続される。示され
ないが、ワードラインｗｌの各々と半導体基板との間に
は電荷トラップ絶縁膜を含む多層絶縁膜（図１の１８）
が介在される。このセルアレイで隣接した二つのビット
ラインｂｌと、二つのビットラインｂｌを横切る一つの
ワードラインｗｌとはメモリセルＳ２を構成する。二つ
のビットライン、即ち第１及び第２ビットラインｂｌ
１，ｂｌ２及び一つのワードラインｗｌ１を選択してメ
モリセルＳ２を選択する。第１ビットｂ１を書き込むた
めに選択ワードラインｗｌ１に１０Ｖ乃至２０Ｖの電圧
を印加し、第１ビットラインｂｌ１に５Ｖ乃至７Ｖを印
加し、第２ビットラインｂｌ２に接地電圧を印加する。
この際、第１ビットラインｂｌ１に隣接した領域で熱電
子が発生し、熱電子が電荷トラップ絶縁膜のトラップゾ
ーンに注入されて第１ビットｂ１が書き込まれる。同様
に、選択ワードラインｗｌ１に１０Ｖ乃至２０Ｖの電圧
を印加し、第２ビットラインｂｌ２に５Ｖ乃至７Ｖを印
加し、第１ビットラインｂｌ１に接地電圧を印加して第
２ビットｂ２を書き込む。結論的に、一つのメモリセル
に第１及び第２ビットｂ１，ｂ２の２ビットが貯蔵され
る。第１ビットｂ１及び第２ビットｂ２を書き込む間、
他のワードラインｗｌ及びビットラインｂｌはフローテ
ィングされる。
【００１３】第１ビットｂ１を読み取るための読み取り
動作は、選択ワードラインｗｌ１に３Ｖを印加し、第１
ビットラインｂｌ１に接地電圧を印加し、第２ビットラ
インｂｌ２に１Ｖ乃至２Ｖの電圧を印加する。第２ビッ
トｂ２は選択ワードラインｗｌ１に３Ｖを印加し、第２
ビットラインｂｌ２に接地電圧を印加し、第１ビットラ
インｂｌ１に１Ｖ乃至２Ｖの電圧を印加することにより
読み取る。
【００１４】示されたように、従来の２ビット書き込み
可能な不揮発性メモリ素子はビットラインが拡散層より
成る。従って、書き込まれたビットを読み取るために選
択されたビットラインに１Ｖ乃至２Ｖを印加する時、ビ
ットライン電圧を上昇させるために長時間の充電時間
（charging time）が必要である。これにより高速動作
のための数十ナノ秒の読み取り時間を満足させることが
できない。
【００１５】
【発明が解決しようとする課題】本発明の目的は一つの
メモリセルに２ビット貯蔵可能な不揮発性メモリ素子、
その駆動方法及びその製造方法を提供することである。
【００１６】本発明の他の目的は高速動作が可能な２ビ
ット不揮発性メモリ素子、その動作方法及びその製造方
法を提供することである。
【００１７】
【課題を解決するための手段】前述した目的を達成する
ために本発明は面積が同一なソース／ドレーン領域を有
する不揮発性メモリ素子を提供する。この素子は、半導
体基板の所定領域に活性領域を画定する複数の素子分離
膜が一定間隔に平行に配置される。素子分離膜の上部を
横切って複数のワードラインが一定間隔に並んで配置さ
れ、ワードラインと活性領域との間に多層絶縁膜が介在
される。多層絶縁膜は電荷トラップ絶縁膜を含む。隣接
した一対のワードラインと、これら一対のワードライン
が横切る隣接した素子分離膜とで画定された領域の各々
にソース／ドレーン領域が形成される。半導体基板上の
ソース／ドレーン領域は面積が同一である。本発明の一
様態でソース／ドレーン領域の各々にビットラインが接
続される。ビットラインはワードラインを横切って並ん
で配置され、ワードライン方向と垂直な断面において、
ワードライン両側に配置された一対のソース／ドレーン
領域は相異なるビットラインに接続される。又、電荷ト
ラップ絶縁膜はシリコン窒化膜で形成することができ、
多層絶縁膜は電荷トラップ絶縁膜の上，下に形成された
シリコン酸化膜を含む。
【００１８】前述した目的を達成するために本発明は前
述した不揮発性メモリ素子の駆動方法を提供する。この
素子の駆動方法は書き込み及び読み取り動作を含む。先
ず、書き込み動作は、任意の隣接した一対のビットライ
ン、即ち第１及び第２ビットラインを選択し、一つのワ
ードラインを選択して第１ビットラインに第１レベル電
圧、第２ビットラインに接地電圧、選択されたワードラ
インに書き込み電圧を印加して選択されたメモリセルを
構成する電荷トラップ絶縁膜の第１ビットラインに隣接
した領域に第１ビットを書き込む。同様に、第２ビット
ラインに第１レベル電圧、第１ビットラインに接地電
圧、選択されたワードラインに書き込み電圧を印加して
電荷トラップ絶縁膜の第２ビットラインと隣接した領域
に第２ビットを書き込む。この素子の読み取り動作は、
第１ビットラインに接地電圧、第２ビットラインに第１
レベル電圧よりも低い第２レベル電圧、選択されたワー
ドラインに書き込み電圧よりも低い読み取り電圧を印加
して第１ビットを読み取り、第２ビットラインに接地電
圧、第１ビットラインに第２レベル電圧、選択されたワ
ードラインに読み取り電圧を印加して第２ビットを読み
取る。
【００１９】前述した目的を達成するために本発明は面
積が同一なソース／ドレーン領域を有する不揮発性メモ
リ素子の製造方法を提供する。この製造方法は、半導体
基板の所定領域に一定の間隔で配列された複数の素子分
離膜を形成して活性領域を画定する。素子分離膜が形成
された半導体基板の全面に多層絶縁膜及びゲート導電膜
を順次に形成する。ゲート導電膜及び多層絶縁膜を順次
にパターニングして一定の間隔で素子分離膜を横切る複
数のワードラインを形成する。これと同時に、ワードラ
インと素子分離膜とが交差して同一面積の、半導体基板
が露出した複数の孤立した領域を形成する。孤立した領
域の半導体基板内に不純物を注入して行方向及び列方向
に配列された複数のソース／ドレーン領域を形成する。
多層絶縁膜は少なくとも一つの層の電荷トラップ絶縁膜
を含んで形成することができる。電荷トラップ絶縁膜は
シリコン窒化膜で形成することができる。又、多層絶縁
膜は電荷トラップ絶縁膜の上部及び下部にシリコン酸化
膜で形成することができる。
【００２０】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず異なる形
態に具体化することもできる。むしろ、ここで紹介され
る実施形態は開示された内容が徹底していて完全になる
ことができるようにそして当業者に本発明の思想を充分
に伝達することができるようにするため提供されること
である。図面において、層及び領域の厚さは明確性を期
するため誇張されたことである。又、層が他の層又は基
板“上”にあると言及される場合にそれは他の層又は基
板上に直接形成され得るか、又はそれらの間に第３の層
が介在され得る。明細書全体に亘って同一の参照番号は
同一の構成要素を示す。
【００２１】図６は本発明の第１実施形態による不揮発
性メモリ素子を説明するための平面図である。
【００２２】図７は図６のＩ−Ｉ′に沿って取られた本
発明の第１実施形態による不揮発性メモリ素子を示した
断面図である。
【００２３】図８は図６のＩＩ−ＩＩ′に沿って取られ
た本発明の第１実施形態による不揮発性メモリ素子を示
した断面図である。
【００２４】図９は図６のＩＩＩ−ＩＩＩ′に沿って取
られた本発明の第１実施形態による不揮発性メモリ素子
を示した断面図である。
【００２５】図１０は図６のＩＶ−ＩＶ′に沿って取ら
れた本発明の第１実施形態による不揮発性メモリ素子を
示した断面図である。
【００２６】図６乃至図１０を参照すると、半導体基板
５０の所定領域に第１素子分離膜５２が配置される。第
１素子分離膜５２は行方向及び列方向に各々所定のピッ
チに配置される。第１素子分離膜５２から行方向及び列
方向に各々１／２ピッチずつ移動した位置に第２素子分
離膜５３が配置される。第１素子分離膜５２及び第２素
子分離膜５３は活性領域５４を画定する。第１素子分離
膜５２及び第２素子分離膜５３は同一の形状を有する。
第１素子分離膜５２及び第２素子分離膜５３は行方向の
幅が列方向の幅よりも狭いことが望ましく、第１素子分
離膜５２の行方向ピッチは素子分離膜の行方向の幅の２
倍よりも広いことが望ましい。
【００２７】第１素子分離膜５２及び第２素子分離膜５
３の上部を行方向に横切る複数のワードラインｗｌが一
定の間隔で配置される。各ワードラインｗｌは第１素子
分離膜５２及び第２素子分離膜５３の上部を交替に横切
る。又、各々の素子分離膜５２，５３の上部を一対のワ
ードラインｗｌが横切る。隣接した一対の第１素子分離
膜５２と一対の素子分離膜５２の上部を横切る一対のワ
ードラインｗｌとによって画定された領域に各々第１ソ
ース／ドレーン領域６４が形成される。又、隣接した一
対の第２素子分離膜５３と一対の第２素子分離膜５３の
上部を横切る一対のワードラインｗｌとによって画定さ
れた領域に各々第２ソース／ドレーン領域６５が形成さ
れる。ワードラインｗｌと活性領域５４との間に多層絶
縁膜６２が介在される。多層絶縁膜６２は少なくとも一
つの層の電荷トラップ絶縁膜５８を含む。例えば、電荷
トラップ絶縁膜５８はシリコン窒化膜で形成することが
できる。多層絶縁膜６２は順次に積層されたトンネル絶
縁膜５６、電荷トラップ絶縁膜５８及びブロッキング絶
縁膜６０から構成することができる。トンネル絶縁膜５
６及びブロッキング絶縁膜６０はシリコン酸化膜で形成
することができ、電荷トラップ絶縁膜５８はシリコン窒
化膜で形成することができる。第１及び第２ソース／ド
レーン領域６４，６５に隣接した領域である電荷トラッ
プ絶縁膜５８の縁領域に各々一つのデータ貯蔵領域ｂが
存在する。
【００２８】第１ソース／ドレーン領域６４及び第２ソ
ース／ドレーン領域６５の各々の中央にビットラインプ
ラグ６８が接続される。ビットラインプラグ６８は半導
体基板の全面に覆われた層間絶縁膜６６を貫通する。ワ
ードラインｗｌの上部を列方向に横切って複数の第１ビ
ットラインｂｌ１及び第２ビットラインｂｌ２が配置さ
れる。第１ビットラインｂｌ１は第１ソース／ドレーン
領域６４に接続され、第２ビットラインｂｌ２は第２ソ
ース／ドレーン領域６５に接続される。第１ビットライ
ンｂｌ１及び第２ビットラインｂｌ２は半導体基板上に
交替に一定の間隔で配置される。各々のビットラインｂ
ｌ１，ｂｌ２は一列に配列されたビットラインプラグ６
８を通じて一列のソース／ドレーン領域に接続される。
ダマシン工程を使用してビットラインを形成する場合、
第１及び第２ビットラインｂｌ１，ｂｌ２は絶縁膜に形
成された鋳型層７２によって絶縁される。鋳型層７２は
層間絶縁膜６６と同様の物質で構成することができ、鋳
型層７２及び層間絶縁膜６６はシリコン酸化膜で形成す
ることができる。鋳型層７２と層間絶縁膜６６との間に
は他の絶縁層７０が介在されるが、他の絶縁層７０は鋳
型層７２及び層間絶縁膜６６に対してエッチング選択性
を有する絶縁膜であって、例えばシリコン窒化膜であり
得る。ビットラインｂｌ１，ｂｌ２を通常的なフォトリ
ソグラフィ工程及びエッチング工程を使用して形成する
場合、ビットラインｂｌ１，ｂｌ２の間の領域には金属
層間絶縁膜ＩＭＤ（inter metal dielectric layer）を
形成することができる。
【００２９】図１１は本発明の第１実施形態による不揮
発性メモリ素子の駆動方法を説明するための等価回路図
である。
【００３０】図１１を参照すると、複数のビットライン
ｂｌが一方向に配置され、ビットラインｂｌを垂直に横
切って複数のワードラインｗｌが配置される。ワードラ
インｗｌは複数のメモリセルから構成される。ワードラ
インを共有する二つのメモリセルと、隣接した他のワー
ドラインを共有する二つのメモリセルとは、一つのソー
ス／ドレーン領域を共有する。即ち、隣接した四つのメ
モリセルは一つのソース／ドレーン領域を共有する。各
ビットラインｂｌはメモリセルのソース／ドレーン領域
に接続される。各メモリセルはワードライン両側に二つ
のソース／ドレーン領域を有するが、各ソース／ドレー
ン領域は相異なるビットラインに接続される。即ち、隣
接した二つのビットラインはこれらの間がメモリセルの
二つのソース／ドレーン領域に各々接続される。
【００３１】本発明でメモリ素子の書き込み動作は隣接
した二つのビットラインを選択し、一つのワードライン
を選択して一つのメモリセルを選択することを含む。例
えば、第１ビットラインｂｌ１及び第２ビットラインｂ
ｌ２を選択し、任意のワードラインｗｌ１を選択するこ
とにより、メモリセルＳ３が選択される。選択されたワ
ードラインｗｌ１に１０Ｖ乃至２０Ｖのプログラム電圧
を印加し、第１ビットラインｂｌ１に５Ｖ乃至７Ｖの電
圧を印加し、第２ビットラインｂｌ２に接地電圧を印加
する。選択されない他のビットラインｂｌ及びワードラ
インｗｌはフローティングされる。半導体基板には接地
電圧が印加される。この際、第１ビットラインｂｌ１の
付近から発生した熱電子が第１ビットラインｂｌ１に隣
接した電荷トラップ絶縁膜（図１０の５８）内のトラッ
プゾーンに注入されて第１ビットｂｌが書き込まれる。
同様に、選択されたワードラインｗｌ１に１０Ｖ乃至２
０Ｖのプログラム電圧を印加し、第２ビットラインｂｌ
２に５Ｖ乃至７Ｖの電圧を印加し、第１ビットラインｂ
ｌ１に接地電圧を印加する。その結果、第２ビットライ
ンｂｌ２に隣接した電荷トラップ絶縁膜（図１０の５
８）内に第２ビットｂ２が書き込まれる。
【００３２】第１ビットｂ１を読み取るための読み取り
動作は選択されたワードラインｗｌ１に書き込み状態の
メモリセルのスレッショルド電圧よりも低く、消去状態
のスレッショルド電圧よりも高い読み取り電圧を印加す
る。本発明の実施形態では３Ｖの読み取り電圧を印加す
る。又、第１ビットラインｂｌ１に接地電圧を印加し、
第２ビットラインｂｌ２に１Ｖ乃至２Ｖを印加する。こ
の際、第１ビットｂｌ１の下部にチャンネルが形成され
て書き込み状態である場合セル電流が流れずに、消去状
態である場合セル電流が流れる。セル電流を使用してデ
ータを判読する。同様に、選択されたワードラインｗｌ
１に読み取り電圧を印加し、第１ビットラインｂｌ１に
１Ｖ乃至２Ｖの電圧を印加し、第２ビットラインｂｌ２
に接地電圧を印加することにより第２ビットｂ２を読み
取ることができる。
【００３３】前述したように、本発明の不揮発性メモリ
素子は各メモリセルのソース／ドレーン領域は同一の形
状を有し、ソース／ドレーン領域に隣接した電荷トラッ
プ絶縁膜内に各々一つのビットが貯蔵される貯蔵領域を
有する。併せて、従来の２ビット書き込み可能な不揮発
性メモリ素子とは違って拡散層の面積が広まらずに、四
つの隣接したセルに共有されて狭い面積を有する。従っ
て、低抵抗及び低キャパシタンスを有するので高速読み
取り動作を具現することができる。
【００３４】図１２、図１４、図１６及び図１８は本発
明の一実施形態による不揮発性メモリ素子の製造方法を
説明するための工程平面図である。
【００３５】図１３、図１５、図１７及び図１９は各々
図１２、図１４、図１６及び図１８のＶ−Ｖ′に沿って
取られた本発明の一実施形態による不揮発性メモリ素子
の製造方法を説明するための工程断面図である。
【００３６】図１２乃至図１３を参照すると、半導体基
板５０の所定領域に行方向及び列方向に所定のピッチを
有する第１素子分離膜５２と、第１素子分離膜５２から
行方向及び列方向に各々１／２ピッチずつ移動した位置
に配置された第２素子分離膜５３とを形成する。第１素
子分離膜５２及び第２素子分離膜５３は同一の形状を有
し、行方向の幅よりも列方向の幅が広い。第１素子分離
膜５２の行方向ピッチは素子分離膜の行方向幅の２倍よ
りも広く配置されるように形成する。第１素子分離膜５
２及び第２素子分離膜５３は活性領域５４を画定する。
【００３７】図１４及び図１５を参照すると、第１素子
分離膜５２及び第２素子分離膜５３の上部を行方向に横
切る複数のワードラインｗｌを形成する。ワードライン
ｗｌは第１及び第２素子分離膜５２，５３が形成された
結果物の全面に多層絶縁膜及びゲート導電膜を形成し、
ゲート導電膜及び多層絶縁膜を順次にパターニングして
形成することができる。多層絶縁膜６２は順次に積層さ
れたトンネル絶縁膜５６、電荷トラップ絶縁膜５８及び
ブロッキング絶縁膜６０を含む。結論的に、ワードライ
ンｗｌの各々と活性領域５４との間に多層絶縁膜６２が
介在される。トンネル絶縁膜５６及びブロッキング絶縁
膜６０はシリコン酸化膜で形成することができ、電荷ト
ラップ絶縁膜５８はシリコン窒化膜で形成することがで
きる。電荷トラップ絶縁膜５８は複数層から構成するこ
ともできる。ワードラインｗｌは一定の間隔で平行に配
置されるように形成する。又、第１素子分離膜５２及び
第２素子分離膜５３の各々の上部に二つのワードライン
ｗｌが配置される。ワードラインｗｌの各々は交替に第
１素子分離膜５２及び第２素子分離膜５３の上部を横切
る。
【００３８】図１６及び図１７を参照すると、ワードラ
インｗｌをイオン注入マスクとして使用して活性領域５
４内に不純物を注入する。その結果、一対のワードライ
ンｗｌと一対のワードラインｗｌが横切る隣接した一対
の第１素子分離膜５２との間の活性領域内に各々第１ソ
ース／ドレーン領域６４が形成され、一対のワードライ
ンｗｌと一対のワードラインｗｌが横切る隣接した一対
の第２素子分離膜５３との間の活性領域内に各々第２ソ
ース／ドレーン領域６５が形成される。第１及び第２ソ
ース／ドレーン領域６４，６５が形成された半導体基板
の全面に層間絶縁膜６６を形成する。層間絶縁膜６６は
シリコン酸化膜で形成することができる。層間絶縁膜６
６を貫通して第１及び第２ソース／ドレーン領域６４，
６５の各々に接続されたビットラインプラグ６８を形成
する。ビットラインプラグ６８は各々第１及び第２ソー
ス／ドレーン領域６４，６５の中央に位置するように形
成するのが望ましい。
【００３９】図１８及び図１９を参照すると、層間絶縁
膜６６上にエッチング阻止膜７０を形成し、エッチング
阻止膜７０上に鋳型膜７２を形成する。鋳型膜７２及び
エッチング阻止膜７０を順次にパターニングしてワード
ラインｗｌの上部を横切ってビットラインプラグ６８を
露出させる複数のグルーブｇを形成する。次いで示され
なかったが、グルーブｇが形成された結果物の全面にグ
ルーブの内部を充填する導電膜を形成し、化学的機械的
研磨工程を使用して導電膜を研磨して鋳型膜７２を露出
させると同時にグルーブ内に充填された第１及び第２ビ
ットラインｂｌ１，ｂｌ２を形成する。
【００４０】図２０は本発明の第２実施形態による不揮
発性メモリ素子を説明するための平面図である。
【００４１】図２１は本発明の第２実施形態による不揮
発性メモリ素子を説明するため図２０のＶＩ−ＶＩ′に
沿って取られた断面図である。
【００４２】図２０及び図２１を参照すると、半導体基
板８０の所定領域に素子分離膜８２を形成して複数の活
性領域８４を画定する。活性領域８４は一定の間隔で並
んで配置される。活性領域８４の上部を横切って一定の
間隔に並んで配置された複数のワードラインｗｌが配置
される。各ワードラインｗｌと活性領域８４との間に多
層絶縁膜９２が介在される。多層絶縁膜９２は順次に積
層されたトンネル絶縁膜８６、電荷トラップ絶縁膜８８
及びブロッキング絶縁膜９０を含む。トンネル絶縁膜８
６及びブロッキング絶縁膜９０はシリコン酸化膜で形成
することができ、電荷トラップ絶縁膜８８はシリコン窒
化膜で形成することができる。電荷トラップ絶縁膜８８
は多層構造を有することもできる。ワードラインｗｌの
両側の活性領域８４内に各々ソース／ドレーン領域９４
が形成される。ワードラインｗｌ及び活性領域８４は一
定の間隔で配置されるのでソース／ドレーン領域９４は
一定の面積を有する。従って、ソース／ドレーン領域９
４は一定の抵抗及びキャパシタンスを有する。ソース／
ドレーン領域９４に隣接した領域である電荷トラップ絶
縁膜８８の縁領域に各々一つのデータ貯蔵領域ｂが存在
する。ソース／ドレーン領域９４の各々にビットライン
プラグ９８が接続される。半導体基板８０の全面は層間
絶縁膜９６に覆われ、ビットラインプラグ９８は層間絶
縁膜９６を貫通してソース／ドレーン領域９４に接続さ
れる。従って、ビットラインプラグ９８は行方向及び列
方向に各々一定の間隔で配置される。層間絶縁膜９６上
にビットラインプラグ９８に接続された複数のビットラ
インｂｌが配置される。ビットラインｂｌはワードライ
ンｗｌの上部を横切って一定間隔に配置される。各ビッ
トラインｂｌは隣接した２列のソース／ドレーン領域９
４に交番して接続される。例えば、ｎ番目ビットライン
がｍ列及びｍ＋１列のソース／ドレーン領域９４に接続
される時、ｎ番目ビットラインはｍ列の奇数行ソース／
ドレーン領域及びｍ＋１列の偶数行ソース／ドレーン領
域に接続される。結果的に、ソース／ドレーン領域の各
列において、奇数行ソース／ドレーン領域は一つのビッ
トラインに接続され、偶数行は隣接した他の一つのビッ
トラインに接続される。従って、ワードラインｗｌを横
切る方向の断面において、ワードラインｗｌの両側のソ
ース／ドレーン９４は隣接した他のビットラインｂｌに
各々接続される。ビットラインｂｌは絶縁膜によって絶
縁される。ビットラインｂｌをダマシン工程を使用して
形成する場合、絶縁膜は順次に積層されたエッチング阻
止膜１００及び鋳型膜１０２を含む。
【００４３】図２２は本発明の第２実施形態による不揮
発性メモリ素子の駆動方法を説明するための等価回路図
である。
【００４４】図２２を参照すると、複数のワードライン
ｗｌが一方向に配置され、ワードラインｗｌを横切る方
向に複数のビットラインｂｌが配置される。複数のメモ
リセルは行方向及び列方向にマトリックス状に配列され
る。各行のメモリセルはワードラインを共有する。隣接
したワードラインを構成する同一列上の隣接したメモリ
セルは、一つのソース／ドレーン領域を共有する。各ビ
ットラインは隣接した２列のメモリセルのソース／ドレ
ーン領域のうち一つに代わる代わる行って接続される。
例えば、ｎ列の奇数番目メモリセルとｎ＋１列の偶数番
目メモリセルは一つのビットラインに接続され、ｎ列の
偶数番目メモリセルはｎ−１列の奇数番目メモリセルと
他のビットラインに接続され、ｎ＋１列の奇数番目メモ
リセルはｎ＋２列の偶数番目メモリセルとさらに他のビ
ットラインに接続される。即ち、各メモリセルが有する
一対のソース／ドレーン領域は隣接したビットラインｂ
ｌに各々接続される。
【００４５】以下、本発明の第２実施形態による不揮発
性メモリ素子の書き込み動作を説明する。先ず、任意の
第１ビットラインｂｌ１及び第２ビットラインｂｌ２を
選択し、任意のワードラインｗｌ１を選択することによ
り、書き込むメモリセルＳ４が選択される。選択された
ワードラインｗｌ１に１０Ｖ乃至２０Ｖのプログラム電
圧を印加し、第１ビットラインｂｌ１に５Ｖ乃至７Ｖの
電圧を印加し、第２ビットラインｂｌ２に接地電圧を印
加する。選択されない他のビットラインｂｌ及びワード
ラインｗｌはフローティングされる。半導体基板には接
地電圧が印加される。この際、第１ビットラインｂｌ１
の付近から発生した熱電子が第１ビットラインｂｌ１に
隣接した電荷トラップ絶縁膜（図２１の８８）内のトラ
ップゾーンに注入されて第１ビットｂ１が書き込まれ
る。同様に、選択されたワードラインｗｌ１に１０Ｖ乃
至２０Ｖのプログラム電圧を印加し、第２ビットライン
ｂｌ２に５Ｖ乃至７Ｖの電圧を印加し、第１ビットライ
ンｂｌ１に接地電圧を印加する。その結果、第２ビット
ラインｂｌ２に隣接した電荷トラップ絶縁膜（図２１の
８８）内に第２ビットｂ２が書き込まれる。
【００４６】第１ビットｂ１を読み取るための読み取り
動作は、選択されたワードラインｗｌ１に、書き込み状
態のメモリセルのスレッショルド電圧よりは低く、消去
状態のスレッショルド電圧よりは高い読み取り電圧を印
加する。本発明の実施形態では３Ｖの読み取り電圧を印
加する。又、第１ビットラインｂｌ１に接地電圧を印加
し、第２ビットラインｂｌ２に１Ｖ乃至２Ｖを印加す
る。この際、第１ビットｂ１の下部にチャンネルが形成
されて書き込み状態である場合セル電流が流れずに、消
去状態である場合セル電流が流れる。セル電流を使用し
てデータを判読する。同様に、選択されたワードライン
ｗｌ１に読み取り電圧を印加し、第１ビットラインｂｌ
１に１Ｖ乃至２Ｖの電圧を印加し、第２ビットラインｂ
ｌ２に接地電圧を印加することにより第２ビットｂ２を
読み取ることができる。
【００４７】前述したように本発明の不揮発性メモリ素
子は各メモリセルのソース／ドレーン領域は同一の形状
を有し、各々のソース／ドレーン領域に隣接した電荷ト
ラップ絶縁膜内に一つのデータビットが貯蔵される電荷
貯蔵領域を有する。併せて、従来の２ビット書き込み可
能な不揮発性メモリ素子とは違って隣接した二つのメモ
リセルが共有する島型ソース／ドレーン領域を有する。
従って、ソース／ドレーン領域の抵抗及びキャパシタン
スが低いので高速動作が可能である。
【００４８】図２３、図２５、図２７及び図２９は本発
明の第２実施形態による不揮発性メモリ素子の製造方法
を説明するための工程平面図である。
【００４９】図２４、図２６、図２８及び図３０は各々
図２３、図２５、図２７及び図２９のＶＩ−ＶＩ′に沿
って取られた本発明の第２実施形態による不揮発性メモ
リ素子の製造方法を説明するための工程断面図である。
【００５０】図２３及び図２４を参照すると、半導体基
板８０の所定領域に素子分離膜８２を形成して複数の活
性領域８４を画定する。活性領域８４は一定の間隔で配
置されるように形成する。
【００５１】図２５乃至図２６を参照すると、半導体基
板８０の全面に多層絶縁膜及びゲート導電膜を順次に形
成し、ゲート導電膜及び多層絶縁膜９２を順次にパター
ニングして活性領域８４を横切る複数のワードラインｗ
ｌを形成する。ワードラインｗｌは一定の間隔で平行に
配置されるように形成する。各ワードラインｗｌと活性
領域８４との間には多層絶縁膜９２が介在される。多層
絶縁膜９２はトンネル絶縁膜８６、電荷トラップ絶縁膜
８８及びブロッキング絶縁膜９０を順次に積層して形成
することができる。トンネル絶縁膜８６及びブロッキン
グ絶縁膜９０はシリコン酸化膜で形成することができ、
電荷トラップ絶縁膜８８はシリコン窒化膜で形成するこ
とができる。
【００５２】図２７及び図２８を参照すると、ワードラ
インｗｌをイオン注入マスクとして使用して活性領域８
４内に不純物を注入して複数のソース／ドレーン領域９
４を形成する。ソース／ドレーン領域９４は半導体基板
８０上に行方向及び列方向に各々所定間隔にマトリック
ス状に配置される。次いで、半導体基板８０の全面に層
間絶縁膜９６を形成する。層間絶縁膜９６を貫通してソ
ース／ドレーン領域９４の各々にビットラインプラグ９
８を接続させる。その結果、半導体基板８０上にマトリ
ックス状に配置されたビットラインプラグ９８が形成さ
れる。
【００５３】図２９及び図３０を参照すると、層間絶縁
膜９６上にエッチング阻止膜１００及び鋳型膜１０２を
順次に形成する。エッチング阻止膜１００は層間絶縁膜
９６及び鋳型膜１０２に対してエッチング選択性を有す
る絶縁膜で形成するのが望ましい。即ち、層間絶縁膜９
６及び鋳型膜１０２はシリコン酸化膜で形成することが
でき、エッチング阻止膜１００はシリコン窒化膜で形成
することができる。鋳型膜１０２及びエッチング阻止膜
１００を順次にパターニングしてワードラインｗｌの上
部を横切る複数のグルーブｇを形成する。この際、グル
ーブｇは隣接した２列のビットラインプラグ９８を交代
に露出させるように形成する。次いで、示されなかった
がグルーブｇ内に導電膜を充填して層間絶縁膜９６上に
複数のビットライン（図２０のｂｌ）を形成する。各々
のビットラインｂｌは隣接した２列のビットラインプラ
グ９８に交代に接続される。即ち、所定列のビットライ
ンプラグ９８のうち偶数番目ビットラインプラグ９８は
一つのビットラインに接続され、奇数番目ビットライン
プラグ９８はビットラインと隣接した他のビットライン
に接続される。
【００５４】前述した方法と違う方法で、ビットライン
ｂｌは導電膜を形成した後、通常のフォトリソグラフィ
工程（photolithography process）を使用して形成する
こともできる。
【００５５】
【発明の効果】前述したように本発明によると、不揮発
性メモリ素子のソース／ドレーン領域は隣接した一対の
素子分離膜と、素子分離膜を横切る隣接した一対のワー
ドラインとで画定された領域に形成されて相対的に低抵
抗及びキャパシタンスを有する。又、各メモリセルは抵
抗及びキャパシタンスが同一な一対のソース／ドレーン
領域を有する。その結果、セル電流の強度が高くて早い
読み取り速度を有することができ、メモリセルは対称的
なソース／ドレーン領域を有するので同一の駆動条件で
２ビット書き込みが可能な不揮発性メモリセルを提供す
ることができる。
【図面の簡単な説明】
【図１】 典型的な浮遊トラップ型不揮発性メモリ素子
を示した断面図である。
【図２】 通常的なＮＯＲセルアレイ構造を有する不揮
発性メモリ素子を説明するための平面図である。
【図３】 通常的なＮＯＲセルアレイ構造を有する不揮
発性メモリ素子を説明するための等価回路図である。
【図４】 従来の２ビット書き込み可能な不揮発性メモ
リ素子を説明するための平面図である。
【図５】 図４の不揮発性メモリ素子の等価回路図であ
る。
【図６】 本発明の第１実施形態による不揮発性メモリ
素子を説明するための平面図である。
【図７】 図６のＩ−Ｉ′に沿って取られた本発明の第
１実施形態による不揮発性メモリ素子を示した断面図で
ある。
【図８】 図６のＩＩ−ＩＩ′に沿って取られた本発明
の第１実施形態による不揮発性メモリ素子を示した断面
図である。
【図９】 図６のＩＩＩ−ＩＩＩ′に沿って取られた本
発明の第１実施形態による不揮発性メモリ素子を示した
断面図である。
【図１０】 図６のＩＶ−ＩＶ′に沿って取られた本発
明の第１実施形態による不揮発性メモリ素子を示した断
面図である。
【図１１】 本発明の第１実施形態による不揮発性メモ
リ素子の駆動方法を説明するための等価回路図である。
【図１２】 本発明の一実施形態による不揮発性メモリ
素子の製造方法を説明するための工程平面図である。
【図１３】 図１２のＶ−Ｖ′に沿って取られた本発明
の一実施形態による不揮発性メモリ素子の製造方法を説
明するための工程平面図である。
【図１４】 本発明の一実施形態による不揮発性メモリ
素子の製造方法を説明するための工程平面図である。
【図１５】 図１４のＶ−Ｖ′に沿って取られた本発明
の一実施形態による不揮発性メモリ素子の製造方法を説
明するための工程平面図である。
【図１６】 本発明の一実施形態による不揮発性メモリ
素子の製造方法を説明するための工程平面図である。
【図１７】 図１６のＶ−Ｖ′に沿って取られた本発明
の一実施形態による不揮発性メモリ素子の製造方法を説
明するための工程平面図である。
【図１８】 本発明の一実施形態による不揮発性メモリ
素子の製造方法を説明するための工程平面図である。
【図１９】 図１８のＶ−Ｖ′に沿って取られた本発明
の一実施形態による不揮発性メモリ素子の製造方法を説
明するための工程平面図である。
【図２０】 本発明の第２実施形態による不揮発性メモ
リ素子を説明するための平面図である。
【図２１】 本発明の第２実施形態による不揮発性メモ
リ素子を説明するため図２０のＶＩ−ＶＩ′に沿って取
られた断面図である。
【図２２】 本発明の第２実施形態による不揮発性メモ
リ素子の駆動方法を説明するための等価回路図である。
【図２３】 本発明の第２実施形態による不揮発性メモ
リ素子の製造方法を説明するための工程平面図である。
【図２４】 図２３のＶＩ−ＶＩ′に沿って取られた本
発明の第２実施形態による不揮発性メモリ素子の製造方
法を説明するための工程断面図である。
【図２５】 本発明の第２実施形態による不揮発性メモ
リ素子の製造方法を説明するための工程平面図である
【図２６】 図２５のＶＩ−ＶＩ′に沿って取られた本
発明の第２実施形態による不揮発性メモリ素子の製造方
法を説明するための工程断面図である。
【図２７】 本発明の第２実施形態による不揮発性メモ
リ素子の製造方法を説明するための工程平面図である。
【図２８】 図２７のＶＩ−ＶＩ′に沿って取られた本
発明の第２実施形態による不揮発性メモリ素子の製造方
法を説明するための工程断面図である。
【図２９】 本発明の第２実施形態による不揮発性メモ
リ素子の製造方法を説明するための工程平面図である。
【図３０】 図２９のＶＩ−ＶＩ′に沿って取られた本
発明の第２実施形態による不揮発性メモリ素子の製造方
法を説明するための工程断面図である。
【符号の説明】
５０ 半導体基板 ５２ 第１素子分離膜 ５３ 第２素子分離膜 ５４ 活性領域 ５８ 電荷トラップ絶縁膜 ６２ 多層絶縁膜 ６４ 第１ソース／ドレーン領域 ６５ 第２ソース／ドレーン領域 ６６ 層間絶縁膜 ６８ ビットラインプラグ ７２ 鋳型層 ｗｌ ワードライン ｂｌ１ 第１ビットライン ｂｌ２ 第２ビットライン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP18 EP23 EP48 EP77 ER03 ER11 ER13 ER22 GA01 JA04 LA12 MA06 MA19 PR06 PR40 ZA21 5F101 BA45 BB05 BC02 BD01 BE02 BE05 BE07 BF05

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の所定領域に一定の間隔で配
    置されて活性領域を画定する複数の素子分離膜と、 前記素子分離膜の上部を横切って一定間隔に並んで配置
    された複数のワードラインと、 前記ワードラインと前記活性領域との間に介在され、電
    荷トラップ絶縁膜を含む多層絶縁膜と、 隣接した一対のワードラインと、これら一対のワードラ
    インが横切る隣接した素子分離膜とで画定された領域に
    各々形成されたソース／ドレーン領域と、を含み、 前記半導体基板上の前記ソース／ドレーン領域は面積が
    同一であることを特徴とするメモリ素子。
  2. 【請求項２】 前記ソース／ドレーン領域に隣接した領
    域の前記電荷トラップ絶縁膜内に各々データ貯蔵領域が
    存在することを特徴とする請求項１に記載のメモリ素
    子。
  3. 【請求項３】 前記多層絶縁膜は、 前記半導体基板上に形成されたトンネル絶縁膜と、 前記トンネル絶縁膜上に形成された電荷トラップ絶縁膜
    と、 前記電荷トラップ絶縁膜上に形成されたブロッキング絶
    縁膜とを含むことを特徴とする請求項１に記載のメモリ
    素子。
  4. 【請求項４】 前記電荷トラップ絶縁膜は少なくとも一
    層のシリコン窒化膜を含むことを特徴とする請求項１に
    記載のメモリ素子。
  5. 【請求項５】 前記ソース／ドレーン領域各々に接続さ
    れた複数の平行なビットラインを付加的に含み、 前記ワードライン方向と垂直な断面において、前記ワー
    ドライン両側に配置された一対のソース／ドレーン領域
    は相異なるビットラインに接続されていることを特徴と
    する請求項１に記載のメモリ素子。
  6. 【請求項６】 前記ソース／ドレーン領域は同一の形状
    を有することを特徴とする請求項１に記載のメモリ素
    子。
  7. 【請求項７】 前記各ワードラインと、 前記ワードラインと前記半導体基板との間の多層絶縁膜
    と、 前記ワードライン方向と垂直な断面において前記ワード
    ライン両側に配置された一対のソース／ドレーン領域
    と、は一つのメモリセルを構成し、 各メモリセルは隣接した他のワードラインのメモリセル
    と、前記ソース／ドレーン領域を共有することを特徴と
    する請求項１に記載のメモリ素子。
  8. 【請求項８】 各メモリセルは、 ワードラインを共有する隣接した一つのメモリセルと、
    隣接した一つのワードラインを共有する互いに隣接した
    二つのメモリセルと共に一つのソース／ドレーン領域を
    共有し、 ワードラインを共有する隣接した他のメモリセルと、隣
    接した他のワードラインを共有する互いに隣接した二つ
    のメモリセルと共に他のソース／ドレーン領域を共有す
    ることを特徴とする請求項７に記載のメモリ素子。
  9. 【請求項９】 半導体基板上に行方向及び列方向に各々
    一定のピッチで配列された複数の第１素子分離膜と、 各々の前記第１素子分離膜から行方向及び列方向に各々
    １／２ピッチずつ移動した位置に配列された複数の第２
    素子分離膜と、 前記第１及び第２素子分離膜の上部を交番して行方向に
    平行に横切り、一定間隔に配置された複数のワードライ
    ンと、 前記ワードラインと前記半導体基板との間に介在され、
    電荷トラップ絶縁膜を含む多層絶縁膜と、 隣接した一対のワードラインと、これら一対のワードラ
    インが横切る隣接した一対の第１素子分離膜とで画定さ
    れた領域に各々形成された第１ソース／ドレーン領域
    と、 隣接した一対のワードラインと、これら一対のワードラ
    インが横切る隣接した一対の第２素子分離膜とで画定さ
    れた領域に各々形成された第２ソース／ドレーン領域と
    を含み、 前記半導体基板上の第１及び第２トランジスタ領域は面
    積が同一なことを特徴とするメモリ素子。
  10. 【請求項１０】 前記第１及び第２ソース／ドレーン領
    域に隣接した領域の前記電荷トラップ絶縁膜内に各々デ
    ータ貯蔵領域が存在することを特徴とする請求項９に記
    載のメモリ素子。
  11. 【請求項１１】 前記多層絶縁膜は、 前記半導体基板上に形成されたトンネル絶縁膜と、 前記トンネル絶縁膜上に形成された電荷トラップ絶縁膜
    と、 前記電荷トラップ絶縁膜上に形成されたブロッキング絶
    縁膜とを含むことを特徴とする請求項９に記載のメモリ
    素子。
  12. 【請求項１２】 前記電荷トラップ絶縁膜は少なくとも
    一層のシリコン窒化膜を含むことを特徴とする請求項９
    に記載のメモリ素子。
  13. 【請求項１３】 前記ワードラインの上部を列方向に平
    行に横切り、互いに交番して配置された複数の第１及び
    第２ビットラインを付加的に含み、 第１ソース／ドレーン領域の各列は一つの第１ビットラ
    インに接続され、 第２ソース／ドレーン領域の各列は一つの第２ビットラ
    インに接続されていることを特徴とする請求項９に記載
    のメモリ素子。
  14. 【請求項１４】 半導体基板の所定領域に行方向に並ん
    で一定の間隔に配置された複数の素子分離膜と、 前記素子分離膜の上部を列方向に横切り、一定間隔に並
    んで配置された複数のワードラインと、 前記ワードラインと前記半導体基板との間に介在され、
    電荷トラップ絶縁膜を含む多層絶縁膜と、 隣接した一対のワードラインと、これら隣接したワード
    ラインが横切る隣接した一対の素子分離膜とで画定され
    た領域に各々形成されて行及び列に配列された複数のソ
    ース／ドレーン領域とを含み、 前記半導体基板上の前記ソース／ドレーン領域は面積が
    同一なことを特徴とするメモリ素子。
  15. 【請求項１５】 前記ソース／ドレーン領域に隣接した
    領域の前記電荷トラップ絶縁膜内に各々データ貯蔵領域
    が存在することを特徴とする請求項１４に記載のメモリ
    素子。
  16. 【請求項１６】 前記電荷トラップ絶縁膜は少なくとも
    一層のシリコン窒化膜を含むことを特徴とする請求項１
    ４に記載のメモリ素子。
  17. 【請求項１７】 前記多層絶縁膜は、 前記半導体基板上に形成されたトンネル絶縁膜と、 前記トンネル絶縁膜上に形成された電荷トラップ絶縁膜
    と、 前記電荷トラップ絶縁膜上に形成されたブロッキング絶
    縁膜とを含むことを特徴とする請求項１４に記載のメモ
    リ素子。
  18. 【請求項１８】 前記ワードラインを横切って平行に配
    置された複数のビットラインを付加的に含み、 前記各ワードライン両側に互いに対向して配置された一
    対のソース／ドレーン領域は各々相異なるビットライン
    に接続されていることを特徴とする請求項１４に記載の
    メモリ素子。
  19. 【請求項１９】 各々の前記ビットラインは各行のソー
    ス／ドレーン領域のうち選択された一つに接続されてい
    ることを特徴とする請求項１８に記載のメモリ素子。
  20. 【請求項２０】 各前記ビットラインは各行のソース／
    ドレーン領域のうち一つに接続され、隣接した二つの列
    のソース／ドレーン領域に交番して接続されていること
    を特徴とする請求項１９に記載のメモリ素子。
  21. 【請求項２１】 半導体基板上に平行に配置され、各々
    多数のメモリセルに構成された複数のワードラインと、
    前記ワードラインを横切って平行に配置されて各ワード
    ラインのソース／ドレーン領域のうち選択された一つに
    接続された複数のビットラインと、を含み、 前記メモリセルは、ワードラインと、前記ワードライン
    両側の半導体基板内に形成されたソース／ドレーン領域
    と、前記ワードラインと前記半導体基板との間に介在さ
    れた電荷トラップ絶縁膜と、を含み、 各メモリセルのソース／ドレーン領域のうち一つは隣接
    したワードラインを共有する二つのメモリセル及びワー
    ドラインを共有する隣接した一つのメモリセルと共有さ
    れ、他のソース／ドレーン領域は隣接した他のワードラ
    インを共有する二つのメモリセル及びワードラインを共
    有する隣接した他のメモリセルと共有され、 各メモリセルのソース／ドレーン領域は各々相異なるビ
    ットラインと接続されたメモリ素子を駆動する方法にお
    いて、 隣接した第１及び第２ビットライン及び一つのワードラ
    インを選択して第１ビットラインに第１レベル電圧、第
    ２ビットラインに接地電圧、選択されたワードラインに
    書き込み電圧を印加して前記選択されたメモリセルを構
    成する前記電荷トラップ絶縁膜の前記第１ビットライン
    に隣接した領域に第１ビットを書き込む第１ビット書き
    込み動作と、 前記第２ビットラインに第１レベル電圧、前記第１ビッ
    トラインに接地電圧、前記選択されたワードラインに書
    き込み電圧を印加して前記第２ビットラインと隣接した
    領域の前記電荷トラップ絶縁膜に第２ビットを書き込む
    第２ビット書き込み動作と、 前記第１ビットラインに接地電圧、前記第２ビットライ
    ンに前記第１レベル電圧より低い第２レベル電圧、前記
    選択されたワードラインに前記書き込み電圧より低い読
    み取り電圧を印加する第１ビット読み取り動作と、 前記第２ビットラインに接地電圧、前記第１ビットライ
    ンに第２レベル電圧、前記選択されたワードラインに読
    み取り電圧を印加する第２ビット読み取り動作と、を含
    むことを特徴とするメモリ素子の駆動方法。
  22. 【請求項２２】 前記書き込み動作及び前記読み取り動
    作で非選択された他のワードライン及び他のビットライ
    ンはフローティングさせることを特徴とする請求項２１
    に記載のメモリ素子の駆動方法。
  23. 【請求項２３】 半導体基板上に平行に配置され、各々
    多数のメモリセルから構成された複数のワードライン
    と、前記ワードラインを横切って平行に配置されて各ワ
    ードラインのソース／ドレーン領域のうち選択された一
    つに接続された複数のビットラインと、を含み、各メモ
    リセルは、ワードラインと、前記ワードライン両側の半
    導体基板内に形 成されたソース／ドレーン領域と、前記ワードライン及
    び前記半導体基板の間に介在された電荷トラップ絶縁膜
    と、を含み、 各メモリセルのソース／ドレーン領域のうち一つは隣接
    したワードラインのメモリセルのうち一つと共有され、
    ソース／ドレーン領域のうち他の一つは隣接した他のワ
    ードラインのメモリセルのうち一つと共有され、 前記各々のビットラインは隣接した二つ行を交番してソ
    ース／ドレーン領域に接続されたメモリ素子を駆動する
    方法において、 隣接した第１及び第２ビットライン及び一つのワードラ
    インを選択して第１ビットラインに第１レベル電圧、第
    ２ビットラインに接地電圧、選択されたワードラインに
    書き込み電圧を印加して前記選択されたメモリセルを構
    成する前記電荷トラップ絶縁膜の前記第１ビットライン
    に隣接した領域に第１ビットを書き込む第１ビット書き
    込み動作と、 前記第２ビットラインに第１レベル電圧、前記第１ビッ
    トラインに接地電圧、前記選択されたワードラインに書
    き込み電圧を印加して前記第２ビットラインと隣接した
    領域の前記電荷トラップ絶縁膜に第２ビットを書き込む
    第２ビット書き込み動作と、 前記第１ビットラインに接地電圧、前記第２ビットライ
    ンに前記第１レベル電圧よりも低い第２レベル電圧、前
    記選択されたワードラインに前記書き込み電圧よりも低
    い読み取り電圧を印加する第１ビット読み取り動作と、 前記第２ビットラインに接地電圧、前記第１ビットライ
    ンに第２レベル電圧、前記選択されたワードラインに読
    み取り電圧を印加する第２ビット読み取り動作と、を含
    むことを特徴とするメモリ素子の駆動方法。
  24. 【請求項２４】 前記書き込み動作及び前記読み取り動
    作で非選択された他のワードライン及び他のビットライ
    ンはフローティングさせることを特徴とする請求項２３
    に記載のメモリ素子の駆動方法。
  25. 【請求項２５】 半導体基板の所定領域に一定の間隔で
    配列された複数の素子分離膜を形成して活性領域を画定
    する段階と、 前記素子分離膜が形成された半導体基板の全面に多層絶
    縁膜及びゲート導電膜を順次に形成する段階と、 前記ゲート導電膜及び前記多層絶縁膜を順次にパターニ
    ングして一定の間隔で前記素子分離膜を横切る複数のワ
    ードラインを形成すると同時に、ワードラインと素子分
    離膜とが交差して複数の孤立した領域を形成する段階
    と、 前記孤立した領域の半導体基板内に不純物を注入して行
    方向及び列方向に配列された複数のソース／ドレーン領
    域を形成する段階と、を含むことを特徴とするメモリ素
    子の製造方法。
  26. 【請求項２６】 前記素子分離膜は前記半導体基板に一
    方向に一定の間隔で形成することを特徴とする請求項２
    ５に記載のメモリ素子の製造方法。
  27. 【請求項２７】 前記多層絶縁膜は少なくとも一つの層
    より成る電荷トラップ絶縁膜を含んで形成することを特
    徴とする請求項２５に記載のメモリ素子の製造方法。
  28. 【請求項２８】 前記多層絶縁膜を形成する段階は、 前記半導体基板上に形成されたトンネル絶縁膜を形成す
    る段階と、 前記トンネル絶縁膜上に形成された少なくとも一層の電
    荷トラップ絶縁膜を形成する段階と、 前記電荷トラップ絶縁膜上にブロッキング絶縁膜を形成
    する段階とを含むことを特徴とする請求項２５に記載の
    メモリ素子の製造方法。
  29. 【請求項２９】 前記トンネル絶縁膜及び前記ブロッキ
    ング絶縁膜はシリコン酸化膜で形成し、前記電荷トラッ
    プ絶縁膜はシリコン窒化膜で形成することを特徴とする
    請求項２８に記載のメモリ素子の製造方法。
  30. 【請求項３０】 前記ワードラインの上部を横切って前
    記ソース／ドレーン領域に接続された複数の並んだビッ
    トラインを形成する段階を付加的に含み、 前記ワードラインを横切る方向の断面において、前記ワ
    ードラインの両側に隣接して形成されたソース／ドレー
    ン領域に各々相異なるビットラインを接続させることを
    特徴とする請求項２５に記載のメモリ素子の製造方法。
  31. 【請求項３１】 半導体基板上に行方向及び列方向に各
    々一定のピッチで配列された複数の第１素子分離膜と、
    前記各々の第１素子分離膜から行方向及び列方向に各々
    １／２ピッチずつ移動した位置に配列された複数の第２
    素子分離膜とを形成する段階と、 前記第１及び第２素子分離膜が形成された半導体基板の
    全面に多層絶縁膜及びゲート導電膜を形成する段階と、 前記ゲート導電膜及び前記多層絶縁膜をパターニングし
    て前記第１及び第２素子分離膜の上部を交番して行方向
    に平行に横切り、一定間隔に配置された複数のワードラ
    インを形成する段階と、 前記ワードラインをイオン注入マスクとして使用して前
    記半導体基板内に不純物を注入して隣接した一対のワー
    ドラインと、これら一対のワードラインが横切る隣接し
    た一対の第１素子分離膜とで画定された領域に各々形成
    された第１ソース／ドレーン領域を形成すると同時に、
    隣接した一対のワードラインと、これら一対のワードラ
    インが横切る隣接した一対の第２素子分離膜とで画定さ
    れた領域に各々形成された第２ソース／ドレーン領域を
    形成する段階と、を含むことを特徴とするメモリ素子の
    製造方法。
  32. 【請求項３２】 前記多層絶縁膜は少なくとも一つの層
    より成る電荷トラップ絶縁膜を含んで形成することを特
    徴とする請求項３１に記載のメモリ素子の製造方法。
  33. 【請求項３３】 前記多層絶縁膜を形成する段階は、 前記半導体基板上に形成されたトンネル絶縁膜を形成す
    る段階と、 前記トンネル絶縁膜上に形成された少なくとも一層の電
    荷トラップ絶縁膜を形成する段階と、 前記電荷トラップ絶縁膜上にブロッキング絶縁膜を形成
    する段階とを含むことを特徴とする請求項３１に記載の
    メモリ素子の製造方法。
  34. 【請求項３４】 前記トンネル絶縁膜及び前記ブロッキ
    ング絶縁膜はシリコン酸化膜で形成し、前記電荷トラッ
    プ絶縁膜はシリコン窒化膜で形成することを特徴とする
    請求項３３に記載のメモリ素子の製造方法。
  35. 【請求項３５】 前記素子分離膜各々の上部を一対のワ
    ードラインが横切るように形成することを特徴とする請
    求項３１に記載のメモリ素子の製造方法。
  36. 【請求項３６】 前記ワードラインの上部を列方向に横
    切って互いに交番して平行に配置された複数の第１及び
    第２ビットラインを形成する段階を付加的に含み、 前記第１ソース／ドレーン領域の各列は一つの第１ビッ
    トラインに接続され、前記第２ソース／ドレーン領域の
    各列は一つの第２ビットラインに接続されるように形成
    することを特徴とする請求項３１に記載のメモリ素子の
    製造方法。
  37. 【請求項３７】 半導体基板の所定領域に行方向に並ん
    で一定の間隔で配置された複数の素子分離膜を形成して
    活性領域を画定する段階と、 前記素子分離膜が形成された半導体基板の全面に多層絶
    縁膜及びゲート導電膜を形成する段階と、 前記ゲート導電膜及び前記多層絶縁膜をパターニングし
    て前記素子分離膜の上部を列方向に横切り、一定間隔に
    並んで配置された複数のワードラインを形成する段階
    と、 前記ワードラインをイオン注入マスクとして使用して前
    記半導体基板内に不純物を注入して隣接した一対のワー
    ドラインと、これら隣接したワードラインが横切る隣接
    した一対の素子分離膜とで画定された領域に各々ソース
    ／ドレーン領域を形成する段階と、 前記ワードラインの上部を横切って各行のソース／ドレ
    ーン領域のうち一つに接続された複数のビットラインを
    形成し、各ビットラインは隣接した二つ列のソース／ド
    レーン領域に交番して接続されるように形成する段階
    と、を含むことを特徴とするメモリ素子の製造方法。
  38. 【請求項３８】 前記多層絶縁膜は少なくとも一つの層
    より成る電荷トラップ絶縁膜を含んで形成することを特
    徴とする請求項３７に記載のメモリ素子の製造方法。
  39. 【請求項３９】 前記多層絶縁膜を形成する段階は、 前記半導体基板上に形成されたトンネル絶縁膜を形成す
    る段階と、 前記トンネル絶縁膜上に形成された少なくとも一層の電
    荷トラップ絶縁膜を形成する段階と、 前記電荷トラップ絶縁膜上にブロッキング絶縁膜を形成
    する段階とを含むことを特徴とする請求項３７に記載の
    メモリ素子の製造方法。
  40. 【請求項４０】 前記トンネル絶縁膜及び前記ブロッキ
    ング絶縁膜はシリコン酸化膜で形成し、前記電荷トラッ
    プ絶縁膜はシリコン窒化膜で形成することを特徴とする
    請求項３９に記載のメモリ素子の製造方法。
JP2003098386A 2002-04-12 2003-04-01 ２ビット書き込み可能な不揮発性メモリ素子、その駆動方法及びその製造方法 Pending JP2003318292A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2002-019949 2002-04-12
KR10-2002-0019949A KR100432889B1 (ko) 2002-04-12 2002-04-12 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법

Publications (1)

Publication Number Publication Date
JP2003318292A true JP2003318292A (ja) 2003-11-07

Family

ID=28786932

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003098386A Pending JP2003318292A (ja) 2002-04-12 2003-04-01 ２ビット書き込み可能な不揮発性メモリ素子、その駆動方法及びその製造方法

Country Status (4)

Country Link
US (2) US6967373B2 (ja)
JP (1) JP2003318292A (ja)
KR (1) KR100432889B1 (ja)
DE (1) DE10316892A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167201A (ja) * 2003-11-14 2005-06-23 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
WO2006106570A1 (ja) * 2005-03-31 2006-10-12 Spansion Llc 半導体装置
JP2007517386A (ja) * 2003-12-19 2007-06-28 インフィネオン テクノロジーズ アクチエンゲゼルシャフト ブリッジ電界効果トランジスタメモリセル、上記セルを備えるデバイス、および、ブリッジ電界効果トランジスタメモリセルの製造方法
KR100779638B1 (ko) 2005-12-05 2007-11-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비휘발성 메모리 어레이 구조

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
KR100432889B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법
DE10359889A1 (de) * 2003-12-19 2005-07-14 Infineon Technologies Ag Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle
DE102004026811A1 (de) * 2004-06-02 2005-08-11 Infineon Technologies Ag Halbleiterspeicher-Bauelement mit Charge-Trapping-Speicherzellen und Herstellungsverfahren
US20060046403A1 (en) * 2004-08-31 2006-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming separated charge-holding regions in a semiconductor device
KR100744012B1 (ko) * 2005-05-10 2007-07-30 삼성전자주식회사 다치형 비휘발성 기억 장치
KR100684197B1 (ko) * 2005-09-09 2007-02-20 삼성전자주식회사 바이트 동작 비휘발성 메모리 장치 및 그 형성 방법
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
JP2007102977A (ja) * 2005-10-07 2007-04-19 Toshiba Corp 半導体記憶装置
KR100760633B1 (ko) * 2006-04-26 2007-09-20 삼성전자주식회사 전하트랩형 비휘발성 메모리 장치 및 그 형성 방법
KR100898684B1 (ko) * 2006-09-29 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 프로그램 방법
US7701770B2 (en) 2006-09-29 2010-04-20 Hynix Semiconductor Inc. Flash memory device and program method thereof
KR100827705B1 (ko) * 2006-10-23 2008-05-07 삼성전자주식회사 비 휘발성 메모리 소자 및 그의 제조방법
KR101169396B1 (ko) * 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US8274824B1 (en) 2008-10-29 2012-09-25 National Semiconductor Corporation High-performance CMOS-compatible non-volatile memory cell and related method
US8619456B2 (en) 2009-11-12 2013-12-31 Micron Technology Memory arrays and associated methods of manufacturing
KR101758854B1 (ko) * 2010-12-03 2017-07-17 에스프린팅솔루션 주식회사 스캐닝장치, 이에 연결된 모바일장치 및 그 스캔작업수행방법
US10297607B2 (en) * 2012-09-14 2019-05-21 Elite Semiconductor Memory Technology Inc. Non-volatile memory having discrete isolation structure and SONOS memory cell, method of operating the same, and method of manufacturing the same
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272326A (en) * 1988-06-21 1993-12-21 Kyodo Printing Co., Ltd. Optical card having light absorbing layer
US5065362A (en) * 1989-06-02 1991-11-12 Simtek Corporation Non-volatile ram with integrated compact static ram load configuration
US5210047A (en) * 1991-12-12 1993-05-11 Woo Been Jon K Process for fabricating a flash EPROM having reduced cell size
US5227326A (en) 1991-12-23 1993-07-13 Texas Instruments Incorporated Method for fabricating non-volatile memory cells, arrays of non-volatile memory cells
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
KR20000029664A (ko) * 1996-08-01 2000-05-25 칼 하인쯔 호르닝어 메모리셀장치의작동방법
JPH10173077A (ja) * 1996-12-11 1998-06-26 Sony Corp 半導体不揮発性記憶装置の製造方法
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP2000200842A (ja) * 1998-11-04 2000-07-18 Sony Corp 不揮発性半導体記憶装置、製造方法および書き込み方法
US6218695B1 (en) * 1999-06-28 2001-04-17 Tower Semiconductor Ltd. Area efficient column select circuitry for 2-bit non-volatile memory cells
JP3762584B2 (ja) * 1999-09-20 2006-04-05 富士通株式会社 半導体集積回路装置
JP4697993B2 (ja) * 1999-11-25 2011-06-08 スパンション エルエルシー 不揮発性半導体メモリ装置の制御方法
TW513804B (en) 2000-05-01 2002-12-11 Koninkl Philips Electronics Nv One-time UV-programmable non-volatile semiconductor memory and method of programming such a semiconductor memory
US6512263B1 (en) 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
KR100432889B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법
US6706599B1 (en) * 2003-03-20 2004-03-16 Motorola, Inc. Multi-bit non-volatile memory device and method therefor
KR100632953B1 (ko) * 2005-03-07 2006-10-12 삼성전자주식회사 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167201A (ja) * 2003-11-14 2005-06-23 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR101111142B1 (ko) 2003-11-14 2012-02-24 오끼 덴끼 고오교 가부시끼가이샤 반도체 기억장치 및 그 제조방법
JP2007517386A (ja) * 2003-12-19 2007-06-28 インフィネオン テクノロジーズ アクチエンゲゼルシャフト ブリッジ電界効果トランジスタメモリセル、上記セルを備えるデバイス、および、ブリッジ電界効果トランジスタメモリセルの製造方法
WO2006106570A1 (ja) * 2005-03-31 2006-10-12 Spansion Llc 半導体装置
JP5099691B2 (ja) * 2005-03-31 2012-12-19 スパンション エルエルシー 半導体装置
KR100779638B1 (ko) 2005-12-05 2007-11-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비휘발성 메모리 어레이 구조

Also Published As

Publication number Publication date
US20060007745A1 (en) 2006-01-12
DE10316892A1 (de) 2003-11-06
US6967373B2 (en) 2005-11-22
US20030193827A1 (en) 2003-10-16
KR100432889B1 (ko) 2004-05-22
KR20030081623A (ko) 2003-10-22
US7317639B2 (en) 2008-01-08

Similar Documents

Publication Publication Date Title
JP7072035B2 (ja) 積層水平アクティブストリップに配置され、垂直制御ゲートを有するマルチゲートｎｏｒフラッシュ薄膜トランジスタストリング
KR100432889B1 (ko) 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법
US9640545B2 (en) Non-volatile memory devices including vertical NAND channels and methods of forming the same
US9343152B2 (en) Cell array with a manufacturable select gate for a nonvolatile semiconductor memory device
US8314455B2 (en) Non-volatile semiconductor storage device
JP3963664B2 (ja) 半導体記憶装置及びその製造方法
US7091551B1 (en) Four-bit FinFET NVRAM memory device
US7120059B2 (en) Memory array including multiple-gate charge trapping non-volatile cells
US7485530B2 (en) Method for manufacturing a multiple-gate charge trapping non-volatile memory
JP2006093695A (ja) 不揮発性メモリ素子及びその形成方法
US20120182807A1 (en) Three-Dimensional Stacked and-Type Flash Memory Structure and Methods of Manufacturing and Operating the Same Hydride
KR20090105734A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20130095499A (ko) 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US20170338238A1 (en) Semiconductor device
US8687425B2 (en) Nonvolatile memory device, method for operating the same, and method for fabricating the same
US9786677B1 (en) Memory device having memory cells connected in parallel to common source and drain and method of fabrication
JP2008021782A (ja) 不揮発性半導体メモリ及びその駆動方法
JP4391741B2 (ja) 半導体記憶装置及びその製造方法
KR20080018142A (ko) 반도체 메모리 및 반도체 메모리 제조 방법
US11744088B2 (en) Memory device
JP2011035169A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2002368140A (ja) 不揮発性半導体メモリ装置
US20160093569A1 (en) Semiconductor device and method for manufacturing the same
JP7573567B2 (ja) 階段状接点構成を備えた３次元回路構造
TWI763361B (zh) 記憶體裝置及製造方法及其操作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090728

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091218