TWI826937B - 半導體記憶裝置及半導體記憶裝置之製造方法 - Google Patents

半導體記憶裝置及半導體記憶裝置之製造方法 Download PDF

Info

Publication number
TWI826937B
TWI826937B TW111106692A TW111106692A TWI826937B TW I826937 B TWI826937 B TW I826937B TW 111106692 A TW111106692 A TW 111106692A TW 111106692 A TW111106692 A TW 111106692A TW I826937 B TWI826937 B TW I826937B
Authority
TW
Taiwan
Prior art keywords
mentioned
layer
gate electrode
memory device
insulating
Prior art date
Application number
TW111106692A
Other languages
English (en)
Other versions
TW202315072A (zh
Inventor
九鬼知博
濱田龍文
五月女真一
満野陽介
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202315072A publication Critical patent/TW202315072A/zh
Application granted granted Critical
Publication of TWI826937B publication Critical patent/TWI826937B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之實施方式提供一種可實現電特性提高之半導體記憶裝置及半導體記憶裝置之製造方法。  實施方式之半導體記憶裝置具備：積層體，其包含複數個閘極電極層及複數個絕緣層，且上述複數個閘極電極層及上述複數個絕緣層於第1方向上逐層交替積層；柱狀體，其於上述積層體內沿上述第1方向延伸，且包含：絕緣核心、位於上述複數個閘極電極層與上述絕緣核心之間之通道層、及位於上述複數個閘極電極層與上述通道層之間之記憶膜；及位元線，其配置於上述積層體中之上述第1方向之一側；且上述複數個閘極電極層包含：複數個第1閘極電極層，其等於與上述通道層之交叉部分形成記憶胞電晶體；及1個以上之第2閘極電極層，其係：於將上述位元線側設為上方之情形時，位於上述複數個第1閘極電極層之上方，且於與上述通道層之交叉部分形成選擇電晶體；上述通道層包含：第1部分，其位於上述複數個第1閘極電極層中最上方之第1閘極電極層與上述絕緣核心之間；及第2部分，其自上述1個以上之第2閘極電極層中最上方之第2閘極電極層之上端之上方，延伸至與上述最上方之第2閘極電極層之下端至少相同之高度為止；上述第2部分之與上述第1方向交叉之第2方向上之膜厚較上述第1部分之上述第2方向上之膜厚大。

Description

半導體記憶裝置及半導體記憶裝置之製造方法
本發明之實施方式係關於一種半導體記憶裝置及半導體記憶裝置之製造方法。
將記憶胞三維積層而成之NAND(與非)型快閃記憶體為人所周知。
本發明之實施方式提供一種可實現電特性提高之半導體記憶裝置及半導體記憶裝置之製造方法。
實施方式之半導體記憶裝置具備：積層體，其包含複數個閘極電極層及複數個絕緣層，且上述複數個閘極電極層及上述複數個絕緣層於第1方向上逐層交替積層；柱狀體，其於上述積層體內沿上述第1方向延伸，且包含：絕緣核心、位於上述複數個閘極電極層與上述絕緣核心之間之通道層、及位於上述複數個閘極電極層與上述通道層之間之記憶膜；及位元線，其配置於上述積層體中之上述第1方向之一側；且上述複數個閘極電極層包含：複數個第1閘極電極層，其等於與上述通道層之交叉部分形成記憶胞電晶體；及1個以上之第2閘極電極層，其係：於將上述位元線側設為上方之情形時，位於上述複數個第1閘極電極層之上方，且於與上述通道層之交叉部分形成選擇電晶體；上述通道層包含：第1部分，其位於上述複數個第1閘極電極層中最上方之第1閘極電極層與上述絕緣核心之間；及第2部分，其自上述1個以上之第2閘極電極層中最上方之第2閘極電極層之上端之上方，延伸至與上述最上方之第2閘極電極層之下端至少相同之高度為止；上述第2部分之與上述第1方向交叉之第2方向上之膜厚較上述第1部分之上述第2方向上之膜厚大。
以下，參照圖式對實施方式之半導體記憶裝置及半導體記憶裝置之製造方法進行說明。以下說明中，對具有相同或類似功能之構成標註相同符號。而且，有時會省略該些構成之重複說明。以下說明中，標註著末尾帶有用於區分之數字或字母之參照符號之構成要素於亦可不相互區分之情形時，有時會省略末尾之數字或字母。
「平行」、「正交」、或「相同」分別可包含「大致平行」、「大致正交」、或「大致相同」之情形。「連接」並不限定於機械連接，亦可包含電性連接。即，「連接」並不限定於複數個要素直接連接之情形，可包含複數個要素於彼此之間介置有其它要素而連接之情形。「環狀」並不限定於圓環狀，可包含矩形狀、三角形狀之環狀。「相鄰」並不限定於複數個要素相接之情形，可包含複數個要素相互分離之情形(例如複數個要素之間介置有其它要素之情形)。
首先，對X方向、Y方向、Z方向、及R方向進行定義。X方向及Y方向係沿著下述之矽基板21之表面(參照圖3)之方向。X方向係下述之字元線WL(參照圖3)延伸之方向。Y方向係與X方向交叉(例如正交)之方向。Y方向係下述之位元線BL(參照圖3)延伸之方向。Z方向係與X方向及Y方向交叉(例如正交)之方向。Z方向係矽基板21之厚度方向。以下說明中，於Z方向上，有時將自矽基板21朝向下述之積層體30之方向稱為「上」，將其相反方向稱為「下」。但該些表述係一種權宜稱呼，並不規定重力方向。R方向係下述之柱狀體40(參照圖4)之徑向。R方向係沿著X方向及Y方向之平面上之方向，且係與Z方向交叉(例如正交)之方向。Z方向係「第1方向」之一例。R方向係「第2方向」之一例。  (第1實施方式)  ＜1.半導體記憶裝置之構成＞
首先，對第1實施方式之半導體記憶裝置1之構成進行說明。以下說明中之圖式中，有時會省略與說明無關之絕緣部之圖示。一部分圖式中，為了便於觀察圖式，有時會局部省略表示剖面之影線。
圖1係表示半導體記憶裝置1之構成之一部分之框圖。半導體記憶裝置1例如係非揮發性之半導體記憶裝置，其為NAND型快閃記憶體。半導體記憶裝置1例如能夠與外部裝置(以下稱為「主機裝置」)連接，作為主機裝置之記憶空間來使用。半導體記憶裝置1例如具有記憶胞陣列11、指令暫存器12、位址暫存器13、控制電路(定序器)14、驅動器模組15、列解碼器模組16、及感測放大器模組17。
記憶胞陣列11包含複數個區塊BLK0～BLK(k-1)(k為1以上之整數)。區塊BLK係非揮發地記憶資料之複數個記憶胞電晶體之集合。區塊BLK係作為資料之抹除單位來使用。記憶胞陣列11中設置有複數個位元線及複數個字元線。各記憶胞電晶體與1個位元線及1個字元線建立關聯。
指令暫存器12保存半導體記憶裝置1自主機裝置接收之指令CMD。指令CMD例如包含使控制電路14執行對記憶胞陣列11之寫入動作、讀出動作、或抹除動作等之命令。
位址暫存器13保存半導體記憶裝置1自主機裝置接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。區塊位址BA、頁位址PA、及行位址CA分別用於選擇區塊BLK、字元線、及位元線。
控制電路14係控制半導體記憶裝置1之動作之電路。例如，控制電路14根據指令暫存器12中保存之指令CMD而控制驅動器模組15、列解碼器模組16、及感測放大器模組17等，執行對記憶胞陣列11之寫入動作、讀出動作、及抹除動作等。
驅動器模組15包含電壓產生電路，產生於寫入動作、讀出動作、或抹除動作等中使用之電壓。驅動器模組15例如根據位址暫存器13中保存之頁位址PA，而對與選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組16根據位址暫存器13中保存之區塊位址BA，而選擇對應之記憶胞陣列11中之1個區塊BLK。列解碼器模組16例如將施加至與選擇之字元線對應之信號線之電壓傳輸至所選擇之區塊BLK中之所選擇之字元線。
感測放大器模組17於寫入動作中，根據半導體記憶裝置1自主機裝置接收之寫入資料DAT而對各位元線施加所需之電壓。感測放大器模組17於讀出動作中，根據位元線之電壓而對各記憶胞中記憶之資料值進行判定，並將判定結果作為讀出資料DAT傳輸至主機裝置。  ＜2.記憶胞陣列之構成＞  ＜2.1 記憶胞陣列之電性構成＞
接下來，對記憶胞陣列11之電性構成進行說明。
圖2係表示記憶胞陣列11之一部分之等效電路之圖。圖2表示記憶胞陣列11中所含之1個區塊BLK。區塊BLK包含複數個(例如4個)串單元SU0～SU3。
各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含複數個記憶胞電晶體MT0～MTn(n為1以上之整數)、1個以上之汲極側選擇電晶體STD、及1個以上之源極側選擇電晶體STS。
於各NAND串NS中，記憶胞電晶體MT0～MTn串聯連接。各記憶胞電晶體MT包含控制閘極及電荷儲存部。記憶胞電晶體MT之控制閘極與字元線WL0～WLn中之任一者連接。各記憶胞電晶體MT根據經由字元線WL施加至控制閘極之電壓而於電荷儲存部儲存電荷，非揮發地保存資料。
汲極側選擇電晶體STD之汲極連接於和該NAND串NS對應之位元線BL。汲極側選擇電晶體STD之源極與串聯連接之記憶胞電晶體MT0～MTn之一端連接。汲極側選擇電晶體STD之控制閘極與汲極側選擇閘極線SGD0～SGD3中之任一者連接。汲極側選擇電晶體STD經由汲極側選擇閘極線SGD而與列解碼器11電性連接。汲極側選擇電晶體STD於將特定電壓施加至對應之汲極側選擇閘極線SGD時，連接NAND串NS與位元線BL。
源極側選擇電晶體STS之汲極與串聯連接之記憶胞電晶體MT0～MTn之另一端連接。源極側選擇電晶體STS之源極與源極線SL連接。源極側選擇電晶體STS之控制閘極與源極側選擇閘極線SGS連接。源極側選擇電晶體STS經由源極側選擇閘極線SGS而與列解碼器11電性連接。源極側選擇電晶體STS於對源極側選擇閘極線SGS施加特定電壓時，連接NAND串NS與源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0～MTn之控制閘極共通連接於分別對應之字元線WL0～WLn。串單元SU0～SU3中之汲極側選擇電晶體STD之控制閘極共通連接於分別對應之選擇閘極線SGD0～SGD3。源極側選擇電晶體STS之控制閘極共通連接於選擇閘極線SGS。於記憶胞陣列11中，位元線BL由各串單元SU中分配著相同行位址之NAND串NS所共有。  ＜2.2 記憶胞陣列之物理構成＞
接下來，對記憶胞陣列11之物理構成進行說明。
圖3係表示記憶胞陣列11之一部分之立體剖視圖。記憶胞陣列11例如包含矽基板21、半導體層22、導電層23、絕緣層24、積層體30、複數個柱狀體40、複數個接點81、及複數個位元線BL。  ＜2.2.1 下部結構體＞
矽基板21係成為半導體記憶裝置1之基底之基板。矽基板21之至少一部分形成為沿著X方向及Y方向之板狀。矽基板21例如由包含矽之半導體材料形成。矽基板21係「基板」之一例。
半導體層22設置於矽基板21上。半導體層22係沿著X方向及Y方向之層狀。半導體層22係於半導體記憶裝置1之製造工序中抑制記憶孔MH(參照圖6)之深刻蝕之終止層。半導體層22由多晶矽等半導體材料形成。半導體記憶裝置1亦可具有作為終止層發揮功能之絕緣層來代替半導體層22。
導電層23設置於半導體層22上。導電層23係沿著X方向及Y方向之層狀。導電層23由鎢等導電材料形成。柱狀體40之下端部連接於導電層23。導電層23作為源極線SL發揮功能。
絕緣層24設置於導電層23上。絕緣層24係沿著X方向及Y方向之層狀。絕緣層24由氧化矽等絕緣材料形成。  ＜2.2.2 積層體＞
接下來，對積層體30進行說明。積層體30設置於絕緣層24上。積層體30例如包含複數個導電層31與複數個絕緣層32。複數個導電層31及複數個絕緣層32於Z方向上逐層交替積層。
導電層31形成為沿著X方向及Y方向之板狀。各導電層31例如包含由鎢等導電材料形成之主體部、及設置於主體部表面之阻隔膜。阻隔膜例如係氮化鈦膜、或氮化鈦與鈦之積層結構膜。
複數個導電層31中離矽基板21最遠之1個以上(例如複數個)導電層31，作為汲極側選擇閘極線SGD發揮功能。本實施方式中，複數個導電層31中離矽基板21最遠之2個導電層31，作為汲極側選擇閘極線SGD發揮功能。相對於在X方向或Y方向上排列之複數個柱狀體40而共通地設置有汲極側選擇閘極線SGD。汲極側選擇閘極線SGD與通道層42之交叉部分作為上述汲極側選擇電晶體STD(參照圖2)發揮功能。以下，為便於說明，將複數個(例如2個)汲極側選擇閘極線SGD中離矽基板21最遠之汲極側選擇閘極線SGD稱為「第1汲極側選擇閘極線SGD11」。同樣，將複數個(例如2個)汲極側選擇閘極線SGD中，相較於第1汲極側選擇閘極線SGD11而離矽基板21第二遠之汲極側選擇閘極線SGD稱為「第2汲極側選擇閘極線SGD12」。汲極側選擇閘極線SGD係「第2導電層」之一例。第1汲極側選擇閘極線SGD11係「第1層」之一例。第2汲極側選擇閘極線SGD12係「第2層」之一例。
複數個導電層31中最靠近矽基板21之1個以上(例如複數個)導電層31，作為源極側選擇閘極線SGS發揮功能。本實施方式中，複數個導電層31中最靠近矽基板21之2個導電層31，作為源極側選擇閘極線SGS發揮功能。相對於在X方向或Y方向上排列之複數個柱狀體40而共通地設置有源極側選擇閘極線SGS。汲極側選擇閘極線SGD源極側選擇閘極線SGS與通道層42之交叉部分，作為上述源極側選擇電晶體STS(參照圖2)發揮功能。
複數個導電層31中作為汲極側選擇閘極線SGD或源極側選擇閘極線SGS發揮功能之導電層31所夾隔之剩餘之導電層31，作為字元線WL(控制閘極線)發揮功能。本實施方式中，字元線WL與通道層42之交叉部分作為記憶胞電晶體MT(參照圖2)發揮功能。下文對記憶胞電晶體MT進行詳述。相對於在X方向及Y方向上排列之複數個柱狀體40而共通地設置有字元線WL。字元線WL係「第1導電層」之一例。
絕緣層32係設置於沿Z方向相鄰之2個導電層31之間而將該2個導電層31絕緣之層間絕緣膜。絕緣層32形成為沿著X方向及Y方向之板狀。絕緣層32由氧化矽等絕緣材料形成。
積層體30還包含絕緣層39。絕緣層39設置於最上位之導電層31(最遠離矽基板21之導電層31)之上。絕緣層39形成為沿著X方向及Y方向之板狀。絕緣層39由氧化矽等絕緣材料形成。  ＜2.2.3 柱狀體＞
接下來，對柱狀體40進行說明。
複數個柱狀體40於沿著X方向及Y方向之面上相互隔開間隔而配置。複數個柱狀體40例如於Y方向上之不同位置分別分成沿X方向延伸之複數個行RW來配置。複數個行RW中自Y方向之端起第偶數號之行RW2中所含之複數個柱狀體40，相對於複數個行RW中自Y方向之端起第奇數號之行RW1中所含之複數個柱狀體40而於X方向偏移配置。複數個柱狀體40分別於積層體30內沿Z方向延伸。柱狀體40亦可稱為「記憶體柱」。
圖4係表示記憶胞陣列11之一部分之剖視圖。柱狀體40係圓柱狀或倒圓錐台形狀。柱狀體40於Z方向延伸，貫通積層體30、絕緣層24、及導電層23。柱狀體40之下端部進入半導體層22中。柱狀體40例如具有多層膜41、通道層42、絕緣核心43、及頂蓋部44。
多層膜41設置於通道層42之外周側。多層膜41於R方向上位於複數個導電層31與通道層42之間。多層膜41係「記憶膜」之一例。多層膜41例如具有隧道絕緣膜51、電荷捕獲膜52、及阻擋絕緣膜53。
隧道絕緣膜51於R方向上位於通道層42與電荷捕獲膜52之間。隧道絕緣膜51例如形成為沿著通道層42之外周面之環狀，沿著通道層42於Z方向延伸。隧道絕緣膜51以遍及柱狀體40之大部分之方式於Z方向延伸。隧道絕緣膜51係通道層42與電荷捕獲膜52之間之電位阻障。隧道絕緣膜51包含氧化矽、或氧化矽與氮化矽。
電荷捕獲膜52設置於隧道絕緣膜51之外周側。電荷捕獲膜52位於隧道絕緣膜51與阻擋絕緣膜53之間。自其它觀點來看，電荷捕獲膜52位於複數個導電層31與通道層42之間。電荷捕獲膜52以遍及柱狀體40之大部分之方式於Z方向延伸。電荷捕獲膜52係功能膜，其具有複數個結晶缺陷(捕獲能階)，能夠於該些結晶缺陷中捕獲電荷。電荷捕獲膜52例如由氮化矽形成。電荷捕獲膜52中與各字元線WL相鄰之部分係「電荷儲存部」之一例。
阻擋絕緣膜53設置於電荷捕獲膜52之外周側。阻擋絕緣膜53於R方向上位於複數個導電層31與電荷捕獲膜52之間。阻擋絕緣膜53係抑制反向穿隧之絕緣膜。反向穿隧係電荷自字元線WL返回電荷捕獲膜52之現象。阻擋絕緣膜53以遍及柱狀體40之Z方向之大部分之方式於Z方向延伸。阻擋絕緣膜53例如係氧化矽膜或金屬氧化物膜等複數個絕緣膜積層而成之積層結構膜。金屬氧化物之一例係氧化鋁。阻擋絕緣膜53亦可包含氮化矽或氧化鉿等高介電常數材料(High-k材料)。
通道層42設置於多層膜41之內側。通道層42形成為環狀，並且以遍及柱狀體40之全長(全高)之方式於Z方向延伸。多層膜41中位於和源極線SL相同之高度之部分被去除。由此，通道層42之下端部與源極線SL相接而與源極線SL連接。通道層42由多晶矽等半導體材料形成。通道層42亦可摻雜有雜質。通道層42中所含之雜質例如係選自由碳、磷、硼、鍺所組成之群中之任一種。通道層42於對字元線WL施加電壓時，形成通道而將位元線BL與源極線SL電性連接。本實施方式中，通道層42具有第1部分61、第2部分62、及第3部分63。
第1部分61係通道層42之薄膜部。第1部分61位於較第2部分62及第3部分63更靠下方。第1部分61例如係環狀，於Z方向延伸。第1部分61之至少一部分於R方向上位於複數個字元線WL與絕緣核心43之間。本實施方式中，第1部分61之一部分(例如上端部)於R方向上位於第2汲極側選擇閘極線SGD12與絕緣核心43之間。第1部分61之另一部分(例如下端部)於R方向上位於複數個源極側選擇閘極線SGS與絕緣核心43之間。第1部分61於Z方向上佔據通道層42之大部分而形成通道層42之主體部。第1部分61之下端部與源極線SL相接而與源極線SL連接。
圖5係沿著圖4中所示之記憶胞陣列11之F5-F5線之剖視圖。於在Z方向上與各字元線WL相同之高度，由與柱狀體40相鄰之字元線WL之端部、阻擋絕緣膜53、電荷捕獲膜52、隧道絕緣膜51、及通道層42之第1部分61形成MANOS(Metal-Al-Nitride-Oxide-Silicon，金屬-氧化鋁-氮化物-氧化物-矽)型之記憶胞電晶體MT。
另外，記憶胞陣列11亦可具有浮動閘極方式之電荷儲存部(浮動閘極電極)代替電荷捕獲膜52來作為電荷儲存膜。浮動閘極電極例如由包含雜質之多晶矽形成。多晶矽中所含之雜質例如係磷或硼。浮動閘極電極設置於阻擋絕緣膜53與隧道絕緣膜51之間。該情形時，由與柱狀體40相鄰之字元線WL之端部、阻擋絕緣膜53、電荷儲存部(浮動閘極電極)、隧道絕緣膜51、及通道層42之第1部分61形成浮動閘極方式之記憶胞電晶體MT。
返回圖4對第2部分62進行說明。第2部分62係通道層42之厚膜部。第2部分62位於較第1部分61及第3部分63更靠上方。第2部分62例如係環狀，於Z方向延伸。R方向上之第2部分62之膜厚T2，大於R方向上之第1部分61之膜厚T1。例如，R方向上之第2部分62之膜厚T2係R方向上之第1部分61之膜厚T1之2倍以上。根據其它觀點，R方向上之第2部分62之膜厚T2，較R方向上之第1部分61之膜厚T1大5 nm以上。
本實施方式中，第2部分62形成通道層42之上端部。第2部分62之一部分於R方向上位於絕緣層39與頂蓋部44之間。下述之接點81於Z方向上與第2部分62相接。接點81具有與柱狀體40連接之下端81e2。通道層42之第2部分62之內徑D2(例如，第2部分62之上端62e1之內徑)，小於接點81之下端81e2之外徑D1。第2部分62與接點81相接而與接點81連接。
本實施方式中，第2部分62之下端62e2較絕緣核心43之上端43e1更靠近矽基板21。即，第2部分62自較絕緣核心43之上端43e1更靠上方，延伸至較絕緣核心43之一部分更靠近矽基板21處為止。第2部分62之一部分於R方向上與絕緣核心43相鄰。
本實施方式中，第2部分62之下端62e2較第1汲極側選擇閘極線SGD11之上端(上表面)31e1更靠近矽基板21。即，第2部分62自較絕緣核心43之上端43e1更靠上方，延伸至較第1汲極側選擇閘極線SGD11之至少一部分更靠近矽基板21處為止。第2部分62之一部分於R方向上位於第1汲極側選擇閘極線SGD11之至少一部分與絕緣核心43之間。第1汲極側選擇閘極線SGD11之上端31e1係朝向矽基板21之相反側之端，且係「第1端」之一例。
進一步而言，本實施方式中，第2部分62之下端62e2於Z方向上位於和第1汲極側選擇閘極線SGD11之下端(下表面)31e2相同之高度，或者位於較第1汲極側選擇閘極線SGD11之下端31e2更靠近矽基板21處。即，第2部分62自較絕緣核心43之上端43e1更靠上方，延伸至與第1汲極側選擇閘極線SGD11之下端31e2相同之高度為止，或延伸至較第1汲極側選擇閘極線SGD11之下端31e2更靠近矽基板21處為止。第1汲極側選擇閘極線SGD11之下端31e2係朝向矽基板21之端，且係「第2端」之一例。
遍及R方向上之整個膜厚，第2部分62之膜質與第1部分61相同。「膜質相同」例如係指膜中所含之雜質之濃度相同。該情形時，雜質之濃度相同係指雜質濃度之差異不到2倍。即「膜質相同」例如係指於第1部分61與第2部分62中較低之雜質濃度為1×10 20atoms・cm -3之情形時，第1部分61與第2部分62中較高之雜質濃度不到2×10 20atoms・cm -3。代替此，「膜質相同」例如亦可係指膜中所含之材料之粒徑相同。該情形時，粒徑相同係指粒徑之差異為30%以下。
第3部分63於Z方向上位於第1部分61與第2部分62之間。第3部分63係膜厚於第1部分61與第2部分62之間連續地變化之部分。第3部分63例如係環狀，於Z方向延伸。R方向上之第3部分63之膜厚T3，小於R方向上之第2部分62之膜厚T2，且大於R方向上之第1部分61之膜厚T1。
本實施方式中，第3部分63隨著自第2部分62靠近第1部分61，膜厚T3慢慢變薄。第3部分63中，越位於上方(於Z方向上越靠近第2部分62)之位置，膜厚T3之變化幅度越大。「膜厚之變化幅度」係指R方向之膜厚對應於在Z方向上前進單位距離而發生變化之量。本實施方式中，第3部分63於Z方向上越靠近第2部分62，膜厚T3變化越大。第3部分63形成為朝向外周側之斜上方凸起之圓弧狀。
接下來，對絕緣核心43進行說明。絕緣核心43設置於通道層42之內側，填埋通道層42之內部之一部分。絕緣核心43由氧化矽等絕緣材料形成。絕緣核心43以遍及除柱狀體40之上端部以外之柱狀體40之大部分之方式於Z方向延伸。絕緣核心43之上端43e1於Z方向上位於和第1汲極側選擇閘極線SGD11之上端31e1相同之高度，或者位於較第1汲極側選擇閘極線SGD11之上端31e1更靠上方。
絕緣核心43具有第1部分71與第2部分72。絕緣核心43之第1部分71位於通道層42之第1部分61之內周側。絕緣核心43之第1部分71之一部分形成為沿著通道層42之第1部分61之內周面之環狀，於內部具有空間部(氣隙)S。但，並非必需空間部S。另一方面，絕緣核心43之第2部分72位於通道層42之第2部分62及第3部分63之內周側，密實地填埋通道層42之第2部分62及第3部分63之內周側。
頂蓋部44設置於絕緣核心43之上方。頂蓋部44係由非晶矽等半導體材料形成之半導體部。頂蓋部44亦可摻雜有雜質。頂蓋部44中所含之雜質例如係選自由碳、磷、硼、鍺所組成之群中之任一種。頂蓋部44填埋通道層42之第2部分62之內周側。頂蓋部44與通道層42之第2部分62一起形成柱狀體40之上端部。接點81於Z方向上與頂蓋部44相接。  ＜2.2.4 上部結構體＞
複數個接點81分別設置於柱狀體40上。接點81於Z方向延伸，連接位元線BL與柱狀體40之通道層42。接點81由鎢等導電材料形成。
複數個位元線BL分別設置於接點81之上。位元線BL經由接點81而與柱狀體40之通道層42連接。由此，藉由字元線WL與位元線BL之組合，而可自三維狀配置之複數個記憶胞電晶體MT中選擇任意之記憶胞電晶體MT。  ＜3.製造方法＞
接下來，對半導體記憶裝置1之製造方法之一例進行說明。
圖6至圖10係用以說明半導體記憶裝置1之製造方法之剖視圖。首先，於矽基板21上積層半導體層22、未圖示之犧牲層、及絕緣層24。上述犧牲層例如由氮化矽形成。上述犧牲層係於後工序中置換為導電層23之絕緣層。
接下來，如圖6中之(a)所示，於絕緣層24上交替積層犧牲層101與絕緣層32。犧牲層101由氮化矽等絕緣材料形成。犧牲層101係於後工序中置換為導電層31之絕緣層。犧牲層101係「中間層」之一例。複數個犧牲層101中最上位之犧牲層101S(距矽基板21最遠之犧牲層101S)，具有朝向矽基板21之相反側之上端(上表面)101e1、及朝向矽基板21之下端(下表面)101e2。犧牲層101S之上端101e1位於和後工序中形成之第1汲極側選擇閘極線SGD11之上端31e1對應之高度。犧牲層101之下端101e2位於和後工序中形成之第1汲極側選擇閘極線SGD11之下端31e2對應之高度。另外，亦可將導電層31與絕緣層32直接交替積層，而代替設置犧牲層101。該情形時，導電層31相當於「中間層」之一例。接下來，於犧牲層S上積層絕緣層39。由此，形成中間積層體30A。
接下來，如圖6中之(b)所示，針對中間積層體30A而設置記憶孔MH。記憶孔MH係於Z方向延伸之開口部。記憶孔MH於Z方向上貫通中間積層體30A、絕緣層24、及未圖示之犧牲層而形成至半導體層22之中途為止。記憶孔MH係「空間部」之一例。接下來，如圖6中之(c)所示，對記憶孔MH之內表面依序供給阻擋絕緣膜53之材料、電荷捕獲膜52之材料、隧道絕緣膜51之材料，而依序形成阻擋絕緣膜53、電荷捕獲膜52、隧道絕緣膜51。
接下來，如圖7中之(d)所示，對記憶孔MH之內部供給通道層42之材料，而形成沿著隧道絕緣膜51之內周面之環狀之半導體層111。R方向上之半導體層111之膜厚T4，與R方向上之通道層42之第2部分62之膜厚T2相同。
接下來，如圖7中之(e)所示，向半導體層111之內周側供給氧化矽等絕緣材料，而形成填埋環狀之半導體層111內部之絕緣部112A。然後，例如藉由蝕刻而將絕緣部112A之上部去除。本實施方式中，將絕緣部112A中較犧牲層101S之下端101e2更靠上方之部分去除。由此，於環狀之半導體層111內部形成絕緣部112。形成絕緣部112之材料(例如氧化矽)係「第1材料」之一例。
接下來，如圖7中之(f)所示，對半導體層111之上表面、位於記憶孔MH內部之半導體層111之內周面、及絕緣部112之上表面供給氮化矽等絕緣材料，而形成遍及半導體層111之上表面、位於記憶孔MH內部之半導體層111之內周面、及絕緣部112上表面之保護膜113。形成保護膜113之材料(例如氮化矽)係「第2材料」之一例。第2材料與第1材料不同。保護膜113覆蓋自半導體層111之上部至較犧牲層101S之上端101e1更靠近矽基板21之區域為止。進一步而言，本實施方式中，保護膜113覆蓋自半導體層111之上部至較犧牲層101S之下端101e2更靠近矽基板21之區域為止。
接下來，如圖8中之(g)所示，藉由例如反應性離子蝕刻(RIE：Reactive Ion Etching)，而將保護膜113中位於半導體層111上表面及絕緣部112上表面之部分去除。由此，形成設置有供絕緣部112露出之開口部113a之保護膜113。
接下來，如圖8中之(h)所示，藉由經由保護膜113之開口部113a之蝕刻而將絕緣部112去除。然後，如圖8中之(i)所示，於設置有保護膜113之狀態下對半導體層111進行細化。由此，於維持著半導體層111中與通道層42之第2部分62對應之區域之膜厚之同時，進行半導體層111中與通道層42之第1部分61及第3部分63對應之區域之薄膜化。由此，形成包含第1部分61、第2部分62、及第3部分63之通道層42。
接下來，如圖9中之(j)所示，藉由例如蝕刻而將保護膜113去除。接下來，如圖9中之(k)所示，向通道層42之內周側供給氧化矽等絕緣材料，而形成填埋通道層42內周側之絕緣部43A。然後，藉由例如蝕刻而將絕緣部43A之上部去除至於Z方向上與絕緣核心43之上端43e1對應之位置。由此，於通道層42之內周側形成絕緣核心43。接下來，如圖9中之(l)所示，向通道層42之內周側供給非晶矽等半導體材料，而形成頂蓋部44。
接下來，如圖10中之(m)所示，沿切斷面C進行切斷而將多層膜41之多餘部分、通道層42之多餘部分、頂蓋部44之多餘部分、絕緣層39之多餘部分去除，形成中間積層體30B及柱狀體40。
接下來，經由未圖示之孔或溝槽供給蝕刻溶液，而將下部結構體中設置於半導體層22與絕緣層24之間之犧牲層去除。此時，亦將位於和要去除之犧牲層相同之高度之多層膜41之一部分去除。然後，對已去除犧牲層之空間供給導電材料，而形成導電層23(源極線SL)。接下來，經由未圖示之孔或溝槽供給蝕刻溶液，而將中間積層體30B中所含之複數個犧牲層101去除。然後，對已去除複數個犧牲層101之空間供給導電層31之材料，而形成字元線WL、汲極側選擇閘極線SGD、及源極側選擇閘極線SGS。由此，形成積層體30。其後，如圖10中之(n)所示，形成接點81及位元線BL等而完成半導體記憶裝置1。  ＜4.優點＞
近年來，人們正研究使通道層薄膜化以進一步提高半導體記憶裝置之電特性。然而，於遍及Z方向全長之通道層為薄膜之情形時，會發生以下事情。例如於通道層之上端部，電阻(通道電阻)有時會變大。若通道層之電阻變大，則例如會存在如下情形，即，資料讀出時流通於通道層之電流(單元電流)變小，從而資料之讀出特性降低。代替此/此外，若於與汲極側選擇閘極線SGD相鄰之部分，通道層變薄，則於資料抹除動作中由閘極感應汲極洩漏(GIDL：Gate-Induced Drain Leakage)所致之電洞之生成效率會降低。該情形時，資料抹除動作之效率會降低。進而，代替該些/此外，若通道層之上端部之膜厚較薄，則於進行於通道層之內周側形成絕緣核心43之蝕刻時，通道層之上端部之一部分可能會斷裂，從而中間積層體中所含之犧牲層及絕緣層之一部分可能會破損。該情形時，半導體記憶裝置之良率會降低。
由此，本實施方式中，通道層42包含：第1部分61(薄膜部)，其位於複數個字元線WL與絕緣核心43之間；及第2部分62(厚膜部)，其相對於第1部分61而位於矽基板21之相反側，且R方向之膜厚為第1部分61之R方向膜厚之2倍以上。第2部分62於Z方向上延伸至較絕緣核心43之一部分更靠矽基板21附近為止，並且延伸至較汲極側選擇閘極線SGD(例如第1汲極側選擇閘極線SGD11)之上端31e1更靠矽基板21附近為止。根據該構成，於通道層42之上端部，電阻變小，單元電流增加。另外，代替上述/此外，若於與汲極側選擇閘極線SGD相鄰之部分存在通道層42之厚膜部，則可提高資料抹除動作中由閘極感應汲極洩漏所致之電洞之生成效率。該情形時，可提高資料抹除動作之效率。另外，代替上述/此外，若於通道層42之上端部存在厚膜部，則可抑制於進行形成絕緣核心43之蝕刻時，中間積層體30A中所含之犧牲層101及絕緣層32之一部分破損。該情形時，可提高半導體記憶裝置1之良率。
本實施方式中，通道層42之第2部分62於Z方向上延伸至與汲極側選擇閘極線SGD(例如第1汲極側選擇閘極線SGD11)之下端31e相同之高度，或較汲極側選擇閘極線SGD(例如第1汲極側選擇閘極線SGD11)之下端31e更靠矽基板21附近為止。根據該構成，於與汲極側選擇閘極線SGD相鄰之複數個部分，通道層42較厚，因此可進一步提高資料抹除動作中由閘極感應汲極洩漏所致之電洞之生成效率。
本實施方式中，通道層42包含第3部分63，該第3部分63於Z方向上位於第1部分61與第2部分62之間，隨著自第2部分62靠近第1部分61而膜厚T3慢慢變薄。第3部分63於Z方向上越靠近第2部分62，膜厚T3之變化幅度越大。根據該構成，絕緣核心43之材料容易進入較通道層42之第2部分62更靠下方，從而容易於通道層42之第1部分61之內周側形成絕緣核心43。由此，容易更切實地確保必要之絕緣性。
本實施方式中，半導體記憶裝置1進而具備接點81，該接點81相對於柱狀體40而位於矽基板21之相反側，且與柱狀體40連接。接點81於Z方向上與通道層42之第2部分62相接。根據該構成，接點81經由通道層42之第2部分62而與第1部分61連接，因此可使接點81與通道層42之第1部分61之間之電阻更小。由此，單元電流增加，從而可提高資料之讀出特性。
本實施方式中，通道層42之第2部分62形成為環狀。接點81具有與柱狀體40連接之下端81e2。通道層42之第2部分62之內徑D2，小於接點81之下端81e2之外徑D1。根據該構成，即便於存在零件公差之情形時，接點81亦容易與通道層42之第2部分62相接。由此，可更切實地使接點81與通道層42之第1部分61之間之電阻變小。
本實施方式中，半導體記憶裝置1之製造方法包含：相對於半導體層111而設置保護膜113，該保護膜113覆蓋自半導體層111之上部至較犧牲層101S之上端101e1更靠近矽板21之區域為止，且於設置有保護膜113之狀態下進行半導體層111之細化，由此形成包含第1部分61與第2部分62之通道層42。根據該構成，容易遍及Z方向上之相對較長之區域而形成第2部分62。  ＜5.製造方法之變化例＞
接下來，對上述半導體記憶裝置1之製造方法之變化例進行說明。本變化例中，形成絕緣部112及保護膜113之材料與第1實施方式不同。另外，以下說明之工序以外之工序，與第1實施方式之製造方法之工序相同。
圖11及圖12係用以說明半導體記憶裝置1之製造方法之變化例之剖視圖。本變化例之製造方法直至第1實施方式中說明之圖7中之(d)工序為止，與第1實施方式之製造方法相同。因此，此處對第1實施方式中說明之圖7中之(d)之後之工序進行說明。圖11及圖12中之(e´)、(f´)、(g´)、(h´)、(i´)、(k´)，表示分別與第1實施方式中說明之圖7至圖9中之(f)、(g)、(h)、(i)、(k)對應之工序。
如圖11中之(e´)所示，本變化例中，向半導體層111之內周側供給氮化矽等絕緣材料，而形成填埋環狀之半導體層111內部之絕緣部112A´。然後，例如藉由蝕刻而將絕緣部112A´之上部去除。本實施方式中，將絕緣部112A´中較犧牲層101S之下端101e2更靠上方之部分去除。由此，於環狀之半導體層111之內部形成絕緣部112´。形成絕緣部112´之材料(例如氮化矽)係「第1材料」之一例。
接下來，如圖11中之(f´)所示，對半導體層111之上表面、位於記憶孔MH內部之半導體層111之內周面、及絕緣部112´之上表面供給氧化矽等絕緣材料，而設置遍及半導體層111之上表面、位於記憶孔MH內部之半導體層111之內周面、及絕緣部112´之上表面之保護膜113´。形成保護膜113´之材料(例如氧化矽)係「第2材料」之一例。第2材料與第1材料不同。
接下來，如圖11中之(g´)所示，藉由例如反應性離子蝕刻(RIE)而將保護膜113´中位於半導體層111之上表面及絕緣部112´之上表面之部分去除。由此，形成設置有供絕緣部112´露出之開口部113a´之保護膜113´。
接下來，如圖12中之(h´)所示，藉由經由保護膜113´之開口部113a´之蝕刻而將絕緣部112´去除。然後，如圖12中之(i´)所示，於設置有保護膜113之狀態下對半導體層111進行細化。由此，於維持著半導體層111中與第2部分62對應之區域之膜厚之同時，進行半導體層111中與第1部分61及第3部分63對應之區域之薄膜化。由此，形成包含第1部分61、第2部分62、及第3部分63之通道層42。
此處，本變化例中，不進行去除保護膜113´之工序(與第1實施方式之圖9中之(j)對應之工序)。因此，接下來，如圖12中之(k´)所示，向通道層42之內周側供給氧化矽等絕緣材料，而形成填埋通道層42內周側之絕緣部43A´。本變化例中，於殘留著保護膜113´之狀態下形成填埋通道層42內周側之絕緣部43A´。然後，例如藉由蝕刻，而將保護膜113´之大部分及絕緣部43A´之上部去除至於Z方向上與絕緣核心43´之上端43e1´對應之位置。由此，於通道層42之內周側形成絕緣核心43´。其後之工序與第1實施方式相同。
根據該構成，與第1實施方式之製造方法相比，可省略去除保護膜113´之工序。由此，可提高半導體記憶裝置1之製造性。本變化例中，於成為完成品之半導體記憶裝置1中殘留保護膜113´之一部分。例如，絕緣核心43´具有於R方向上與通道層42之第2部分62相鄰之上端部91。上端部91包含：絕緣體91a，於R方向上位於絕緣核心43之中央部；及絕緣膜91b，於R方向上位於絕緣體91a與通道層42之間。絕緣體91a由於圖12中之(k´)工序中形成之絕緣部43A´之一部分形成。絕緣膜91b由於圖11中之(f´)工序中形成之保護膜113´之一部分形成。絕緣體91a與絕緣膜91b之組成或特性不同。「組成不同」例如係指所含之雜質不同。「特性不同」例如係指密度或膜應力不同。  (第2實施方式)
接下來，對第2實施方式進行說明。第2實施方式於通道層42之第2部分62延伸至更下方為止之點上與第1實施方式不同。以下說明之構成以外之構成與第1實施方式相同。
圖13係表示第2實施方式之記憶胞陣列11A之一部分之剖視圖。本實施方式中，通道層42之第2部分62之下端62e與第2汲極側選擇閘極線SGD12之上端(上表面)31e3相比更靠近矽基板21。即，第2部分62自較絕緣核心43之上端43e1更靠上方，延伸至較第2汲極側選擇閘極線SGD12之至少一部分更靠近矽基板21處為止。第2部分62之一部分於R方向上位於第2汲極側選擇閘極線SGD12之至少一部分與絕緣核心43之間。第2汲極側選擇閘極線SGD12之上端31e3係朝向矽基板21之相反側之端，且係「第3端」之一例。
進一步而言，本實施方式中，通道層42之第2部分62之下端62e2於Z方向上位於和第2汲極側選擇閘極線SGD12之下端(下表面)31e4相同之高度，或者較第2汲極側選擇閘極線SGD12之下端31e4更靠近矽基板21處。即，第2部分62自較絕緣核心43之上端43e1更靠上方，延伸至與第2汲極側選擇閘極線SGD12之下端31e4相同之高度，或較第2汲極側選擇閘極線SGD12之下端31e4更靠近矽基板21處為止。根據該構成，可進一步提高資料抹除動作中由閘極感應汲極洩漏所致之電洞之生成效率。  (第3實施方式)
接下來，對第3實施方式進行說明。第3實施方式於通道層42之第2部分62延伸至更下方為止之點上與第2實施方式不同。以下說明之構成以外之構成與第2實施方式相同。
圖14係表示第3實施方式之記憶胞陣列11B之一部分之剖視圖。本實施方式中，積層體30中所含之複數個導電層31包含虛設線DL。虛設線DL於Z方向上位於汲極側選擇閘極線SGD與複數個字元線WL之間。虛設線DL係指不與作為單元電晶體MT發揮功能之電晶體連接之導電層。虛設線DL作為汲極側選擇閘極線SGD與複數個字元線WL之間之緩衝部發揮功能，以使施加至汲極側選擇閘極線SGD之電壓難以傳輸至字元線WL。
本實施方式中，通道層42之第2部分62之下端62e2與虛設線DL之上端31e5相比更靠近矽基板21。即，第2部分62自較絕緣核心43之上端43e1更靠上方，延伸至較虛設線DL之至少一部分更靠近矽基板21處。第2部分62之一部分於R方向上位於虛設線DL之至少一部分與絕緣核心43之間。
進一步而言，本實施方式中，通道層42之第2部分62之下端62e2於Z方向上位於和虛設線DL之下端31e6相同之高度，或者較虛設線DL之下端31e6更靠近矽基板21處。即，第2部分62自較絕緣核心43之上端43e1更靠上方，延伸至與虛設線DL之下端31e6相同之高度，或較虛設線DL之下端31e6更靠近矽基板21處為止。根據該構成，有時可使通道層42之電阻更小。
以上，對幾個實施方式及變化例進行了說明。但，實施方式及變化例並不限定於上述例。例如，1個積層體30中所含之汲極側選擇閘極線SGD之個數、字元線WL之個數、及虛設線DL之個數並不限定於上述例。
另外，半導體記憶裝置1亦可不具有矽基板21。半導體記憶裝置1例如亦可包含：陣列晶片，其包含上述積層體30及複數個柱狀體40；及電路晶片，其與陣列晶片分開形成；且將上述陣列晶片上下反轉而貼合於上述電路晶片。上述陣列晶片例如包含記憶胞陣列11。上述電路晶片例如包含指令暫存器12、位址暫存器13、控制電路(定序器)14、驅動器模組15、列解碼器模組16、及感測放大器模組17。該半導體記憶裝置1中，於上述陣列晶片之貼合面、與上述電路晶片之貼合面之對應位置埋入結合金屬，經由該結合金屬而將上述記憶胞陣列之記憶胞陣列11、與形成於構成上述電路晶片之基板之電晶體(例如構成列解碼器模組16、感測放大器模組17之電晶體)電性連接。該半導體記憶裝置1中，矽基板21亦可被剝離而不存在於最終製品中。因此，上述說明中，亦可將「矽基板21之相反側」替換為「上方」，將「靠近矽基板21之側」替換為「下方」。另外，本申請案中之「上方」及「下方」係用以說明構成要素之位置關係之一種權宜表述，並不規定最終製品中之上下方向(重力方向)。
根據以上說明之至少一個實施方式，半導體記憶裝置具備積層體與通道層。積層體中所含之複數個導電層包含複數個第1導電層、及位於複數個第1導電層上方之1個以上之第2導電層。通道層包含：第1部分，其位於複數個第1導電層與絕緣核心之間；及第2部分，其位於第1部分之上方，膜厚較第1部分之上述第2方向上之膜厚大5 nm以上，或者為該第1部分之上述第2方向上之膜厚之2倍以上。第2部分延伸至較絕緣核心之上端更靠下方為止，並且延伸至較1個以上之第2導電層中最上方之第2導電層之上表面更靠下方為止。根據該構成，可實現電特性之提高。
對本發明之幾個實施方式進行了說明，但該些實施方式係作為例子提示者，並未意圖限定發明之範圍。該些實施方式能夠以其它各種方式實施，且可於不脫離發明主旨之範圍進行各種省略、置換、變更。該些實施方式及其變化包含於發明之範圍及主旨中，同樣包含於權利要求書中所記載之發明及與其相同之範圍中。
例如，作為頂蓋部44之構成材料，例示了非晶矽，但亦可於熱工序中結晶化而成為與通道層42相同之多晶矽。  [相關申請案]
本申請案享有以日本專利申請案2021-152049號(申請日：2021年9月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 11:記憶胞陣列 11B:記憶胞陣列 12:指令暫存器 13:位址暫存器 14:控制電路 15:驅動器模組 16:列解碼器模組 17:感測放大器模組 21:矽基板(基板) 22:半導體層 23:導電層 24:絕緣層 30:積層體 30A:中間積層體 30B:中間積層體 31:導電層 31e1:上端(上表面) 31e2:下端 31e3:下端 31e4:下端 31e5:下端 31e6:下端 32:絕緣層 39:絕緣層 40:柱狀體 41:多層膜(記憶膜) 42:通道層 43:絕緣核心 43´絕緣核心 43A:絕緣部 43A´:絕緣部 43e1:上端 43e1´:上端 44:頂蓋部 51:隧道絕緣膜 52:電荷捕獲膜 53:阻擋絕緣膜 61:第1部分 62:第2部分 62e:下端 62e1:上端 62e2:下端 63:第3部分 71:第1部分 72:第2部分 81:接點 81e2:下端 91:上端部 91a:絕緣體 91b:絕緣膜 101:犧牲層 101e1:上端(上表面) 101e2:下端(下表面) 101S:犧牲層 111:半導體層 112:絕緣部 112´:絕緣部 112A:絕緣部 112A´:絕緣部 113:保護膜 113´:保護膜 113a:開口部 113a´:開口部 ADD:位址資訊 BA:區塊位址 BL:位元線 BL0:位元線 BL1:位元線 BLK(k-1):區塊 BLK:區塊 BLK0:區塊 BLK1:區塊 BLm:位元線 C: 切斷面 CA:行位址 CMD:指令 D1:外徑 D2:內徑 DAT:讀出資料 DL:虛設線 F5-F5:線 MH:記憶孔 MT:記憶胞電晶體 MT0:記憶胞電晶體 MT1:記憶胞電晶體 MT2:記憶胞電晶體 MT3:記憶胞電晶體 MT4:記憶胞電晶體 MTn:記憶胞電晶體 NS:NAND串 PA:頁位址 R:方向 RW:行 RW1:行 RW2:行 S:空間部(氣隙) SGD:汲極側選擇閘極線(第2導電層) SGD0:汲極側選擇閘極線 SGD1:汲極側選擇閘極線 SGD11:第1汲極側選擇閘極線(第1層) SGD12:第2汲極側選擇閘極線(第2層) SGD2:汲極側選擇閘極線 SGD3:汲極側選擇閘極線 SGS:源極側選擇閘極線 SL:源極線 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 T1:膜厚 T2:膜厚 T3:膜厚 T4:膜厚 WL:字元線(第1導電層) WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WLn:字元線 X:方向 Y:方向 Z:方向
圖1係表示第1實施方式之半導體記憶裝置之構成之一部分之框圖。  圖2係表示第1實施方式之記憶胞陣列之一部分之等效電路之圖。  圖3係表示第1實施方式之記憶胞陣列之一部分之立體剖視圖。  圖4係表示第1實施方式之記憶胞陣列之一部分之剖視圖。  圖5係沿著圖4中所示之記憶胞陣列之F5-F5線之剖視圖。  圖6(a)～(c)係用以說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖7(d)～(f)係用以說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖8(g)～(i)係用以說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖9(j)～(l)係用以說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖10(m)、(n)係用以說明第1實施方式之半導體記憶裝置之製造方法之剖視圖。  圖11(e')～(g')係用以說明第1實施方式之製造方法之變化例之剖視圖。  圖12(h')～(k')係用以說明第1實施方式之製造方法之變化例之剖視圖。  圖13係表示第2實施方式之記憶胞陣列之一部分之剖視圖。  圖14係表示第3實施方式之記憶胞陣列之一部分之剖視圖。
11:記憶胞陣列
21:矽基板(基板)
22:半導體層
23:導電層
24:絕緣層
30:積層體
31:導電層
31e1:上端(上表面)
31e2:下端
32:絕緣層
39:絕緣層
40:柱狀體
41:多層膜(記憶膜)
42:通道層
43:絕緣核心
43e1:上端
44:頂蓋部
51:隧道絕緣膜
52:電荷捕獲膜
53:阻擋絕緣膜
61:第1部分
62:第2部分
62e1:上端
62e2:下端
63:第3部分
71:第1部分
72:第2部分
81:接點
81e2:下端
BL:位元線
D1:外徑
D2:內徑
F5-F5:線
R:方向
S:空間部(氣隙)
SGD:汲極側選擇閘極線(第2導電層)
SGD11:第1汲極側選擇閘極線(第1層)
SGD12:第2汲極側選擇閘極線(第2層)
SL:源極線
T1:膜厚
T2:膜厚
T3:膜厚
WL:字元線(第1導電層)
X:方向
Y:方向
Z:方向

Claims (13)

  1. 一種半導體記憶裝置，其具備：積層體，其包含複數個閘極電極層及複數個絕緣層，且上述複數個閘極電極層及上述複數個絕緣層於第1方向上逐層交替積層；柱狀體，其於上述積層體內沿上述第1方向延伸，且包含：絕緣核心、位於上述複數個閘極電極層與上述絕緣核心之間之通道層、及位於上述複數個閘極電極層與上述通道層之間之記憶膜；及位元線，其配置於上述積層體中之上述第1方向之一側；且上述複數個閘極電極層包含：複數個第1閘極電極層，其等於與上述通道層之交叉部分形成記憶胞電晶體；及1個以上之第2閘極電極層，其係：於將上述位元線側設為上方之情形時，位於上述複數個第1閘極電極層之上方，且於與上述通道層之交叉部分形成選擇電晶體；上述通道層包含：第1部分，其位於上述複數個第1閘極電極層中最上方之第1閘極電極層與上述絕緣核心之間，且其與上述第1方向正交之剖面之形狀為環狀；及第2部分，其自上述1個以上之第2閘極電極層中最上方之第2閘極電極層之上端之上方，延伸至與上述最上方之第2閘極電極層之下端至少相同之高度，且其上述剖面之形狀為環狀；上述第2部分之與上述第1方向交叉之第2方向上之自外周至內周之膜厚較上述第1部分之上述第2方向上之自外周至內周之膜厚大。
  2. 如請求項1之半導體記憶裝置，其中上述第2部分之上述第2方向上之膜厚較上述第1部分之上述第2方向 上之膜厚大5nm以上。
  3. 如請求項1之半導體記憶裝置，其中上述第2部分之上述第2方向上之膜厚係上述第1部分之上述第2方向上之膜厚之2倍以上。
  4. 如請求項1之半導體記憶裝置，其中上述第2部分延伸至較上述絕緣核心之上端更下方。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中上述第2閘極電極層包含2層以上，且上述第2閘極電極層包含：上述最上方之第2閘極電極層即第1層、及位於上述第1層下方之第2層，上述第2部分延伸至與上述第2層之下端至少相同之高度。
  6. 如請求項1至4中任一項之半導體記憶裝置，其中上述第2部分之膜質與上述第1部分相同。
  7. 如請求項1至4中任一項之半導體記憶裝置，其中上述通道層包含：第3部分，其於上述第1方向上位於上述第1部分與上述第2部分之間，隨著自上述第2部分靠近上述第1部分而慢慢變薄，上述第3部分於上述第1方向上越靠近上述第2部分，上述膜厚之變化幅度越大。
  8. 如請求項1至4中任一項之半導體記憶裝置，其進而具備：接點，其位於上述柱狀體之上方，將上述柱狀體與上述位元線之間電性連接，上述接點於上述第1方向上與上述第2部分之上端相接。
  9. 如請求項8之半導體記憶裝置，其中上述第2部分之至少一部分為環狀，上述接點具有與上述柱狀體相接之下端，上述第2部分於上述上端之內徑小於上述接點於上述下端之外徑。
  10. 如請求項9之半導體記憶裝置，其進而具備：頂蓋(cap)部，其配置於上述第2部分之內部。
  11. 如請求項1至4中任一項之半導體記憶裝置，其中上述絕緣核心具有於上述第2方向上與上述第2部分相鄰之上端部，上述上端部包含：絕緣體、及於上述第2方向上位於上述絕緣體與上述第2部分之間之絕緣膜，上述絕緣體與上述絕緣膜之組成或特性不同。
  12. 如請求項1至4中任一項之半導體記憶裝置，其中上述絕緣核心包含空間部。
  13. 一種半導體記憶裝置之製造方法，其包含： 將複數個第1層、及材質與上述複數個第1層不同之複數個第2層於第1方向上逐層交替積層而形成積層體；形成在上述積層體內於上述第1方向延伸之空間部；於上述空間部之內表面形成記憶膜；於形成上述記憶膜之後，於上述空間部之內表面形成半導體層，上述半導體層包含第1區域、及位於上述第1區域上方之第2區域；設置保護膜，於將上述積層體之上述第1方向之一側設為上方之情形時，上述保護膜覆蓋自上述半導體層之上端至較上述複數個第1層中最上方之第1層之上端更靠下方之位置；及於設置上述保護膜之後，以上述第1區域之與上述第1方向交叉之第2方向上之膜厚較上述第2區域之上述第2方向上之膜厚薄之方式，對上述半導體層進行蝕刻。
TW111106692A 2021-09-17 2022-02-24 半導體記憶裝置及半導體記憶裝置之製造方法 TWI826937B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021152049A JP2023044164A (ja) 2021-09-17 2021-09-17 半導体記憶装置、および半導体記憶装置の製造方法
JP2021-152049 2021-09-17

Publications (2)

Publication Number Publication Date
TW202315072A TW202315072A (zh) 2023-04-01
TWI826937B true TWI826937B (zh) 2023-12-21

Family

ID=85522386

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111106692A TWI826937B (zh) 2021-09-17 2022-02-24 半導體記憶裝置及半導體記憶裝置之製造方法

Country Status (4)

Country Link
US (1) US20230093316A1 (zh)
JP (1) JP2023044164A (zh)
CN (1) CN115835638A (zh)
TW (1) TWI826937B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316064A1 (en) * 2010-06-24 2011-12-29 Jung Ho Kim Semiconductor Memory Devices And Methods Of Forming The Same
TW202034507A (zh) * 2019-03-08 2020-09-16 日商東芝記憶體股份有限公司 半導體記憶裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316064A1 (en) * 2010-06-24 2011-12-29 Jung Ho Kim Semiconductor Memory Devices And Methods Of Forming The Same
TW202034507A (zh) * 2019-03-08 2020-09-16 日商東芝記憶體股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
JP2023044164A (ja) 2023-03-30
US20230093316A1 (en) 2023-03-23
CN115835638A (zh) 2023-03-21
TW202315072A (zh) 2023-04-01

Similar Documents

Publication Publication Date Title
US8426976B2 (en) Non-volatile semiconductor storage device and method of manufacturing the same
TWI713994B (zh) 半導體記憶體
TWI718588B (zh) 半導體記憶裝置及其製造方法
TWI706540B (zh) 半導體記憶體裝置
JP2009094214A (ja) 不揮発性半導体記憶装置、及びその製造方法
JP2008053388A (ja) 半導体装置及びその製造方法
TWI707462B (zh) 半導體記憶裝置及其製造方法
JP2020031149A (ja) 半導体メモリ及び半導体メモリの製造方法
JP2020035977A (ja) 半導体記憶装置
TWI764222B (zh) 半導體記憶裝置
TWI762967B (zh) 半導體記憶裝置
TWI714211B (zh) 半導體記憶裝置
TW202131492A (zh) 半導體記憶裝置
TWI826937B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI751631B (zh) 半導體裝置
JP2022136744A (ja) 半導体記憶装置及びその製造方法
JP2022126320A (ja) 半導体記憶装置
TWI817558B (zh) 半導體記憶裝置以及半導體記憶裝置的製造方法
TWI823233B (zh) 半導體記憶裝置及其製造方法
TWI821718B (zh) 半導體記憶裝置
TWI808617B (zh) 半導體記憶裝置及其製造方法
CN112310093B (zh) 半导体存储装置
TW202337011A (zh) 半導體裝置及其製造方法
JP2024044009A (ja) 半導体記憶装置
JP2023034307A (ja) 半導体記憶装置及びその製造方法