CN115835638A - 半导体存储装置、及半导体存储装置的制造方法 - Google Patents

Abstract

本发明提供半导体存储装置及半导体存储装置的制造方法。半导体存储装置具备：积层体，包含在第1方向逐层交替积层的多个栅极电极层与多个绝缘层；柱状体；以及位线；且多个栅极电极层包括：多个第1栅极电极层，在与通道层的交叉部分形成存储单元晶体管；1个以上的第2栅极电极层，在将位线侧设为上方的情况，位于多个第1栅极电极层上方，在与通道层的交叉部分形成选择晶体管；通道层包括：第1部分，位于最上方的第1栅极电极层与绝缘核心之间；第2部分，从最上方的第2栅极电极层的上端的上方，延伸到与最上方的第2栅极电极层的下端至少相同的高度；第2部分的与第1方向交叉的第2方向上的膜厚比第1部分的第2方向上的膜厚大。

Description

半导体存储装置、及半导体存储装置的制造方法

[相关申请案]

本申请案享有以日本专利申请案2021-152049号(申请日：2021年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置、及半导体存储装置的制造方法。

背景技术

将存储单元三维积层而成的NAND(与非)型闪速存储器为人所周知。

发明内容

本发明的实施方式提供一种可实现电特性提高的半导体存储装置、及半导体存储装置的制造方法。

实施方式的半导体存储装置具备：积层体，包括多个栅极电极层与多个绝缘层，且所述多个栅极电极层与所述多个绝缘层在第1方向上逐层交替积层；柱状体，在所述积层体内沿所述第1方向延伸，且包含：绝缘核心、位于所述多个栅极电极层与所述绝缘核心之间的通道层、以及位于所述多个栅极电极层与所述通道层之间的存储膜；以及位线，配置在所述积层体中的所述第1方向的一侧；且所述多个栅极电极层包括：多个第1栅极电极层，在与所述通道层的交叉部分形成存储单元晶体管；以及1个以上的第2栅极电极层，在将所述位线侧设为上方的情况下，位于所述多个第1栅极电极层的上方，且在与所述通道层的交叉部分形成选择晶体管；所述通道层包括：第1部分，位于所述多个第1栅极电极层中最上方的第1栅极电极层与所述绝缘核心之间；以及第2部分，从所述1个以上的第2栅极电极层中最上方的第2栅极电极层的上端的上方，延伸到与所述最上方的第2栅极电极层的下端至少相同的高度；所述第2部分的与所述第1方向交叉的第2方向上的膜厚比所述第1部分的所述第2方向上的膜厚大。

附图说明

图1是表示第1实施方式的半导体存储装置的构成的一部分的框图。

图2是表示第1实施方式的存储单元阵列的一部分的等效电路的图。

图3是表示第1实施方式的存储单元阵列的一部分的立体剖视图。

图4是表示第1实施方式的存储单元阵列的一部分的剖视图。

图5是沿着图4中所示的存储单元阵列的F5-F5线的剖视图。

图6(a)～(c)是用以说明第1实施方式的半导体存储装置的制造方法的剖视图。

图7(d)～(f)是用以说明第1实施方式的半导体存储装置的制造方法的剖视图。

图8(g)～(i)是用以说明第1实施方式的半导体存储装置的制造方法的剖视图。

图9(j)～(l)是用以说明第1实施方式的半导体存储装置的制造方法的剖视图。

图10(m)、(n)是用以说明第1实施方式的半导体存储装置的制造方法的剖视图。

图11(e')、(f')、(g')是用以说明第1实施方式的制造方法的变化例的剖视图。

图12(h')、(i')、(k')是用以说明第1实施方式的制造方法的变化例的剖视图。

图13是表示第2实施方式的存储单元阵列的一部分的剖视图。

图14是表示第3实施方式的存储单元阵列的一部分的剖视图。

具体实施方式

以下，参照图式对实施方式的半导体存储装置、及半导体存储装置的制造方法进行说明。以下说明中，对具有相同或类似功能的构成标注相同符号。而且，有时会省略这些构成的重复说明。以下说明中，标注着末尾带有用于区分的数字或字母的参照符号的构成要素在也可不相互区分的情况下，有时会省略末尾的数字或字母。

“平行”、“正交”、或“相同”分别可包含“大致平行”、“大致正交”、或“大致相同”的情况。“连接”并不限定于机械连接，也可包含电连接。即，“连接”并不限定于多个要素直接连接的情况，可包含多个要素在彼此之间介置有其它要素而连接的情况。“环状”并不限定于圆环状，可包含矩形状、三角形状的环状。“相邻”并不限定于多个要素相接的情况，可包含多个要素相互分离的情况(例如多个要素之间介置有其它要素的情况)。

首先，对X方向、Y方向、Z方向、及R方向进行定义。X方向及Y方向是沿着下述的硅衬底21的表面(参照图3)的方向。X方向是下述的字线WL(参照图3)延伸的方向。Y方向是与X方向交叉(例如正交)的方向。Y方向是下述的位线BL(参照图3)延伸的方向。Z方向是与X方向及Y方向交叉(例如正交)的方向。Z方向是硅衬底21的厚度方向。以下说明中，在Z方向上，有时将从硅衬底21朝向下述的积层体30的方向称为“上”，将其相反方向称为“下”。但这些表述是一种权宜称呼，并不规定重力方向。R方向是下述的柱状体40(参照图4)的径向。R方向是沿着X方向及Y方向的平面上的方向，且是与Z方向交叉(例如正交)的方向。Z方向是“第1方向”的一例。R方向是“第2方向”的一例。

(第1实施方式)

＜1.半导体存储装置的构成＞

首先，对第1实施方式的半导体存储装置1的构成进行说明。以下说明中的图式中，有时会省略与说明无关的绝缘部的图示。一部分图式中，为了便于观察图式，有时会局部省略表示剖面的影线。

图1是表示半导体存储装置1的构成的一部分的框图。半导体存储装置1例如是非易失性的半导体存储装置，其为NAND型闪速存储器。半导体存储装置1例如能够与外部装置(以下称为“主机装置”)连接，作为主机装置的存储空间来使用。半导体存储装置1例如具有存储单元阵列11、指令寄存器12、地址寄存器13、控制电路(定序器)14、驱动器模块15、行解码器模块16、及感测放大器模块17。

存储单元阵列11包含多个区块BLK0～BLK(k-1)(k为1以上的整数)。区块BLK是非易失地存储数据的多个存储单元晶体管的集合。区块BLK是作为数据的抹除单位来使用。存储单元阵列11中设置有多个位线及多个字线。各存储单元晶体管与1个位线及1个字线建立关联。

指令寄存器12保存半导体存储装置1从主机装置接收的指令CMD。指令CMD例如包含使控制电路14执行对存储单元阵列11的写入动作、读出动作、或抹除动作等的命令。

地址寄存器13保存半导体存储装置1从主机装置接收的地址信息ADD。地址信息ADD例如包含区块地址BA、页地址PA、及列地址CA。区块地址BA、页地址PA、及列地址CA分别用于选择区块BLK、字线、及位线。

控制电路14是控制半导体存储装置1的动作的电路。例如，控制电路14根据指令寄存器12中保存的指令CMD而控制驱动器模块15、行解码器模块16、及感测放大器模块17等，执行对存储单元阵列11的写入动作、读出动作、及抹除动作等。

驱动器模块15包含电压产生电路，产生在写入动作、读出动作、或抹除动作等中使用的电压。驱动器模块15例如根据地址寄存器13中保存的页地址PA，而对与选择的字线对应的信号线施加所产生的电压。

行解码器模块16根据地址寄存器13中保存的区块地址BA，而选择对应的存储单元阵列11中的1个区块BLK。行解码器模块16例如将施加至与选择的字线对应的信号线的电压传输至所选择的区块BLK中的所选择的字线。

感测放大器模块17在写入动作中，根据半导体存储装置1从主机装置接收的写入数据DAT而对各位线施加所需的电压。感测放大器模块17在读出动作中，根据位线的电压而对各存储单元中存储的数据值进行判定，并将判定结果作为读出数据DAT传输至主机装置。

＜2.存储单元阵列的构成＞

＜2.1存储单元阵列的电构成＞

接下来，对存储单元阵列11的电构成进行说明。

图2是表示存储单元阵列11的一部分的等效电路的图。图2表示存储单元阵列11中所含的1个区块BLK。区块BLK包含复数个(例如4个)串组SU0～SU3。

各串组SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含多个存储单元晶体管MT0～MTn(n为1以上的整数)、1个以上的漏极侧选择晶体管STD、及1个以上的源极侧选择晶体管STS。

在各NAND串NS中，存储单元晶体管MT0～MTn串联连接。各存储单元晶体管MT包含控制栅极及电荷储存部。存储单元晶体管MT的控制栅极与字线WL0～WLn中的任一者连接。各存储单元晶体管MT根据经由字线WL施加至控制栅极的电压而在电荷储存部储存电荷，非易失地保存数据。

漏极侧选择晶体管STD的漏极连接于和该NAND串NS对应的位线BL。漏极侧选择晶体管STD的源极与串联连接的存储单元晶体管MT0～MTn的一端连接。漏极侧选择晶体管STD的控制栅极与漏极侧选择栅极线SGD0～SGD3中的任一者连接。漏极侧选择晶体管STD经由漏极侧选择栅极线SGD而与行解码器11电连接。漏极侧选择晶体管STD在将特定电压施加至对应的漏极侧选择栅极线SGD时，连接NAND串NS与位线BL。

源极侧选择晶体管STS的漏极与串联连接的存储单元晶体管MT0～MTn的另一端连接。源极侧选择晶体管STS的源极与源极线SL连接。源极侧选择晶体管STS的控制栅极与源极侧选择栅极线SGS连接。源极侧选择晶体管STS经由源极侧选择栅极线SGS而与行解码器11电连接。源极侧选择晶体管STS在对源极侧选择栅极线SGS施加特定电压时，连接NAND串NS与源极线SL。

在同一区块BLK中，存储单元晶体管MT0～MTn的控制栅极共通连接于分别对应的字线WL0～WLn。串组SU0～SU3中的漏极侧选择晶体管STD的控制栅极共通连接于分别对应的选择栅极线SGD0～SGD3。源极侧选择晶体管STS的控制栅极共通连接于选择栅极线SGS。在存储单元阵列11中，位线BL由各串组SU中分配着相同列地址的NAND串NS所共有。

＜2.2存储单元阵列的物理构成＞

接下来，对存储单元阵列11的物理构成进行说明。

图3是表示存储单元阵列11的一部分的立体剖视图。存储单元阵列11例如包含硅衬底21、半导体层22、导电层23、绝缘层24、积层体30、多个柱状体40、多个接点81、及多个位线BL。

＜2.2.1下部结构体＞

硅衬底21是成为半导体存储装置1的基底的衬底。硅衬底21的至少一部分形成为沿着X方向及Y方向的板状。硅衬底21例如由包含硅的半导体材料形成。硅衬底21是“衬底”的一例。

半导体层22设置在硅衬底21上。半导体层22是沿着X方向及Y方向的层状。半导体层22是在半导体存储装置1的制造工序中抑制存储孔MH(参照图6)的深刻蚀的终止层。半导体层22由多晶硅等半导体材料形成。半导体存储装置1也可具有作为终止层发挥功能的绝缘层来代替半导体层22。

导电层23设置在半导体层22上。导电层23是沿着X方向及Y方向的层状。导电层23由钨等导电材料形成。柱状体40的下端部连接于导电层23。导电层23作为源极线SL发挥功能。

绝缘层24设置在导电层23上。绝缘层24是沿着X方向及Y方向的层状。绝缘层24由氧化硅等绝缘材料形成。

＜2.2.2积层体＞

接下来，对积层体30进行说明。积层体30设置在绝缘层24上。积层体30例如包含多个导电层31与多个绝缘层32。多个导电层31及多个绝缘层32在Z方向上逐层交替积层。

导电层31形成为沿着X方向及Y方向的板状。各导电层31例如包含由钨等导电材料形成的主体部、及设置在主体部表面的阻隔膜。阻隔膜例如是氮化钛膜、或氮化钛与钛的积层结构膜。

多个导电层31中离硅衬底21最远的1个以上(例如复数个)导电层31，作为漏极侧选择栅极线SGD发挥功能。本实施方式中，多个导电层31中离硅衬底21最远的2个导电层31，作为漏极侧选择栅极线SGD发挥功能。相对于在X方向或Y方向上排列的多个柱状体40而共通地设置有漏极侧选择栅极线SGD。漏极侧选择栅极线SGD与通道层42的交叉部分作为上述漏极侧选择晶体管STD(参照图2)发挥功能。以下，为便于说明，将复数个(例如2个)漏极侧选择栅极线SGD中离硅衬底21最远的漏极侧选择栅极线SGD称为“第1漏极侧选择栅极线SGD11”。同样，将复数个(例如2个)漏极侧选择栅极线SGD中，相较于第1漏极侧选择栅极线SGD11而离硅衬底21第二远的漏极侧选择栅极线SGD称为“第2漏极侧选择栅极线SGD12”。漏极侧选择栅极线SGD是“第2导电层”的一例。第1漏极侧选择栅极线SGD11是“第1层”的一例。第2漏极侧选择栅极线SGD12是“第2层”的一例。

多个导电层31中最靠近硅衬底21的1个以上(例如复数个)导电层31，作为源极侧选择栅极线SGS发挥功能。本实施方式中，多个导电层31中最靠近硅衬底21的2个导电层31，作为源极侧选择栅极线SGS发挥功能。相对于在X方向或Y方向上排列的多个柱状体40而共通地设置有源极侧选择栅极线SGS。漏极侧选择栅极线SGD源极侧选择栅极线SGS与通道层42的交叉部分，作为上述源极侧选择晶体管STS(参照图2)发挥功能。

多个导电层31中作为漏极侧选择栅极线SGD或源极侧选择栅极线SGS发挥功能的导电层31所夹隔的剩余的导电层31，作为字线WL(控制栅极线)发挥功能。本实施方式中，字线WL与通道层42的交叉部分作为存储单元晶体管MT(参照图2)发挥功能。下文对存储单元晶体管MT进行详述。相对于在X方向及Y方向上排列的多个柱状体40而共通地设置有字线WL。字线WL是“第1导电层”的一例。

绝缘层32是设置在沿Z方向相邻的2个导电层31之间而将该2个导电层31绝缘的层间绝缘膜。绝缘层32形成为沿着X方向及Y方向的板状。绝缘层32由氧化硅等绝缘材料形成。

积层体30还包含绝缘层39。绝缘层39设置在最上阶的导电层31(最远离硅衬底21的导电层31)之上。绝缘层39形成为沿着X方向及Y方向的板状。绝缘层39由氧化硅等绝缘材料形成。

＜2.2.3柱状体＞

接下来，对柱状体40进行说明。

多个柱状体40在沿着X方向及Y方向的面上相互隔开间隔而配置。多个柱状体40例如在Y方向上的不同位置分别分成沿X方向延伸的多个列RW来配置。多个列RW中从Y方向的端起第偶数号的列RW2中所含的多个柱状体40，相对于多个列RW中从Y方向的端起第奇数号的列RW1中所含的多个柱状体40而在X方向偏移配置。多个柱状体40分别在积层体30内沿Z方向延伸。柱状体40也可称为“存储柱”。

图4是表示存储单元阵列11的一部分的剖视图。柱状体40是圆柱状或倒圆锥台形状。柱状体40在Z方向延伸，贯通积层体30、绝缘层24、及导电层23。柱状体40的下端部进入半导体层22中。柱状体40例如具有多层膜41、通道层42、绝缘核心43、及顶盖部44。

多层膜41设置在通道层42的外周侧。多层膜41在R方向上位于多个导电层31与通道层42之间。多层膜41是“存储膜”的一例。多层膜41例如具有隧道绝缘膜51、电荷捕获膜52、及阻挡绝缘膜53。

隧道绝缘膜51在R方向上位于通道层42与电荷捕获膜52之间。隧道绝缘膜51例如形成为沿着通道层42的外周面的环状，沿着通道层42在Z方向延伸。隧道绝缘膜51以遍及柱状体40的大部分的方式在Z方向延伸。隧道绝缘膜51是通道层42与电荷捕获膜52之间的电位阻障。隧道绝缘膜51包含氧化硅、或氧化硅与氮化硅。

电荷捕获膜52设置在隧道绝缘膜51的外周侧。电荷捕获膜52位于隧道绝缘膜51与阻挡绝缘膜53之间。从其它观点来看，电荷捕获膜52位于多个导电层31与通道层42之间。电荷捕获膜52以遍及柱状体40的大部分的方式在Z方向延伸。电荷捕获膜52是功能膜，其具有多个结晶缺陷(捕获能阶)，能够在这些结晶缺陷中捕获电荷。电荷捕获膜52例如由氮化硅形成。电荷捕获膜52中与各字线WL相邻的部分是“电荷储存部”的一例。

阻挡绝缘膜53设置在电荷捕获膜52的外周侧。阻挡绝缘膜53在R方向上位于多个导电层31与电荷捕获膜52之间。阻挡绝缘膜53是抑制反向穿隧的绝缘膜。反向穿隧是电荷从字线WL返回电荷捕获膜52的现象。阻挡绝缘膜53以遍及柱状体40的Z方向的大部分的方式在Z方向延伸。阻挡绝缘膜53例如是氧化硅膜或金属氧化物膜等多个绝缘膜积层而成的积层结构膜。金属氧化物的一例是氧化铝。阻挡绝缘膜53也可包含氮化硅或氧化铪等高介电常数材料(High-k材料)。

通道层42设置在多层膜41的内侧。通道层42形成为环状，并且以遍及柱状体40的全长(全高)的方式在Z方向延伸。多层膜41中位于和源极线SL相同的高度的部分被去除。由此，通道层42的下端部与源极线SL相接而与源极线SL连接。通道层42由多晶硅等半导体材料形成。通道层42也可掺杂有杂质。通道层42中所含的杂质例如是选自由碳、磷、硼、锗所组成的群中的任一种。通道层42在对字线WL施加电压时，形成通道而将位线BL与源极线SL电连接。本实施方式中，通道层42具有第1部分61、第2部分62、及第3部分63。

第1部分61是通道层42的薄膜部。第1部分61位于比第2部分62及第3部分63更靠下方。第1部分61例如是环状，在Z方向延伸。第1部分61的至少一部分在R方向上位于多个字线WL与绝缘核心43之间。本实施方式中，第1部分61的一部分(例如上端部)在R方向上位于第2漏极侧选择栅极线SGD12与绝缘核心43之间。第1部分61的另一部分(例如下端部)在R方向上位于多个源极侧选择栅极线SGS与绝缘核心43之间。第1部分61在Z方向上占据通道层42的大部分而形成通道层42的主体部。第1部分61的下端部与源极线SL相接而与源极线SL连接。

图5是沿着图4中所示的存储单元阵列11的F5-F5线的剖视图。于在Z方向上与各字线WL相同的高度，由与柱状体40相邻的字线WL的端部、阻挡绝缘膜53、电荷捕获膜52、隧道绝缘膜51、及通道层42的第1部分61形成MANOS(Metal-Al-Nitride-Oxide-Silicon，金属-氧化铝-氮化物-氧化物-硅)型的存储单元晶体管MT。

另外，存储单元阵列11也可具有浮动栅极方式的电荷储存部(浮动栅极电极)代替电荷捕获膜52来作为电荷储存膜。浮动栅极电极例如由包含杂质的多晶硅形成。多晶硅中所含的杂质例如是磷或硼。浮动栅极电极设置在阻挡绝缘膜53与隧道绝缘膜51之间。该情况下，由与柱状体40相邻的字线WL的端部、阻挡绝缘膜53、电荷储存部(浮动栅极电极)、隧道绝缘膜51、及通道层42的第1部分61形成浮动栅极方式的存储单元晶体管MT。

返回图4对第2部分62进行说明。第2部分62是通道层42的厚膜部。第2部分62位于比第1部分61及第3部分63更靠上方。第2部分62例如是环状，在Z方向延伸。R方向上的第2部分62的膜厚T2，大于R方向上的第1部分61的膜厚T1。例如，R方向上的第2部分62的膜厚T2是R方向上的第1部分61的膜厚T1的2倍以上。根据其它观点，R方向上的第2部分62的膜厚T2，比R方向上的第1部分61的膜厚T1大5nm以上。

本实施方式中，第2部分62形成通道层42的上端部。第2部分62的一部分在R方向上位于绝缘层39与顶盖部44之间。下述的接点81在Z方向上与第2部分62相接。接点81具有与柱状体40连接的下端81e2。通道层42的第2部分62的内径D2(例如，第2部分62的上端62e1的内径)，小于接点81的下端81e2的外径D1。第2部分62与接点81相接而与接点81连接。

本实施方式中，第2部分62的下端62e2比绝缘核心43的上端43e1更靠近硅衬底21。即，第2部分62从比绝缘核心43的上端43e1更靠上方，延伸至比绝缘核心43的一部分更靠近硅衬底21处为止。第2部分62的一部分在R方向上与绝缘核心43相邻。

本实施方式中，第2部分62的下端62e2比第1漏极侧选择栅极线SGD11的上端(上表面)31e1更靠近硅衬底21。即，第2部分62从比绝缘核心43的上端43e1更靠上方，延伸至比第1漏极侧选择栅极线SGD11的至少一部分更靠近硅衬底21处为止。第2部分62的一部分在R方向上位于第1漏极侧选择栅极线SGD11的至少一部分与绝缘核心43之间。第1漏极侧选择栅极线SGD11的上端31e1是朝向硅衬底21的相反侧的端，且是“第1端”的一例。

进一步而言，本实施方式中，第2部分62的下端62e2在Z方向上位于和第1漏极侧选择栅极线SGD11的下端(下表面)31e2相同的高度，或者位于比第1漏极侧选择栅极线SGD11的下端31e2更靠近硅衬底21处。即，第2部分62从比绝缘核心43的上端43e1更靠上方，延伸至与第1漏极侧选择栅极线SGD11的下端31e2相同的高度为止，或延伸至比第1漏极侧选择栅极线SGD11的下端31e2更靠近硅衬底21处为止。第1漏极侧选择栅极线SGD11的下端31e2是朝向硅衬底21的端，且是“第2端”的一例。

遍及R方向上的整个膜厚，第2部分62的膜质与第1部分61相同。“膜质相同”例如是指膜中所含的杂质的浓度相同。该情况下，杂质的浓度相同是指杂质浓度的差异不到2倍。即“膜质相同”例如是指在第1部分61与第2部分62中较低的杂质浓度为1×10²⁰atoms·cm^-3的情况下，第1部分61与第2部分62中较高的杂质浓度不到2×10²⁰atoms·cm^-3。代替此，“膜质相同”例如也可是指膜中所含的材料的粒径相同。该情况下，粒径相同是指粒径的差异为30％以下。

第3部分63在Z方向上位于第1部分61与第2部分62之间。第3部分63是膜厚在第1部分61与第2部分62之间连续地变化的部分。第3部分63例如是环状，在Z方向延伸。R方向上的第3部分63的膜厚T3，小于R方向上的第2部分62的膜厚T2，且大于R方向上的第1部分61的膜厚T1。

本实施方式中，第3部分63随着从第2部分62靠近第1部分61，膜厚T3慢慢变薄。第3部分63中，越位于上方(在Z方向上越靠近第2部分62)的位置，膜厚T3的变化幅度越大。“膜厚的变化幅度”是指R方向的膜厚对应于在Z方向上前进单位距离而发生变化的量。本实施方式中，第3部分63在Z方向上越靠近第2部分62，膜厚T3变化越大。第3部分63形成为朝向外周侧的斜上方凸起的圆弧状。

接下来，对绝缘核心43进行说明。绝缘核心43设置在通道层42的内侧，填埋通道层42的内部的一部分。绝缘核心43由氧化硅等绝缘材料形成。绝缘核心43以遍及除柱状体40的上端部以外的柱状体40的大部分的方式在Z方向延伸。绝缘核心43的上端43e1在Z方向上位于和第1漏极侧选择栅极线SGD11的上端31e1相同的高度，或者位于比第1漏极侧选择栅极线SGD11的上端31e1更靠上方。

绝缘核心43具有第1部分71与第2部分72。绝缘核心43的第1部分71位于通道层42的第1部分61的内周侧。绝缘核心43的第1部分71的一部分形成为沿着通道层42的第1部分61的内周面的环状，在内部具有空间部(气隙)S。但，并非必需空间部S。另一方面，绝缘核心43的第2部分72位于通道层42的第2部分62及第3部分63的内周侧，密实地填埋通道层42的第2部分62及第3部分63的内周侧。

顶盖部44设置在绝缘核心43的上方。顶盖部44是由非晶硅等半导体材料形成的半导体部。顶盖部44也可掺杂有杂质。顶盖部44中所含的杂质例如是选自由碳、磷、硼、锗所组成的群中的任一种。顶盖部44填埋通道层42的第2部分62的内周侧。顶盖部44与通道层42的第2部分62一起形成柱状体40的上端部。接点81在Z方向上与顶盖部44相接。

＜2.2.4上部结构体＞

多个接点81分别设置在柱状体40上。接点81在Z方向延伸，连接位线BL与柱状体40的通道层42。接点81由钨等导电材料形成。

多个位线BL分别设置在接点81之上。位线BL经由接点81而与柱状体40的通道层42连接。由此，通过字线WL与位线BL的组合，而可从三维状配置的多个存储单元晶体管MT中选择任意的存储单元晶体管MT。

＜3.制造方法＞

接下来，对半导体存储装置1的制造方法的一例进行说明。

图6至图10是用以说明半导体存储装置1的制造方法的剖视图。首先，在硅衬底21上积层半导体层22、未图示的牺牲层、及绝缘层24。所述牺牲层例如由氮化硅形成。所述牺牲层是在后工序中置换为导电层23的绝缘层。

接下来，如图6中的(a)所示，在绝缘层24上交替积层牺牲层101与绝缘层32。牺牲层101由氮化硅等绝缘材料形成。牺牲层101是在后工序中置换为导电层31的绝缘层。牺牲层101是“中间层”的一例。多个牺牲层101中最上阶的牺牲层101S(距硅衬底21最远的牺牲层101S)，具有朝向硅衬底21的相反侧的上端(上表面)101e1、及朝向硅衬底21的下端(下表面)101e2。牺牲层101S的上端101e1位于和后工序中形成的第1漏极侧选择栅极线SGD11的上端31e1对应的高度。牺牲层101的下端101e2位于和后工序中形成的第1漏极侧选择栅极线SGD11的下端31e2对应的高度。另外，也可将导电层31与绝缘层32直接交替积层，而代替设置牺牲层101。该情况下，导电层31相当于“中间层”的一例。接下来，在牺牲层S上积层绝缘层39。由此，形成中间积层体30A。

接下来，如图6中的(b)所示，针对中间积层体30A而设置存储孔MH。存储孔MH是在Z方向延伸的开口部。存储孔MH在Z方向上贯通中间积层体30A、绝缘层24、及未图示的牺牲层而形成至半导体层22的中途为止。存储孔MH是“空间部”的一例。接下来，如图6中的(c)所示，对存储孔MH的内表面依序供给阻挡绝缘膜53的材料、电荷捕获膜52的材料、隧道绝缘膜51的材料，而依序形成阻挡绝缘膜53、电荷捕获膜52、隧道绝缘膜51。

接下来，如图7中的(d)所示，对存储孔MH的内部供给通道层42的材料，而形成沿着隧道绝缘膜51的内周面的环状的半导体层111。R方向上的半导体层111的膜厚T4，与R方向上的通道层42的第2部分62的膜厚T2相同。

接下来，如图7中的(e)所示，向半导体层111的内周侧供给氧化硅等绝缘材料，而形成填埋环状的半导体层111内部的绝缘部112A。然后，例如通过蚀刻而将绝缘部112A的上部去除。本实施方式中，将绝缘部112A中比牺牲层101S的下端101e2更靠上方的部分去除。由此，在环状的半导体层111内部形成绝缘部112。形成绝缘部112的材料(例如氧化硅)是“第1材料”的一例。

接下来，如图7中的(f)所示，对半导体层111的上表面、位于存储孔MH内部的半导体层111的内周面、及绝缘部112的上表面供给氮化硅等绝缘材料，而形成遍及半导体层111的上表面、位于存储孔MH内部的半导体层111的内周面、及绝缘部112上表面的保护膜113。形成保护膜113的材料(例如氮化硅)是“第2材料”的一例。第2材料与第1材料不同。保护膜113覆盖从半导体层111的上部至比牺牲层101S的上端101e1更靠近硅衬底21的区域为止。进一步而言，本实施方式中，保护膜113覆盖从半导体层111的上部至比牺牲层101S的下端101e2更靠近硅衬底21的区域为止。

接下来，如图8中的(g)所示，通过例如反应性离子蚀刻(RIE：Reactive IonEtching)，而将保护膜113中位于半导体层111上表面及绝缘部112上表面的部分去除。由此，形成设置有供绝缘部112露出的开口部113a的保护膜113。

接下来，如图8中的(h)所示，通过经由保护膜113的开口部113a的蚀刻而将绝缘部112去除。然后，如图8中的(i)所示，在设置有保护膜113的状态下对半导体层111进行细化。由此，在维持着半导体层111中与通道层42的第2部分62对应的区域的膜厚的同时，进行半导体层111中与通道层42的第1部分61及第3部分63对应的区域的薄膜化。由此，形成包含第1部分61、第2部分62、及第3部分63的通道层42。

接下来，如图9中的(j)所示，通过例如蚀刻而将保护膜113去除。接下来，如图9中的(k)所示，向通道层42的内周侧供给氧化硅等绝缘材料，而形成填埋通道层42内周侧的绝缘部43A。然后，通过例如蚀刻而将绝缘部43A的上部去除至在Z方向上与绝缘核心43的上端43e1对应的位置。由此，在通道层42的内周侧形成绝缘核心43。接下来，如图9中的(l)所示，向通道层42的内周侧供给非晶硅等半导体材料，而形成顶盖部44。

接下来，如图10中的(m)所示，沿切断面C进行切断而将多层膜41的多余部分、通道层42的多余部分、顶盖部44的多余部分、绝缘层39的多余部分去除，形成中间积层体30B及柱状体40。

接下来，经由未图示的孔或沟槽供给蚀刻溶液，而将下部结构体中设置在半导体层22与绝缘层24之间的牺牲层去除。此时，也将位于和要去除的牺牲层相同的高度的多层膜41的一部分去除。然后，对已去除牺牲层的空间供给导电材料，而形成导电层23(源极线SL)。接下来，经由未图示的孔或沟槽供给蚀刻溶液，而将中间积层体30B中所含的多个牺牲层101去除。然后，对已去除多个牺牲层101的空间供给导电层31的材料，而形成字线WL、漏极侧选择栅极线SGD、及源极侧选择栅极线SGS。由此，形成积层体30。其后，如图10中的(n)所示，形成接点81及位线BL等而完成半导体存储装置1。

＜4.利点＞

近年来，人们正研究使通道层薄膜化以进一步提高半导体存储装置的电特性。然而，在遍及Z方向全长的通道层为薄膜的情况下，会发生以下事情。例如在通道层的上端部，电阻(通道电阻)有时会变大。如果通道层的电阻变大，则例如会存在如下情况，即，数据读出时流通于通道层的电流(单元电流)变小，从而数据的读出特性降低。代替此/此外，如果在与漏极侧选择栅极线SGD相邻的部分，通道层变薄，则在数据抹除动作中由栅极感应漏极泄漏(GIDL：Gate-Induced Drain Leakage)所致的电洞的生成效率会降低。该情况下，数据抹除动作的效率会降低。进而，代替这些/此外，如果通道层的上端部的膜厚较薄，则在进行于通道层的内周侧形成绝缘核心43的蚀刻时，通道层的上端部的一部分可能会断裂，从而中间积层体中所含的牺牲层及绝缘层的一部分可能会破损。该情况下，半导体存储装置的良率会降低。

由此，本实施方式中，通道层42包含：第1部分61(薄膜部)，位于多个字线WL与绝缘核心43之间；及第2部分62(厚膜部)，相对于第1部分61而位于硅衬底21的相反侧，且R方向的膜厚为第1部分61的R方向膜厚的2倍以上。第2部分62在Z方向上延伸至比绝缘核心43的一部分更靠硅衬底21附近为止，并且延伸至比漏极侧选择栅极线SGD(例如第1漏极侧选择栅极线SGD11)的上端31e1更靠硅衬底21附近为止。根据该构成，在通道层42的上端部，电阻变小，单元电流增加。另外，代替所述/此外，如果在与漏极侧选择栅极线SGD相邻的部分存在通道层42的厚膜部，则可提高数据抹除动作中由栅极感应漏极泄漏所致的电洞的生成效率。该情况下，可提高数据抹除动作的效率。另外，代替所述/此外，如果在通道层42的上端部存在厚膜部，则可抑制在进行形成绝缘核心43的蚀刻时，中间积层体30A中所含的牺牲层101及绝缘层32的一部分破损。该情况下，可提高半导体存储装置1的良率。

本实施方式中，通道层42的第2部分62在Z方向上延伸至与漏极侧选择栅极线SGD(例如第1漏极侧选择栅极线SGD11)的下端31e相同的高度，或比漏极侧选择栅极线SGD(例如第1漏极侧选择栅极线SGD11)的下端31e更靠硅衬底21附近为止。根据该构成，在与漏极侧选择栅极线SGD相邻的多个部分，通道层42较厚，因此可进一步提高数据抹除动作中由栅极感应漏极泄漏所致的电洞的生成效率。

本实施方式中，通道层42包含第3部分63，该第3部分63在Z方向上位于第1部分61与第2部分62之间，随着从第2部分62靠近第1部分61而膜厚T3慢慢变薄。第3部分63在Z方向上越靠近第2部分62，膜厚T3的变化幅度越大。根据该构成，绝缘核心43的材料容易进入比通道层42的第2部分62更靠下方，从而容易在通道层42的第1部分61的内周侧形成绝缘核心43。由此，容易更切实地确保必要的绝缘性。

本实施方式中，半导体存储装置1还具备接点81，该接点81相对于柱状体40而位于硅衬底21的相反侧，且与柱状体40连接。接点81在Z方向上与通道层42的第2部分62相接。根据该构成，接点81经由通道层42的第2部分62而与第1部分61连接，因此可使接点81与通道层42的第1部分61之间的电阻更小。由此，单元电流增加，从而可提高数据的读出特性。

本实施方式中，通道层42的第2部分62形成为环状。接点81具有与柱状体40连接的下端81e2。通道层42的第2部分62的内径D2，小于接点81的下端81e2的外径D1。根据该构成，即便在存在零件公差的情况下，接点81也容易与通道层42的第2部分62相接。由此，可更切实地使接点81与通道层42的第1部分61之间的电阻变小。

本实施方式中，半导体存储装置1的制造方法包含：相对于半导体层111而设置保护膜113，该保护膜113覆盖从半导体层111的上部至比牺牲层101S的上端101e1更靠近硅板21的区域为止，且在设置有保护膜113的状态下进行半导体层111的细化，由此形成包含第1部分61与第2部分62的通道层42。根据该构成，容易遍及Z方向上的相对较长的区域而形成第2部分62。

＜5.制造方法的变化例＞

接下来，对上述半导体存储装置1的制造方法的变化例进行说明。本变化例中，形成绝缘部112及保护膜113的材料与第1实施方式不同。另外，以下说明的工序以外的工序，与第1实施方式的制造方法的工序相同。

图11及图12是用以说明半导体存储装置1的制造方法的变化例的剖视图。本变化例的制造方法直至第1实施方式中说明的图7中的(d)工序为止，与第1实施方式的制造方法相同。因此，此处对第1实施方式中说明的图7中的(d)之后的工序进行说明。图11及图12中的(e')、(f')、(g')、(h')、(i')、(k')，表示分别与第1实施方式中说明的图7至图9中的(f)、(g)、(h)、(i)、(k)对应的工序。

如图11中的(e')所示，本变化例中，向半导体层111的内周侧供给氮化硅等绝缘材料，而形成填埋环状的半导体层111内部的绝缘部112A'。然后，例如通过蚀刻而将绝缘部112A'的上部去除。本实施方式中，将绝缘部112A'中比牺牲层101S的下端101e2更靠上方的部分去除。由此，在环状的半导体层111的内部形成绝缘部112'。形成绝缘部112'的材料(例如氮化硅)是“第1材料”的一例。

接下来，如图11中的(f')所示，对半导体层111的上表面、位于存储孔MH内部的半导体层111的内周面、及绝缘部112'的上表面供给氧化硅等绝缘材料，而设置遍及半导体层111的上表面、位于存储孔MH内部的半导体层111的内周面、及绝缘部112'的上表面的保护膜113'。形成保护膜113'的材料(例如氧化硅)是“第2材料”的一例。第2材料与第1材料不同。

接下来，如图11中的(g')所示，通过例如反应性离子蚀刻(RIE)而将保护膜113'中位于半导体层111的上表面及绝缘部112'的上表面的部分去除。由此，形成设置有供绝缘部112'露出的开口部113a'的保护膜113'。

接下来，如图12中的(h')所示，通过经由保护膜113'的开口部113a'的蚀刻而将绝缘部112'去除。然后，如图12中的(i')所示，在设置有保护膜113的状态下对半导体层111进行细化。由此，在维持着半导体层111中与第2部分62对应的区域的膜厚的同时，进行半导体层111中与第1部分61及第3部分63对应的区域的薄膜化。由此，形成包含第1部分61、第2部分62、及第3部分63的通道层42。

此处，本变化例中，不进行去除保护膜113'的工序(与第1实施方式的图9中的(j)对应的工序)。因此，接下来，如图12中的(k')所示，向通道层42的内周侧供给氧化硅等绝缘材料，而形成填埋通道层42内周侧的绝缘部43A'。本变化例中，在残留着保护膜113'的状态下形成填埋通道层42内周侧的绝缘部43A'。然后，例如通过蚀刻，而将保护膜113'的大部分及绝缘部43A'的上部去除至在Z方向上与绝缘核心43'的上端43e1'对应的位置。由此，在通道层42的内周侧形成绝缘核心43'。其后的工序与第1实施方式相同。

根据该构成，与第1实施方式的制造方法相比，可省略去除保护膜113'的工序。由此，可提高半导体存储装置1的制造性。本变化例中，在成为完成品的半导体存储装置1中残留保护膜113'的一部分。例如，绝缘核心43'具有在R方向上与通道层42的第2部分62相邻的上端部91。上端部91包含：绝缘体91a，在R方向上位于绝缘核心43的中央部；及绝缘膜91b，在R方向上位于绝缘体91a与通道层42之间。绝缘体91a由在图12中的(k')工序中形成的绝缘部43A'的一部分形成。绝缘膜91b由在图11中的(f')工序中形成的保护膜113'的一部分形成。绝缘体91a与绝缘膜91b的组成或特性不同。“组成不同”例如是指所含的杂质不同。“特性不同”例如是指密度或膜应力不同。

(第2实施方式)

接下来，对第2实施方式进行说明。第2实施方式在通道层42的第2部分62延伸至更下方为止的点上与第1实施方式不同。以下说明的构成以外的构成与第1实施方式相同。

图13是表示第2实施方式的存储单元阵列11A的一部分的剖视图。本实施方式中，通道层42的第2部分62的下端62e与第2漏极侧选择栅极线SGD12的上端(上表面)31e3相比更靠近硅衬底21。即，第2部分62从比绝缘核心43的上端43e1更靠上方，延伸至比第2漏极侧选择栅极线SGD12的至少一部分更靠近硅衬底21处为止。第2部分62的一部分在R方向上位于第2漏极侧选择栅极线SGD12的至少一部分与绝缘核心43之间。第2漏极侧选择栅极线SGD12的上端31e3是朝向硅衬底21的相反侧的端，且是“第3端”的一例。

进一步而言，本实施方式中，通道层42的第2部分62的下端62e2在Z方向上位于和第2漏极侧选择栅极线SGD12的下端(下表面)31e4相同的高度，或者比第2漏极侧选择栅极线SGD12的下端31e4更靠近硅衬底21处。即，第2部分62从比绝缘核心43的上端43e1更靠上方，延伸至与第2漏极侧选择栅极线SGD12的下端31e4相同的高度，或比第2漏极侧选择栅极线SGD12的下端31e4更靠近硅衬底21处为止。根据该构成，可进一步提高数据抹除动作中由栅极感应漏极泄漏所致的电洞的生成效率。

(第3实施方式)

接下来，对第3实施方式进行说明。第3实施方式在通道层42的第2部分62延伸至更下方为止的点上与第2实施方式不同。以下说明的构成以外的构成与第2实施方式相同。

图14是表示第3实施方式的存储单元阵列11B的一部分的剖视图。本实施方式中，积层体30中所含的多个导电层31包含虚设线DL。虚设线DL在Z方向上位于漏极侧选择栅极线SGD与多个字线WL之间。虚设线DL是指不与作为单元晶体管MT发挥功能的晶体管连接的导电层。虚设线DL作为漏极侧选择栅极线SGD与多个字线WL之间的缓冲部发挥功能，以使施加至漏极侧选择栅极线SGD的电压难以传输至字线WL。

本实施方式中，通道层42的第2部分62的下端62e2与虚设线DL的上端31e5相比更靠近硅衬底21。即，第2部分62从比绝缘核心43的上端43e1更靠上方，延伸至比虚设线DL的至少一部分更靠近硅衬底21处。第2部分62的一部分在R方向上位于虚设线DL的至少一部分与绝缘核心43之间。

进一步而言，本实施方式中，通道层42的第2部分62的下端62e2在Z方向上位于和虚设线DL的下端31e6相同的高度，或者比虚设线DL的下端31e6更靠近硅衬底21处。即，第2部分62从比绝缘核心43的上端43e1更靠上方，延伸至与虚设线DL的下端31e6相同的高度，或比虚设线DL的下端31e6更靠近硅衬底21处为止。根据该构成，有时可使通道层42的电阻更小。

以上，对几个实施方式及变化例进行了说明。但，实施方式及变化例并不限定于上述例。例如，1个积层体30中所含的漏极侧选择栅极线SGD的个数、字线WL的个数、及虚设线DL的个数并不限定于上述例。

另外，半导体存储装置1也可不具有硅衬底21。半导体存储装置1例如也可包含：阵列芯片，包含上述积层体30及多个柱状体40；及电路芯片，与阵列芯片分开形成；且将所述阵列芯片上下反转而贴合于所述电路芯片。所述阵列芯片例如包含存储单元阵列11。所述电路芯片例如包含指令寄存器12、地址寄存器13、控制电路(定序器)14、驱动器模块15、行解码器模块16、及感测放大器模块17。该半导体存储装置1中，在所述阵列芯片的贴合面、与所述电路芯片的贴合面的对应位置埋入结合金属，经由该结合金属而将所述存储单元阵列的存储单元阵列11、与形成在构成所述电路芯片的衬底的晶体管(例如构成行解码器模块16、感测放大器模块17的晶体管)电连接。该半导体存储装置1中，硅衬底21也可被剥离而不存在于最终制品中。因此，上述说明中，也可将“硅衬底21的相反侧”替换为“上方”，将“靠近硅衬底21的侧”替换为“下方”。另外，本申请案中的“上方”及“下方”是用以说明构成要素的位置关系的一种权宜表述，并不规定最终制品中的上下方向(重力方向)。

根据以上说明的至少一个实施方式，半导体存储装置具备积层体与通道层。积层体中所含的多个导电层包含多个第1导电层、及位于多个第1导电层上方的1个以上的第2导电层。通道层包含：第1部分，位于多个第1导电层与绝缘核心之间；及第2部分，位于第1部分的上方，膜厚比第1部分的所述第2方向上的膜厚大5nm以上，或者为该第1部分的所述第2方向上的膜厚的2倍以上。第2部分延伸至比绝缘核心的上端更靠下方为止，并且延伸至比1个以上的第2导电层中最上方的第2导电层的上表面更靠下方为止。根据该构成，可实现电特性的提高。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并未意图限定发明的范围。这些实施方式能够以其它各种方式实施，且可在不脱离发明主旨的范围进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，同样包含在权利要求书中所记载的发明及与其相同的范围中。

例如，作为顶盖部44的构成材料，例示了非晶硅，但也可在热工序中结晶化而成为与通道层42相同的多晶硅。

[符号的说明]

1 半导体存储装置

21 硅衬底(衬底)

30 积层体

30A、30B 中间积层体

31 导电层

WL 字线(第1导电层)

SGD 漏极侧选择栅极线(第2导电层)

SGD11 第1漏极侧选择栅极线(第1层)

SGD12 第2漏极侧选择栅极线(第2层)

DL 虚设线

32 绝缘层

40 柱状体

41 多层膜(存储膜)

42 通道层

43 绝缘核心

61 第1部分

62 第2部分

63 第3部分

81 接点

111 半导体层

113、113' 保护膜。

Claims (13)

1.一种半导体存储装置，其特征在于具备：

积层体，包括多个栅极电极层与多个绝缘层，且所述多个栅极电极层与所述多个绝缘层在第1方向上逐层交替积层；

柱状体，在所述积层体内沿所述第1方向延伸，并且包括：绝缘核心、位于所述多个栅极电极层与所述绝缘核心之间的通道层、以及位于所述多个栅极电极层与所述通道层之间的存储膜；以及

位线，配置在所述积层体中的所述第1方向的一侧；并且

所述多个栅极电极层包括：多个第1栅极电极层，在与所述通道层的交叉部分形成存储单元晶体管；以及1个以上的第2栅极电极层，在将所述位线侧设为上方之情形时，位于所述多个第1栅极电极层的上方，并且在与所述通道层的交叉部分形成选择晶体管；

所述通道层包括：第1部分，位于所述多个第1栅极电极层中最上方的第1栅极电极层与所述绝缘核心之间；以及第2部分，从所述1个以上的第2栅极电极层中最上方的第2栅极电极层的上端之上方，延伸到与所述最上方的第2栅极电极层的下端至少相同的高度；

所述第2部分的与所述第1方向交叉的第2方向上的膜厚比所述第1部分的所述第2方向上的膜厚大。

2.根据权利要求1所述的半导体存储装置，其特征在于：

所述第2部分的所述第2方向上的膜厚比所述第1部分的所述第2方向上的膜厚大5nm以上。

3.根据权利要求1所述的半导体存储装置，其特征在于：

所述第2部分的所述第2方向上的膜厚是所述第1部分的所述第2方向上的膜厚的2倍以上。

4.根据权利要求1所述的半导体存储装置，其特征在于：

所述第2部分延伸到比所述绝缘核心的上端更下方。

5.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：

所述第2栅极电极层包括2层以上，且

所述第2栅极电极层包括：所述最上方的第2栅极电极层即第1层、以及位于所述第1层下方的第2层；

所述第2部分延伸到与所述第2层的下端至少相同的高度。

6.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：

所述第2部分的膜质与所述第1部分相同。

7.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：

所述通道层包括：第3部分，在所述第1方向上位于所述第1部分与所述第2部分之间，随着从所述第2部分靠近所述第1部分而慢慢变薄，

所述第3部分在所述第1方向上越靠近所述第2部分，所述膜厚的变化幅度越大。

8.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于还具备：接点，位于所述柱状体的上方，将所述柱状体与所述位线之间电连接，

所述接点在所述第1方向上与所述第2部分的上端相接。

9.根据权利要求8所述的半导体存储装置，其特征在于：

所述第2部分的至少一部分为环状，

所述接点具有与所述柱状体相接的下端，

所述第2部分在所述上端的内径小于所述接点在所述下端的外径。

10.根据权利要求9所述的半导体存储装置，其特征在于：

所述通道层包括：第4部分，位于所述第1部分的上方，配置在所述第2部分的内部。

11.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：

所述绝缘核心具有在所述第2方向上与所述第2部分相邻的上端部，

所述上端部包括：第1绝缘膜、及在所述第2方向上位于所述第1绝缘膜与所述第2部分之间的第2绝缘膜，

所述第1绝缘膜与所述第2绝缘膜的组成或特性不同。

12.根据权利要求1至4中任一项所述的半导体存储装置，其特征在于：

所述绝缘核心包括空间部。

13.一种半导体存储装置的制造方法，其特征在于包括：

将多个第1层、以及材质与所述多个第1层不同的多个第2层在第1方向上逐层交替积层而形成积层体；

形成在所述积层体内于所述第1方向延伸的空间部；

在所述空间部的内表面形成存储膜；

在形成所述存储膜之后，在所述空间部的内表面形成半导体层，所述半导体层包括第1区域、以及位于所述第1区域上方的第2区域；

设置保护膜，在將所述积层体的所述第1方向的一侧设为上方之情形时，所述保护膜覆盖从所述半导体层的上端至比所述多个第1层中最上方的第1层的上端更靠下方的位置；以及

在设置所述保护膜之后，以所述第1区域的与所述第1方向交叉的第2方向上的膜厚比所述第2区域的所述第2方向上的膜厚薄的方式，对所述半导体层进行蚀刻。

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