TWI817558B - 半導體記憶裝置以及半導體記憶裝置的製造方法 - Google Patents

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Abstract

實施方式提供一種適於高性能化的半導體記憶裝置以及半導體記憶裝置的製造方法。實施方式的半導體記憶裝置包括第一配線、第二配線、柱狀絕緣部、及第一絕緣層。所述第一絕緣層具有第一緣部。若將於所述第一緣部上最靠近所述柱狀絕緣部的位置設為第一位置，將於所述第一絕緣層中與所述第一緣部不同的位置且最靠近所述柱狀絕緣部的位置設為第二位置，將沿著所述第一緣部的假想線設為第一假想線，將連結所述第一位置與所述第二位置的假想線設為第二假想線，則自所述第一絕緣層的內側觀察到的所述第一假想線與所述第二假想線的交叉角度為90度以上。

Description

半導體記憶裝置以及半導體記憶裝置的製造方法 [相關申請案的參照]
本申請案享有以日本專利申請案2022-043735號(申請日：2022年3月18日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。
本發明的實施方式是有關於一種半導體記憶裝置及半導體記憶裝置的製造方法。
已知有一種具有絕緣層與字元線交替積層而成的積層體、及貫通該積層體的柱狀體的半導體記憶裝置。
本發明所欲解決之課題為提供一種適於高性能化的半導體記憶裝置及半導體記憶裝置的製造方法。
實施方式的半導體記憶裝置包括第一配線、第二配線、柱狀絕緣部、第一通道部、第一電荷蓄積部、第二通道部、第二電荷蓄積部、及第一絕緣層。所述第一配線沿第一方向延伸。所 述第二配線於與所述第一方向交叉的第二方向上遠離所述第一配線，沿所述第一方向延伸。所述柱狀絕緣部位於所述第一配線與所述第二配線之間，沿與所述第一方向及所述第二方向交叉的第三方向延伸。所述第一通道部位於所述第一配線與所述柱狀絕緣部之間，沿所述第三方向延伸。所述第一電荷蓄積部位於所述第一配線與所述第一通道部之間。所述第二通道部位於所述第二配線與所述柱狀絕緣部之間，沿所述第三方向延伸。所述第二電荷蓄積部位於所述第二配線與所述第二通道部之間。所述第一絕緣層於所述第一方向上與所述柱狀絕緣部並排，設置於所述第一配線與所述第二配線之間，並且至少一部分設置於所述第一電荷蓄積部與所述第二電荷蓄積部之間。所述第一絕緣層具有第一緣部。所述第一緣部於所述第二方向上位於所述第一絕緣層的端部並沿所述第一方向延伸。於沿著所述第一方向及所述第二方向的剖面中，若將於所述第一緣部上最靠近所述柱狀絕緣部的位置設為第一位置，將於所述第一絕緣層中與所述第一緣部不同的位置且最靠近所述柱狀絕緣部的位置設為第二位置，將沿著所述第一緣部的假想線設為第一假想線，將連結所述第一位置與所述第二位置的假想線設為第二假想線，則自所述第一絕緣層的內側觀察到的所述第一假想線與所述第二假想線的交叉角度為90度以上。
實施方式的半導體記憶裝置，包括：第一配線，沿第一方向延伸；第二配線，於與所述第一方向交叉的第二方向上遠離所述第一配線，沿所述第一方向延伸；柱狀絕緣部，位於所述第一配 線與所述第二配線之間，沿與所述第一方向及所述第二方向交叉的第三方向延伸；第一通道部，位於所述第一配線與所述柱狀絕緣部之間，沿所述第三方向延伸；第一電荷蓄積部，位於所述第一配線與所述第一通道部之間；第二通道部，位於所述第二配線與所述柱狀絕緣部之間，沿所述第三方向延伸；第二電荷蓄積部，位於所述第二配線與所述第二通道部之間；以及第一絕緣層，於所述第一方向上與所述柱狀絕緣部並排，設置於所述第一配線與所述第二配線之間，並且至少一部分設置於所述第一電荷蓄積部與所述第二電荷蓄積部之間，所述第一絕緣層具有：第一端部，是包含在所述第二方向上位於所述第一絕緣層的端部並沿所述第一方向延伸的第一緣部的所述第二方向的端部；以及第一絕緣部，位於所述第一絕緣層中的於所述第二方向上遠離所述第一緣部的位置，所述第一端部包含傾斜部，所述傾斜部以隨著於所述第一方向上接近所述柱狀絕緣部而接近所述第一絕緣部的方式傾斜。
實施方式的半導體記憶裝置的製造方法，包括：藉由在第一方向上逐層交替積層多個犧牲層與多個層間絕緣膜來形成中間積層體，於所述中間積層體內形成沿所述第一方向及與所述第一方向交叉的第二方向延伸的槽而於所述槽形成絕緣層，於所述絕緣層形成沿所述第一方向延伸的孔，藉由對所述孔供給第一蝕刻劑，而將面向所述槽的側面的所述絕緣層的端部的一部分去除而形成與所述孔相連的空間部，藉由對所述孔供給第二蝕刻劑，將 於所述孔及所述空間部露出的所述多個犧牲層各自的一部分去除。
1、1A、1B、1B′、1C:半導體記憶裝置
2:記憶體胞元陣列
3:指令暫存器
4:位址暫存器
5:控制電路(定序器)
6:驅動器模組
7:列解碼器模組
8:感測放大器模組
10:矽基板
20:下部結構體
21:下絕緣膜
22a、22c:導電層
22b:配線層
23:上絕緣膜
30:積層體
30A:中間積層體
31:功能層
31A:第一功能層
31B:第二功能層
31C:第三功能層
32:絕緣膜(層間絕緣膜)
41、42、43:區塊絕緣膜
41A:第一區塊絕緣膜(第一絕緣膜)
41Ae:端部
41B:第二區塊絕緣膜
41o、63o:外周面
44a、51a、52a:第一部分
44b、51b、52b:第二部分
44c:第三部分
51c、52c:外緣
44d、45、46、47:絕緣膜
60:柱(柱狀體)
60a:部分
61:通道層
61A:第一通道部
61B:第二通道部
62:芯絕緣部(柱狀絕緣部)
63:穿隧絕緣膜(第二絕緣膜)
63A:第一穿隧絕緣膜
63B:第二穿隧絕緣膜
70:第一絕緣層
70a:端部
71:第一絕緣部
72、72B:第二絕緣部
72A:第二絕緣部(第一端部)
72e1:第一緣部
72e2:第二緣部
72s:傾斜部
74:弱耐受性絕緣膜
80:上部結構體
82、83:配線
90、91、93、94:接頭
101:犧牲層
102:凹陷
103:第一中間生成膜
104:第二中間生成膜
107:中間絕緣層(絕緣層)
107a:第一中間絕緣層
107b:第二中間絕緣層/中間絕緣層
108:第一空間部
109:第二空間部
203:第一中間生成膜
204:第二中間生成膜
274:薄膜絕緣膜
374:絕緣膜
374A:異種絕緣膜
563a:穿隧絕緣膜63的一部分
ADD:位址資訊
AG:氣隙
AH:記憶體洞(孔)
BL、BL0~BLm:位元線
BLK、BLK0~BLK(k-1):區塊
CMD:指令
DAT:寫入資料/讀出資料
F:界面
FG:浮閘電極
FGA:第一浮閘電極(第一電荷蓄積部)
FGB:第二浮閘電極(第二電荷蓄積部)
FGc:中心部
FGD:汲極側選擇閘極電極
FGS:源極側選擇閘極電極
L1:第一假想線
L2:第二假想線
Lc1:第一尺寸
Lc2:第二尺寸
Lmax:最大尺寸
Lmaxh:尺寸
Lsum、Lsumh:合計尺寸
MC:胞元結構體
MT:記憶體溝槽(槽)
MTr0~MTrn:記憶體胞元電晶體
NS:NAND串
P1:第一位置
P2:第二位置
P3:位置
RA:區域
SGD:汲極側選擇閘極線
SGD0~SGD3:汲極側選擇閘極線/選擇閘極線
SGS:源極側選擇閘極線/選擇閘極線
SL:源極線
STD:汲極側選擇電晶體
STS:源極側選擇電晶體
SU0~SU3:串單元
W71、W72A、W72B:寬度
WL、WL0~WLn:字元線
WLA:第一字元線(第一配線)
WLB:第二字元線(第二配線)
α:交叉角度
圖1是表示第一實施方式的半導體記憶裝置的結構的框圖。
圖2是表示第一實施方式的記憶體胞元陣列的一部分的等效電路的圖。
圖3是表示第一實施方式的記憶體胞元陣列的一部分結構的立體圖。
圖4是圖3中所示的積層體的沿著F4-F4線的剖面圖。
圖5是圖4中所示的積層體的沿著F5-F5線的剖面圖。
圖6A是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖6B是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖6C是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖6D是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖6E是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖6F是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖6G是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖6H是表示第一實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖7是表示第二實施方式的半導體記憶裝置的記憶體胞元陣列的剖面圖。
圖8A是表示第二實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖8B是表示第二實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖8C是表示第二實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖8D是表示第二實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖9是表示第三實施方式的半導體記憶裝置的記憶體胞元陣列的剖面圖。
圖10A是表示第三實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖10B是表示第三實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖10C是表示第三實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖10D是表示第三實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖10E是表示第三實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖10F是表示第三實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖10G是表示第三實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖11是表示第三實施方式的變形例的半導體記憶裝置的記憶體胞元陣列的剖面圖。
圖12是表示第四實施方式的半導體記憶裝置的記憶體胞元陣列的剖面圖。
圖13A是表示第四實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖13B是表示第四實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖13C是表示第四實施方式的半導體記憶裝置的製造步驟的一部分的剖面圖。
圖14是表示第一實施方式至第四實施方式的變形例的半導體記憶裝置的記憶體胞元陣列的剖面圖。
以下，參照圖式對實施方式的半導體記憶裝置及半導體記憶裝置的製造方法進行說明。於以下的說明中，對具有相同或類似功能的結構標註相同的符號。而且，有時省略該些結構的重覆說明。於以下的說明中，於末尾標註了帶有用於進行區分的數字或英文字母的參照符號的構成元件於可彼此不進行區分的情況下，有時省略末尾的數字或英文字母。
本申請案中，所謂「平行」、「正交」或「相同」，可分別包含為「大致平行」、「大致正交」或「大致相同」的情況。所謂「連接」，並不限定於機械連接，亦可包含電性連接。即，所謂「連接」，並不限定於多個元件直接連接的情況，亦可包含多個元件間隔著另一元件而連接的情況。所謂「相鄰」或「並排」，並不限定於多個元件相接的情況，亦可包含多個元件相互分開的情況(例如，另一元件介於多個元件之間的情況)。所謂「絕緣部」、「絕緣層」、或「絕緣膜」，廣義上意指用於進行電性絕緣而設置的部位，並不限定於僅由絕緣材料形成者。所謂「絕緣部」、「絕緣層」或「絕緣膜」，亦可包含由絕緣材料以外的材料(例如半導體材料)形成的部分。
另外，首先對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及-Y方向是沿著後述的矽基板10的表面的方向。+X方向是後述的位 元線BL延伸的方向。-X方向是+X方向的相反方向。於不對+X方向與-X方向進行區分的情況下，簡稱為「X方向」。+Y方向及-Y方向是與X方向交叉(例如正交)的方向。+Y方向是後述的字元線WL延伸的方向。-Y方向是+Y方向的相反方向。於不對+Y方向與-Y方向進行區分的情況下，簡稱為「Y方向」。+Z方向及-Z方向是與X方向及Y方向交叉(例如正交)的方向，且是矽基板10的厚度方向。+Z方向是自矽基板10朝向後述的積層體30的方向。-Z方向是+Z方向的相反方向。於不對+Z方向與-Z方向進行區分的情況下，簡稱為「Z方向」。於本申請案說明書中，有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。但是，該些表達是為了方便，並不規定重力方向。
(第一實施方式)
<1.半導體記憶裝置的結構>
首先，對第一實施方式的半導體記憶裝置1的結構進行說明。於以下所說明的圖式中，有時省略與說明無關聯的絕緣部的圖示。於一部分圖式中，為了易於查看圖式，有時部分地省略表示剖面的陰影線。
圖1是表示半導體記憶裝置1的結構的框圖。半導體記憶裝置1例如為非揮發性的半導體記憶裝置，且為反及(Not-And，NAND)型快閃記憶體。半導體記憶裝置1例如能夠與外部的主機裝置連接，且被用作主機裝置的記憶空間。半導體記憶裝置1例如具有記憶體胞元陣列2、指令暫存器3、位址暫存器4、控制電 路(定序器)5、驅動器模組6、列解碼器模組7及感測放大器模組8。
記憶體胞元陣列2包括多個區塊BLK0~BLK(k-1)(k為1以上的整數)。區塊BLK是非揮發性地記憶資料的多個記憶體胞元電晶體的集合。區塊BLK被用作資料的抹除單元。於記憶體胞元陣列2設置有多個位元線及多個字元線。
指令暫存器3保持半導體記憶裝置1自主機裝置接收的指令CMD。位址暫存器4保持半導體記憶裝置1自主機裝置接收的位址資訊ADD。控制電路5例如基於指令暫存器3中保持的指令CMD，對半導體記憶裝置1的各種動作(例如，資料的寫入動作、讀出動作、及抹除動作)進行控制。
驅動器模組6包含電壓生成電路，生成半導體記憶裝置1的各種動作中使用的電壓。列解碼器模組7將施加至與所選擇的字元線對應的訊號線的電壓傳送至所選擇的區塊BLK內的所選擇的字元線。
感測放大器模組8於寫入動作中，根據半導體記憶裝置1自主機裝置接收的寫入資料DAT對各位元線施加所需的電壓。感測放大器模組8於讀出動作中，基於位元線的電壓判定各記憶體胞元電晶體中記憶的資料值，並將判定結果作為讀出資料DAT傳送至主機裝置。
<2.記憶體胞元陣列的結構>
<2.1 記憶體胞元陣列的電氣結構>
接著，對記憶體胞元陣列2的電氣結構進行說明。
圖2是表示記憶體胞元陣列2的一部分等效電路的圖。圖2示出了記憶體胞元陣列2中包含的一個區塊BLK。區塊BLK包含多個(例如四個)串單元SU0~SU3。
各串單元SU包含分別與位元線BL0~位元線BLm(m為1以上的整數)建立關聯的多個NAND串NS。各NAND串NS例如包含多個記憶體胞元電晶體MTr0~記憶體胞元電晶體MTrn(n為1以上的整數)、一個以上的汲極側選擇電晶體STD、以及一個以上的源極側選擇電晶體STS。
於各NAND串NS中，記憶體胞元電晶體MTr0~記憶體胞元電晶體MTrn串聯連接。各記憶體胞元電晶體MTr包含控制閘極及電荷蓄積部。記憶體胞元電晶體MTr的控制閘極與字元線WL0~字元線WLn中的任一者連接。各記憶體胞元電晶體MTr根據經由字元線WL施加至控制閘極的電壓而於電荷蓄積部中蓄積電荷，以非揮發性地保持資料。
汲極側選擇電晶體STD的汲極與對應於該NAND串NS的位元線BL連接。汲極側選擇電晶體STD的源極與經串聯連接的記憶體胞元電晶體MTr0~記憶體胞元電晶體MTrn的一端連接。汲極側選擇電晶體STD的控制閘極與汲極側選擇閘極線SGD0~汲極側選擇閘極線SGD3中的任一者連接。汲極側選擇電晶體STD於對所對應的汲極側選擇閘極線SGD施加規定的電壓的情況下，將NAND串NS與位元線BL加以連接。
源極側選擇電晶體STS的汲極與經串聯連接的記憶體胞元電晶體MTr0~記憶體胞元電晶體MTrn的另一端連接。源極側選擇電晶體STS的源極與源極線SL連接。源極側選擇電晶體STS的控制閘極與源極側選擇閘極線SGS連接。源極側選擇電晶體STS於對源極側選擇閘極線SGS施加規定的電壓的情況下，將NAND串NS與源極線SL加以連接。
於同一區塊BLK中，記憶體胞元電晶體MTr0~記憶體胞元電晶體MTrn的控制閘極分別與相對應的字元線WL0~字元線WLn共通連接。串單元SU0~串單元SU3內的汲極側選擇電晶體STD的控制閘極分別與相對應的選擇閘極線SGD0~選擇閘極線SGD3共通連接。源極側選擇電晶體STS的控制閘極與選擇閘極線SGS共通連接。於記憶體胞元陣列2中，位元線BL被各串單元SU中分配有同一行位址的NAND串NS所共有。
<2.2 記憶體胞元陣列的物理結構>
接著，對記憶體胞元陣列2的物理結構進行說明。
圖3是表示記憶體胞元陣列2的一部分結構的立體圖。記憶體胞元陣列2例如包含矽基板10、下部結構體20、積層體30、多個柱60、第一絕緣層70(參照圖4)、上部結構體80、及多個接頭00。柱60是「柱狀體」的一例。再者，於圖3中，將柱60示意性地表示為四稜柱狀。於與結構相關的說明中，Y方向是「第一方向」的一例，X方向是「第二方向」的一例，Z方向是「第三方向」的一例。
矽基板10是成為半導體記憶裝置1的基底的基板。矽基板10的至少一部分形成為沿著X方向及Y方向的板狀。矽基板10例如由包含矽(Si)的半導體材料形成。矽基板10是「基板」的一例。
下部結構體20設置於矽基板10上。下部結構體20例如包含下絕緣膜21、多條源極線SL、及上絕緣膜23。下絕緣膜21設置於矽基板10上。多條源極線SL設置於下絕緣膜21上。多條源極線SL於X方向上相互相鄰，並且分別沿Y方向延伸。源極線SL例如包含設置於下絕緣膜21上的導電層22a、設置於導電層22a上的配線層22b、及設置於配線層22b上的導電層22c。上絕緣膜23設置於多條源極線SL的上方。於源極線SL與上絕緣膜23之間、以及下絕緣膜21與上絕緣膜23之間設置有未圖示的絕緣構件。
積層體30設置於下部結構體20上。積層體30例如包含多個功能層31、及多個絕緣膜32(參照圖5)。絕緣膜32是「層間絕緣膜」的一例。多個功能層31與多個絕緣膜32於Z方向上逐層交替積層。多個功能層31包含多個第一功能層31A、一個以上的第二功能層31B、及一個以上的第三功能層31C。
多個第一功能層31A分別例如包含多條字元線WL、多個浮閘電極FG、及多個區塊絕緣膜41。多條字元線WL是設置於柱60的側方的配線。一個第一功能層31A中包含的多條字元線WL於X方向上相互相鄰，並且分別沿Y方向延伸。於對後述的 浮閘電極FG注入電子的情況、或將注入至浮閘電極FG中的電子自浮閘電極FG抽出的情況等下，藉由未圖示的驅動電路對字元線WL施加電壓，以對與該字元線WL連接的浮閘電極FG施加規定的電壓。
多個浮閘電極FG分別是設置於柱60的側方的電極膜。浮閘電極FG是具有蓄積電荷的能力的膜。於藉由字元線WL對浮閘電極FG施加電壓的情況下使電子的蓄積狀態發生變化。各浮閘電極FG設置於該浮閘電極FG所對應的字元線WL與該浮閘電極FG所對應的柱60之間。以下，所謂「對應」，例如是指藉由相互組合而構成一個記憶體胞元電晶體MTr的要素。
多個區塊絕緣膜41分別設置於該區塊絕緣膜41所對應的字元線WL與該區塊絕緣膜41所對應的浮閘電極FG之間。再者，對於該些與第一功能層31A相關的結構，將於下文中詳細描述。
第二功能層31B設置於多個第一功能層31A的下方。第二功能層31B例如包含多個源極側選擇閘極線SGS、多個源極側選擇閘極電極FGS、及多個區塊絕緣膜42。多個源極側選擇閘極線SGS是設置於柱60的側方的配線。多個源極側選擇閘極線SGS於X方向上相互相鄰，並且分別沿Y方向延伸。多個源極側選擇閘極電極FGS分別設置於該源極側選擇閘極電極FGS所對應的源極側選擇閘極線SGS與該源極側選擇閘極電極FGS所對應的柱60之間。多個區塊絕緣膜42分別設置於該區塊絕緣膜42所對應的 源極側選擇閘極線SGS與該區塊絕緣膜42所對應的源極側選擇閘極電極FGS之間。於使柱60與源極線SL之間導通的情況下，藉由未圖示的驅動電路對源極側選擇閘極線SGS施加電壓，以對與該源極側選擇閘極線SGS連接的源極側選擇閘極電極FGS施加規定的電壓。
第三功能層31C設置於多個第一功能層31A的上方。第三功能層31C例如包含多個汲極側選擇閘極線SGD、多個汲極側選擇閘極電極FGD、及多個區塊絕緣膜43。多個汲極側選擇閘極線SGD是設置於柱60的側方的配線。多個汲極側選擇閘極線SGD於X方向上相互相鄰，並且分別沿Y方向延伸。多個汲極側選擇閘極電極FGD分別設置於該汲極側選擇閘極電極FGD所對應的汲極側選擇閘極線SGD與該汲極側選擇閘極電極FGD所對應的柱60之間。多個區塊絕緣膜43分別設置於該區塊絕緣膜43所對應的汲極側選擇閘極線SGD與該區塊絕緣膜43所對應的汲極側選擇閘極電極FGD之間。於使柱60與源極線SL之間導通的情況下，藉由未圖示的驅動電路對汲極側選擇閘極線SGD施加電壓，以對與該汲極側選擇閘極線SGD連接的汲極側選擇閘極電極FGD施加規定的電壓。
多個柱60設置於多條源極線SL上，且分別沿Z方向延伸。多個柱60於X方向及Y方向上相互分開地設置。例如，於自Z方向觀察的情況下，多個柱60排列成沿著X方向及Y方向的矩陣狀。各柱60的下端貫通下部結構體20的上絕緣膜23而與 源極線SL連接。再者，對於柱60的結構及第一絕緣層70的結構，將於後文中進行詳細敘述。
上部結構體80設置於積層體30上。上部結構體80例如包含多條位元線BL、源極側選擇閘極線SGS用的配線81(未圖示)、字元線WL用的配線82、及汲極側選擇閘極線SGD用的配線83。
多個接頭90分別沿Z方向延伸。多個接頭90例如包含柱60用的多個接頭91、源極側選擇閘極線SGS用的多個接頭92(未圖示)、字元線WL用的多個接頭93、及汲極側選擇閘極線SGD用的多個接頭94。
接頭91設置於柱60上。多條位元線BL於Y方向上相互相鄰，且分別沿X方向延伸。於將在X方向上排列的多個柱60中的最靠-X方向側設置的柱60設為第一個的情況下，第奇數個柱60經由接頭91而與共通的位元線BL連接。第偶數個柱60經由接頭91而與另一共通的位元線BL連接。即，於X方向上排列的多個柱60中的相互相鄰的柱60不與相同的位元線BL連接。
多個接頭92(未圖示)設置於源極側選擇閘極線SGS的+Y方向的端部上。配線81(未圖示)設置於接頭92上，且沿Y方向延伸。配線81經由接頭92而與源極側選擇閘極線SGS連接。
多個接頭93設置於字元線WL的Y方向的端部上。配線82設置於接頭93上，且沿Y方向延伸。配線82經由接頭93 而與字元線WL連接。
多個接頭94設置於汲極側選擇閘極線SGD的+Y方向的端部上。配線83設置於接頭94上，且沿Y方向延伸。配線83經由接頭94而與汲極側選擇閘極線SGD連接。
<3.積層體的結構>
接著，對積層體30的結構進行詳細說明。
圖4是圖3中所示的積層體30的沿著F4-F4線的剖面圖。圖5是圖4中所示的積層體30的沿著F5-F5線的剖面圖。
積層體30具有能夠於各柱60的周圍記憶資訊的記憶結構。分別設置於多個柱60的周圍的記憶結構具有相互相同的結構。因此，以下著眼於一個柱60，以該一個柱60的周圍的結構為中心進行說明。
<3.1 字元線>
首先，對字元線WL進行說明。如圖4所示，多條字元線WL包含相對於各柱60而位於-X方向側的第一字元線WLA、及位於+X方向側的第二字元線WLB。第一字元線WLA沿Y方向延伸。第二字元線WLB於X方向上遠離第一字元線WLA，並且沿Y方向延伸。第一字元線WLA與第二字元線WLB例如於Y方向上向相互相反的方向被拉出，且相互獨立地受到控制。第一字元線WLA是「第一配線」的一例。第二字元線WLB是「第二配線」的一例。
字元線WL例如由鎢形成。可於字元線WL的表面設置 對字元線WL的材料擴散進行抑制的障壁金屬膜(未圖示)。障壁金屬膜例如由氮化鈦(TiN)形成。
<3.2 浮閘電極>
接著，對浮閘電極FG進行說明。如圖4所示，多個浮閘電極FG相對於各柱60而設置於X方向兩側。多個浮閘電極FG包含相對於各柱60而位於-X方向側的第一浮閘電極FGA及位於+X方向側的第二浮閘電極FGB。第一浮閘電極FGA設置於第一字元線WLA與柱60之間(進一步而言，第一字元線WLA與柱60的後述的第一通道部61A之間)。另一方面，第二浮閘電極FGB位於第二字元線WLB與柱60之間(進一步而言，第二字元線WLB與柱60的後述的第二通道部61B之間)。第一浮閘電極FGA是「第一電荷蓄積部」的一例。第二浮閘電極FGB是「第二電荷蓄積部」的一例。
浮閘電極FG例如由多晶矽形成。於藉由第一字元線WLA對第一浮閘電極FGA施加電壓的情況下使電子的蓄積狀態發生變化。於藉由第二字元線WLB對第二浮閘電極FGB施加電壓的情況下使電子的蓄積狀態發生變化。
於本實施方式中，第一浮閘電極FGA例如具有第一部分51a及第二部分51b。第一部分51a沿Y方向延伸。於第一部分51a的Y方向兩側設置有第二部分51b。第二部分51b與第一部分51a一體地形成。第二部分51b的外緣51c以自Z方向觀察時遠離柱60而伸出的方式形成為圓弧狀。
同樣地，第二浮閘電極FGB例如具有第一部分52a及第二部分52b。第一部分52a沿Y方向延伸。於第一部分52a的Y方向兩側設置有第二部分52b。第二部分52b與第一部分52a一體地形成。自Z方向觀察，第二部分52b的外緣52c以遠離柱60而伸出的方式形成為圓弧狀。
<3.3 區塊絕緣膜>
接著，對區塊絕緣膜41進行說明。如圖4所示，多個區塊絕緣膜41包含相對於各柱60而位於-X方向側的第一區塊絕緣膜41A及位於+X方向側的第二區塊絕緣膜41B。第一區塊絕緣膜41A位於第一字元線WLA與第一浮閘電極FGA之間。第二區塊絕緣膜41B位於第二字元線WLB與第二浮閘電極FGB之間。於本實施方式中，第一區塊絕緣膜41A的一部分於Y方向上設置於第一浮閘電極FGA與後述的第二絕緣部72A之間。第二區塊絕緣膜41B的一部分於Y方向上設置於第二浮閘電極FGB與後述的第二絕緣部72B之間。第一區塊絕緣膜41A是「第一絕緣膜」的一例。
第一區塊絕緣膜41A及第二區塊絕緣膜41B具備同樣的結構。第一區塊絕緣膜41A及第二區塊絕緣膜41B分別例如包含第一部分44a、第二部分44b、及第三部分44c。第一部分44a位於字元線WL與浮閘電極FG之間，並且沿Y方向延伸。第二部分44b位於Y方向上的第一部分44a的兩側，並且於Y方向上沿接近芯絕緣部62的方向延伸。進一步而言，位於Y方向上的第一部分44a的兩側的各一對第二部分44b以於Y方向上相互接近的 方式延伸。第三部分44c以自Y方向上的第二部分44b的芯絕緣部62側的端部於Y方向上遠離第二部分44b的方式延伸。第三部分44c以隨著於Y方向上遠離第二部分44b而於X方向上遠離第一部分44a的方式傾斜。進一步而言，第一區塊絕緣膜41A的第三部分44c位於第一浮閘電極FGA與第二絕緣部72A之間，並且沿著後述的第二絕緣部72A的傾斜部72s延伸。第二區塊絕緣膜41B的第三部分44c位於第二浮閘電極FGB與第二絕緣部72B之間，並且沿著後述的第二絕緣部72B的傾斜部72s延伸。另外，於第一區塊絕緣膜41A及第二區塊絕緣膜41B的Y方向上的端部設置有絕緣膜44d。絕緣膜44d自第一區塊絕緣膜41A及第二區塊絕緣膜41B的Y方向上的端部於Y方向上向與第二部分44b為相反的方向延伸。
就另一觀點而言，第一區塊絕緣膜41A及第二區塊絕緣膜41B分別例如由三個絕緣膜45、46、47形成。
絕緣膜45於三個絕緣膜45、46、47中，位於最靠近浮閘電極FG的位置。絕緣膜45例如覆蓋浮閘電極FG的側面、上表面、及下表面(參照圖5)。絕緣膜45形成第一區塊絕緣膜41A或第二區塊絕緣膜41B的第一部分44a的一部分、第二部分44b的一部分及第三部分44c的一部分。絕緣膜45例如由矽氮化物(SiN)及鉿氧化物(HfO)等High-k材料形成。但是，絕緣膜45亦可由包含釕(Ru)或鋁(Al)、鈦(Ti)、鋯(Zr)或矽(Si)的材料形成。
絕緣膜46相對於絕緣膜45而設置於浮閘電極FG的相反側。絕緣膜46例如間隔著絕緣膜45而覆蓋浮閘電極FG的側面、上表面及下表面(參照圖5)。但是，絕緣膜46中亦可取代所述結構而僅覆蓋浮閘電極FG的側面，並且沿著絕緣膜(層間絕緣膜)32與字元線WL的邊界設置。絕緣膜46形成第一區塊絕緣膜41A或第二區塊絕緣膜41B的第一部分44a的一部分、第二部分44b的一部分及第三部分44c的一部分。另外，絕緣膜46亦設置於在Y方向上自兩外側覆蓋柱60的位置。絕緣膜46中的自Y方向外側覆蓋柱60的絕緣膜46於X方向上連接屬於第一區塊絕緣膜41A的絕緣膜46及屬於第二區塊絕緣膜41B的絕緣膜46。絕緣膜46例如由氧化矽形成。
絕緣膜47相對於絕緣膜45、絕緣膜46而設置於浮閘電極FG的相反側。絕緣膜47例如沿著絕緣膜(層間絕緣膜)32與字元線WL的邊界設置，間隔著絕緣膜45、絕緣膜46而覆蓋浮閘電極FG的側面(參照圖3)。但是，絕緣膜47中亦可取代所述結構而與絕緣膜45、絕緣膜46同樣地覆蓋浮閘電極FG的側面、上表面及下表面。絕緣膜47形成第一區塊絕緣膜41A或第二區塊絕緣膜41B的第一部分44a的一部分。另外，絕緣膜47形成位於第一區塊絕緣膜41A或第二區塊絕緣膜41B的Y方向兩外側的絕緣膜44d。絕緣膜47只要由介電常數高的材料形成即可，例如由包含鋁(Al)、鉿(Hf)、鋯(Zr)的氧化膜的High-k膜形成。再者，絕緣膜47亦可由矽氮化物形成。
<3.4 柱>
接著，對柱(柱狀體)60進行說明。柱60設置於第一字元線WLA與第二字元線WLB之間。柱60例如包含通道層61、芯絕緣部62及穿隧絕緣膜63。
通道層61以遍及柱60的Z方向的全長(總高度)的方式沿Z方向延伸。通道層61的下端貫通下部結構體20的上絕緣膜23而與源極線SL連接。另一方面，通道層61的上端經由接頭91而與位元線BL連接。通道層61由非晶矽(a-Si)般的半導體材料形成。但是，通道層61例如亦可由一部分摻雜有雜質的多晶矽形成。通道層61中包含的雜質例如是選自由碳、磷、硼、鍺所組成的群組中的任一種。通道層61例如於對浮閘電極FG注入電子的情況或將注入至浮閘電極FG中的電子自浮閘電極FG抽出的情況等下，使電流於源極線SL與位元線BL之間流動。
於本實施方式中，通道層61於第一字元線WLA與第二字元線WLB之間形成為環狀。通道層61包含在柱60中位於-X方向側的第一通道部61A及在柱60中位於+X方向側的第二通道部61B。第一通道部61A位於第一字元線WLA與後述的芯絕緣部62之間，並且沿Z方向延伸。第二通道部61B位於第二字元線WLB與後述的芯絕緣部62之間，並且沿Z方向延伸。第一通道部61A及第二通道部61B於X方向上相互相鄰。
芯絕緣部62位於第一字元線WLA與第二字元線WLB之間。進一步而言，芯絕緣部62於X方向及Y方向上，設置於 較通道層61更靠柱60的中心側。例如，芯絕緣部62設置於通道層61的內周面上。芯絕緣部62以遍及柱60的Z方向的全長(總高度)的方式沿Z方向延伸。芯絕緣部62例如由氧化矽形成。芯絕緣部62是「柱狀絕緣部」的一例。再者，本申請案中，所謂「柱狀」，並不限定於內部緊密的情況，亦可包含內部具有中空的空間部的情況。於本實施方式中，芯絕緣部62於內部具有氣隙AG。
穿隧絕緣膜63形成為包圍通道層61的-X方向的側面、+X方向的側面、-Y方向的側面、及+Y方向的側面的環狀。穿隧絕緣膜63例如以遍及柱60的Z方向的全長(總高度)的方式沿Z方向延伸。穿隧絕緣膜63是「第二絕緣膜」的一例。穿隧絕緣膜63包含在柱60中位於-X方向側的第一穿隧絕緣膜63A、及在柱60中位於+X方向側的第二穿隧絕緣膜63B。第一穿隧絕緣膜63A設置於第一浮閘電極FGA與第一通道部61A之間。第二穿隧絕緣膜63B設置於第二浮閘電極FGB與第二通道部61B之間。
如圖4所示，藉由以上所說明的結構，對於一個柱60，由在X方向上為相同側的浮閘電極FG、區塊絕緣膜41、及穿隧絕緣膜63形成能夠保持電荷的胞元結構體MC。即，由第一浮閘電極FGA、第一區塊絕緣膜41A、及第一穿隧絕緣膜63A形成一個胞元結構體MC，由第二浮閘電極FGB、第二區塊絕緣膜41B、及第二穿隧絕緣膜63B形成一個胞元結構體MC。胞元結構體MC中包含的區塊絕緣膜41例如是第一部分44a、第二部分44b及第三部分44c。於各柱60的周圍分別形成有胞元結構體MC。因此， 胞元結構體MC以於Y方向上相鄰的方式形成有多個。
<3.5 第一絕緣層>
接著，對第一絕緣層70進行說明。
如圖4所示，第一絕緣層70設置於積層體30。第一絕緣層70於Y方向上與芯絕緣部62並排。第一絕緣層70設置於第一字元線WLA與第二字元線WLB之間，並且至少一部分設置於第一浮閘電極FGA與第二浮閘電極FGB之間。藉此，第一絕緣層70於X方向上將第一字元線WLA與第二字元線WLB截斷(電性絕緣)。第一絕緣層70至少沿Z方向延伸。第一絕緣層70例如具有第一絕緣部71及兩個第二絕緣部72。兩個第二絕緣部72於X方向上分開設置於第一絕緣層70的兩端部。兩個第二絕緣部72包含相對於第一絕緣部71而位於-X方向側的第二絕緣部72A及相對於第一絕緣部71而位於+X方向側的第二絕緣部72B。
第一絕緣部71是第一絕緣層70中的位於在X方向上遠離後述的第一緣部72e1的位置的部分。即，第一絕緣部71於X方向上設置於第二絕緣部72A與第二絕緣部72B之間。第二絕緣部72A是第一絕緣層70的-X方向側的端部，且為「第一端部」的一例。第二絕緣部72B是第一絕緣層70的+X方向側的端部，且為「第一端部」的一例。
<3.5.1 第一絕緣部>
首先，對第一絕緣部71進行說明。如圖4所示，第一絕緣部71於Y方向上設置於多個柱60之間。第一絕緣部71於X方向上 設置於第一字元線WLA與第二字元線WLB之間，並將第一字元線WLA與第二字元線WLB截斷。另外，第一絕緣部71的一部分於X方向上設置於第一浮閘電極FGA的一部分與第二浮閘電極FGB的一部分之間，並將第一浮閘電極FGA與第二浮閘電極FGB截斷。第一絕緣部71的另一部分於X方向上設置於偏離第一浮閘電極FGA與第二浮閘電極FGB之間的區域，且將第一字元線WLA與第二字元線WLB截斷。
於Y方向上，柱60與第一絕緣部71交替設置。換言之，第一絕緣部71於Y方向上分開設置於柱60的兩側。於本實施方式中，第一絕緣部71隔著區塊絕緣膜41中包含的絕緣膜46，於Y方向上與柱60相鄰。第一絕緣部71與柱60協作，使第一浮閘電極FGA與第二浮閘電極FGB之間電性絕緣。第一絕緣部71沿著Z方向以遍及柱60的Z方向的全長(總高度)的方式延伸。第一絕緣部71例如由氧化矽般的絕緣材料形成。第一絕緣部71的X方向的寬度W71較第二絕緣部72A的X方向的寬度W72A大，且較第二絕緣部72B的X方向的寬度W72B大。
<3.5.2 第二絕緣部>
接著，對第二絕緣部72進行說明。如圖4所示，第二絕緣部72相對於第一絕緣部71而設置於X方向兩側。第二絕緣部72A於X方向上設置於第一字元線WLA與第一絕緣部71之間。進一步而言，第二絕緣部72A於X方向上設置於第一絕緣部71與第一區塊絕緣膜41A中的第二部分44b之間。另一方面，第二絕緣 部72B設置於第二字元線WLB與第一絕緣部71之間。進一步而言，第二絕緣部72B於X方向上設置於第一絕緣部71與第二區塊絕緣膜41B中的第二部分44b之間。胞元結構體MC與第二絕緣部72於Y方向上交替設置。
如圖4所示，第二絕緣部72A包含第一緣部72e1及傾斜部72s。第一緣部72e1於X方向上位於第一絕緣層70的端部，且沿Y方向延伸。第一緣部72e1是第一絕緣層70的-X方向側的緣部。此處，於沿著Y方向及X方向的剖面(即圖4所示的剖面)中，若將於第一緣部72e1上最靠近芯絕緣部62的位置設為第一位置P1，將於第一絕緣層70中與第一緣部72e1不同的位置且最靠近芯絕緣部62的位置設為第二位置P2，將沿著第一緣部72e1的假想線設為第一假想線L1，將連結第一位置P1與第二位置P2的假想線設為第二假想線L2，則自第一絕緣層70的內側觀察到的第一假想線L1與第二假想線L2的交叉角度α為90度以上。於本實施方式中，交叉角度α大於90度。
換言之，於本實施方式中，第二假想線L2以隨著於Y方向上接近芯絕緣部62而接近第一絕緣部71的方式相對於第一假想線L1傾斜。於本實施方式中，傾斜部72s以隨著於Y方向上接近芯絕緣部62而接近第一絕緣部71的方式傾斜。傾斜部72s沿Y方向延伸，隨著於Y方向上接近芯絕緣部62，X方向的尺寸逐漸變小。例如，於在Z方向上觀察的情況下，傾斜部72s向接近第一絕緣部71的方向彎曲。第一區塊絕緣膜41A的第三部分 44c沿著傾斜部72s延伸。於本實施方式中，第一浮閘電極FGA的一部分沿著傾斜部72s設置。
另外，第二絕緣部72A設置於在Y方向上與浮閘電極FGA及區塊絕緣膜41的第三部分44c相鄰的位置，且沿Y方向呈直線狀延伸。即，第二絕緣部72A與第一絕緣部71平行地延伸。第二絕緣部72A於Y方向上設置於位於第二絕緣部72A的兩側的兩個胞元結構體MC之間。另外，第二絕緣部72A於Z方向上設置於多個絕緣膜(層間絕緣膜)32之間。
於本實施方式中，第二絕緣部72A包含與第一絕緣部71相比對蝕刻的耐受性弱的弱耐受性絕緣膜74。弱耐受性絕緣膜74於第二絕緣部72A中設置於-X方向的端部(即，第二絕緣部72A與第一字元線WLA的邊界部)。再者，第二絕緣部72A可包含多個弱耐受性絕緣膜74。弱耐受性絕緣膜74例如是與第一絕緣部71相比對濕式蝕刻的耐受性弱的膜。於本實施方式中，弱耐受性絕緣膜74是與第一絕緣部71同樣地由氧化矽般的絕緣材料形成的絕緣膜。弱耐受性絕緣膜74是與第一絕緣部71相比成膜溫度低(例如未滿350℃的低溫成膜)、結晶率低、或者矽及氧以外的雜質的含有率高的膜。弱耐受性絕緣膜74的成膜溫度例如未滿300℃，例如未滿100℃。弱耐受性絕緣膜74是「絕緣膜」的一例。
以上所說明的結構於在Y方向上觀察的情況下，於相對於柱60而位於-Y方向側的第二絕緣部72A與相對於柱60而位於+Y方向側的第二絕緣部72A中相同。另外，於在X方向上觀察 的情況下，第二絕緣部72B具有與第二絕緣部72A同樣的結構。與第二絕緣部72B相關的說明於上文所述的與第二絕緣部72A相關的說明中，只要將「第一緣部72e1」替換為「第二緣部72e2」，將「-X方向」替換為「+X方向」，將「第一區塊絕緣膜41A」替換為「第二區塊絕緣膜41B」，將「第一浮閘電極FGA」替換為「第二浮閘電極FGB」即可。
<3.5.3 尺寸關係>
如圖4所示，第一浮閘電極FGA具有設置於將Y方向上的第一浮閘電極FGA的尺寸二等分的位置的中心部FGc。於相對於第一浮閘電極FGA的中心部FGc而位於Y方向的其中一側(例如+Y方向側)的區域RA中，將Y方向上的第一區塊絕緣膜41A的端部41Ae、與於第一區塊絕緣膜41A和第一穿隧絕緣膜63A的界面F中在Y方向上離所述端部41Ae最遠的位置P3之間的Y方向的尺寸設為第一尺寸Lc1。將於X方向上與第一浮閘電極FGA的中心部FGc並排的位置中區塊絕緣膜41的外周面41o與穿隧絕緣膜的外周面63o之間的X方向的尺寸設為第二尺寸Lc2。於該情況下，第一尺寸Lc1/第二尺寸Lc2的比率為60%以上。例如，第一尺寸Lc1/第二尺寸Lc2的比率為80%以上。於本實施方式中，第一尺寸Lc1/第二尺寸Lc2的比率為90%以上。再者，第一尺寸Lc1/第二尺寸Lc2的比率亦可為100%以上。端部41Ae是「第一端部」的一例。
如圖4所示，柱60具有與第二絕緣部72的傾斜部72s 並排的部分60a。而且，相對於柱60而位於-Y方向側的第二絕緣部72的傾斜部72s的Y方向的尺寸、相對於柱60而位於+Y方向側的第二絕緣部72的傾斜部72s的Y方向的尺寸、和柱60的部分60a的Y方向的尺寸的合計尺寸Lsum為與柱60的Y方向的最大尺寸Lmax相同或以上。換言之，第二絕緣部72的傾斜部72s的Y方向的尺寸和柱60的部分60a的Y方向的尺寸的一半的合計尺寸Lsumh為與柱60的Y方向的最大尺寸的一半即尺寸Lmaxh相同或以上。
<4.製造方法>
接著，對半導體記憶裝置1的製造方法進行說明。再者，以下所說明的以外的步驟例如記載於美國專利申請案公開第2016/0336336號說明書或日本專利特願2019-043121的說明書等中。該些文獻的全部內容於本申請案說明書中藉由參照而被引用。
圖6A至圖6H是表示第一實施方式的半導體記憶裝置1的製造步驟的一部分的剖面圖。各圖中的(a)部分是各圖中的(b)部分的沿著a-a線的剖面圖。各圖中的(b)部分是各圖中的(a)部分的沿著b-b線的剖面圖。於與製造方法相關的說明中，Z方向是「第一方向」的一例，Y方向是「第二方向」的一例。
首先，如圖6A所示，藉由多個犧牲層101與多個絕緣膜(層間絕緣膜)32於Z方向上逐層交替積層，從而形成中間積層體30A。犧牲層101是於後續步驟中被置換為功能層31的層。犧牲層101例如由氮化矽(SiN)形成。接著，於中間積層體30A 的上方設置未圖示的遮罩，例如藉由蝕刻形成記憶體溝槽MT。記憶體溝槽MT是沿Z方向貫通多個犧牲層101及多個絕緣膜32的凹陷(槽)。記憶體溝槽MT於中間積層體30A內沿Y方向及Z方向延伸。
接著，如圖6B所示，經由記憶體溝槽MT，例如進行使用了將矽氮化物(SiN)溶解的藥液即熱磷酸(H3PO4)作為蝕刻劑的濕式蝕刻。藉此，將露出至記憶體溝槽MT的犧牲層101的一部分去除，從而於記憶體溝槽MT的側面形成凹陷102。
接著，如圖6C所示，例如藉由低溫原子層沈積(Atomic Layer Deposition，ALD)、低溫氧化物(Low Temperature Oxide，LTO)成膜、或該些的組合等於記憶體溝槽MT的內表面由氧化矽形成第一中間生成膜103。第一中間生成膜103是與後述的第二中間生成膜104相比，成膜溫度低(例如未滿350℃的低溫成膜)、結晶化率低、或者矽及氧以外的雜質的含有率高的膜。
接著，如圖6D所示，例如藉由LTO成膜以填埋記憶體溝槽MT的內部的方式由氧化矽形成第二中間生成膜104。第二中間生成膜104例如是於350℃以上的成膜溫度下形成。於本實施方式中，第二中間生成膜104的成膜溫度為350℃。
該些第一中間生成膜103及第二中間生成膜104例如藉由進行快速熱退火(Rapid Thermal Annealing，RTA)等而變化為中間絕緣層107(參照圖6E)。中間絕緣層107是「絕緣層」的一例。中間絕緣層107包含第一中間絕緣層107a及第二中間絕緣層 107b。再者，第一中間生成膜103藉由進行所述RTA等而成為第一中間絕緣層107a。第二中間生成膜104藉由進行所述RTA等而成為第二中間絕緣層107b。
接著，如圖6E所示，於中間積層體30A的上方設置與柱60對應的未圖示的遮罩，例如藉由蝕刻形成記憶體洞AH。記憶體洞AH是沿Z方向貫通中間絕緣層107的孔。例如，記憶體洞AH沿Z方向貫通第一中間絕緣層107a。記憶體洞AH於中間積層體30A沿Z方向延伸。記憶體洞AH是「孔」的一例。
接著，如圖6F所示，對記憶體洞AH供給第一蝕刻劑。藉此，使記憶體洞AH擴徑，並且將露出至記憶體洞AH的中間絕緣層107中的對濕式蝕刻的耐受性弱的第一中間絕緣層107a的端部及與該端部鄰接的第二中間絕緣層107b的一部分去除，從而形成與記憶體洞AH相連的第一空間部108。第一空間部108例如形成為隨著遠離記憶體洞AH而X方向的寬度逐漸變小的楔狀。於本實施方式中，使用將氧化矽溶解的蝕刻溶液作為第一蝕刻劑。第一空間部108是「空間部」的一例。藉此，中間絕緣層107成形而成為所述第一絕緣層70。即，第二中間絕緣層107b成為第一絕緣部71，第一中間絕緣層107a成為第二絕緣部72。
接著，如圖6G所示，對記憶體洞AH供給第二蝕刻劑。藉此，將露出至記憶體洞AH的多個犧牲層101的一部分去除。於本實施方式中，使用將氮化矽溶解的蝕刻溶液作為第二蝕刻劑。此處，由於設置有與記憶體洞AH相連的第一空間部108，因 此利用第二蝕刻劑的蝕刻容易於Y方向上擴展。藉此，於X方向及Y方向上去除犧牲層101的一部分，從而形成與第一空間部108相連的第二空間部109。
接著，如圖6H所示，於記憶體洞AH的內部形成區塊絕緣膜41的絕緣膜45、絕緣膜46、浮閘電極FG、穿隧絕緣膜63、通道層61、及芯絕緣部62。藉此，形成胞元結構體MC的大部分及柱60。
接著，經由設置於中間積層體30A的另一溝槽(未圖示)進行濕式蝕刻，去除多個犧牲層101。然後，針對藉由去除犧牲層101而形成的空間，依次形成區塊絕緣膜41的絕緣膜47及字元線WL。其後，形成接頭91~接頭94、及配線81~配線83等。藉此，完成記憶體胞元陣列2。進而，藉由將記憶體胞元陣列2、指令暫存器3、位址暫存器4、控制電路(定序器)5、驅動器模組6、列解碼器模組7、及感測放大器模組8組合，完成半導體記憶裝置1。
<5.優點>
此處，作為比較例，考慮於製造製程中不存在第一空間部108般的空間部的結構。即，考慮自如圖6E所示般的圓柱狀的記憶體洞AH供給將犧牲層101的端部去除的蝕刻劑的結構。於此種結構中，於用於形成浮閘電極FG的空間的形成時，與X方向的蝕刻相比，Y方向的蝕刻難以進行，浮閘電極FG的X方向的尺寸與Y方向的尺寸相比容易變大。於該情況下，難以於確保浮閘電極FG的規定體積的同時達成積體度的提高。另外，於浮閘電極 FG的X方向的尺寸與Y方向的尺寸相比大的情況下，於浮閘電極FG的Y方向端部容易存在曲率大的部位，邊緣距離(字元線WL與通道層61的XY平面距離)容易變短。其結果，容易產生漏電流等，胞元結構體MC的電氣特性的提高變得困難。
因此，於本實施方式中，於位於第一字元線WLA與第二字元線WLB之間、與柱60協作地於X方向上將第一字元線WLA和第二字元線WLB截斷的第一絕緣層70中導入了以下結構。第一絕緣層70具有於X方向上位於第一絕緣層70的端部且沿Y方向延伸的第一緣部72e1。於沿著Y方向及X方向的剖面中，若將於第一緣部72e1上最靠近芯絕緣部62的位置設為第一位置P1，將於第一絕緣層70中與第一緣部72e1不同的位置且最靠近芯絕緣部62的位置設為第二位置P2，將沿著第一緣部72e1的假想線設為第一假想線L1，將連結第一位置P1與第二位置P2的假想線設為第二假想線L2，則自第一絕緣層70的內側觀察到的第一假想線L1與第二假想線L2的交叉角度α為90度以上。
根據此種結構，與上文所述的比較例相比，於用於形成浮閘電極FG的空間的形成時容易進行Y方向的蝕刻，浮閘電極FG的Y方向的尺寸與X方向的尺寸相比不易變小。藉此，可增大胞元結構體MC的Y方向的第一尺寸Lc1相對於X方向的第二尺寸Lc2的比例。即，可改善(增大)胞元結構體MC的縱橫比(Lc1/Lc2)。因此，可縮小多個第一絕緣層70間的X方向的間距，提高積體度。另外，藉由胞元結構體MC的縱橫比增大，可減少 浮閘電極FG的Y方向端部的曲率。藉此，可提高胞元結構體MC的電氣特性。藉由該些，可達成半導體記憶裝置1的高性能化。
於本實施方式中，第一絕緣層70具有包含第一緣部72e1的第二絕緣部72。而且，第二絕緣部72包含以隨著於Y方向上接近芯絕緣部62而接近第一絕緣部71的方式傾斜的傾斜部72s。根據此種結構，於用於形成浮閘電極FG的空間的形成時，Y方向的蝕刻更容易進行，可進一步達成積體度的提高或電氣特性的改善。
於本實施方式中，位於柱60的Y方向的兩側的兩個傾斜部72s的Y方向的尺寸和於Y方向上與傾斜部72s並排的柱60的部分60a的Y方向的尺寸的合計尺寸Lsum為與Y方向上的柱60的最大尺寸Lmax相同或以上。根據此種結構，胞元結構體MC的X方向的尺寸小，可進一步達成積體度的提高或電氣特性的改善。
於本實施方式中，第二絕緣部72包含與第一絕緣部71相比對濕式蝕刻的耐受性弱的弱耐受性絕緣膜74。根據此種結構，於形成第一空間部108時，可相較於第一絕緣部71而使蝕刻溶液優先侵蝕第二絕緣部72。藉此，可容易地形成第一空間部108。
於本實施方式中，弱耐受性絕緣膜74是與第一絕緣部71相比成膜溫度低、結晶化率低、或者矽及氧以外的雜質的含有率高的膜。根據此種結構，可容易地形成對濕式蝕刻的耐受性弱的弱耐受性絕緣膜74。
於本實施方式中，於半導體記憶裝置的製造方法中，藉 由在Z方向上逐層交替積層多個犧牲層101與多個絕緣膜32而形成中間積層體30A，且於沿Z方向及Y方向延伸的槽即記憶體溝槽MT形成中間絕緣層107。其後，於中間絕緣層107形成沿Z方向延伸的記憶體洞AH。繼而，藉由對記憶體洞供給第一蝕刻劑而形成與記憶體洞AH相連的第一空間部108，藉由對記憶體洞AH供給第二蝕刻劑而將露出至記憶體洞AH的多個犧牲層101各自的一部分去除。根據此種結構，於用於形成浮閘電極FG的空間的形成時，容易經由第一空間部108進行Y方向的蝕刻。其結果，可進一步達成積體度的提高或電氣特性的改善。
(第二實施方式)
接著，對第二實施方式進行說明。第二實施方式與第一實施方式的不同點在於第二絕緣部72包含多個薄膜絕緣膜274。再者，以下所說明的以外的結構與第一實施方式相同。
圖7是表示第二實施方式的半導體記憶裝置1A的記憶體胞元陣列2的剖面圖。於本實施方式中，第二絕緣部72包含多個薄膜絕緣膜274。例如，多個薄膜絕緣膜274於第二絕緣部72A中設置於-X方向的端部(即，第二絕緣部72A與第一字元線WLA的邊界部)。另外，多個薄膜絕緣膜274於第二絕緣部72B中設置於+X方向的端部(即，第二絕緣部72B與第二字元線WLB的邊界部)。多個薄膜絕緣膜274於X方向上積層。各薄膜絕緣膜274的膜厚例如為10nm以下。薄膜絕緣膜274例如包含與第一絕緣部71相同的材料及相同的組成。薄膜絕緣膜274例如於成膜溫 度、結晶化率、及雜質的含有率的觀點上與第一絕緣部71相同。但是，薄膜絕緣膜274亦可具有與第一絕緣部71不同的材料或不同的組成。薄膜絕緣膜274是「絕緣膜」的一例。
繼而，對半導體記憶裝置1A的製造步驟中的、形成包含薄膜絕緣膜274的第一絕緣層70的步驟進行說明。再者，半導體記憶裝置1A的製造步驟中的第一絕緣層70以外的製造步驟與第一實施方式相同，因此省略說明。
圖8A至圖8D是表示第二實施方式的半導體記憶裝置1A的製造步驟的一部分的剖面圖。各圖中的(a)部分是各圖中的(b)部分的沿著a-a線的剖面圖。各圖中的(b)部分是各圖中的(a)部分的沿著b-b線的剖面圖。
如圖8A所示，於形成記憶體溝槽MT之後，例如藉由LTO成膜，於記憶體溝槽MT的內表面由氧化矽形成多個第一中間生成膜203。第一中間生成膜203包含多個薄膜絕緣膜274。
接著，如圖8B所示，藉由LTO成膜，以填埋記憶體溝槽MT的內部的方式由氧化矽形成第二中間生成膜204。該些第一中間生成膜203及第二中間生成膜204例如藉由進行RTA等而變化為中間絕緣層107。中間絕緣層107包含第一中間絕緣層107a及第二中間絕緣層107b。再者，第一中間生成膜203藉由進行所述RTA等而成為第一中間絕緣層107a。第二中間生成膜204藉由進行所述RTA等而成為第二中間絕緣層107b。
其後，如圖8C所示，形成記憶體洞AH，接著，如圖 8D所示，對記憶體洞AH供給第一蝕刻劑，從而形成與記憶體洞AH相連的第一空間部108。再者，於本實施方式中，第二絕緣部72包含多個薄膜絕緣膜274，藉此於第二絕緣部72內存在多個界面(薄膜絕緣膜274彼此的界面)，與第一絕緣部71相比，對濕式蝕刻的耐受性小。因此，對記憶體洞AH供給第一蝕刻劑，從而形成與記憶體洞AH相連的第一空間部108。
藉由以上的步驟，中間絕緣層107成為所述第一絕緣層70。即，第二中間絕緣層107b成為第一絕緣部71，第一中間絕緣層107a成為第二絕緣部72。
於本實施方式中，第二絕緣部72包含X方向的膜厚為10nm以下的多個薄膜絕緣膜274。根據此種結構，第二絕緣部72中的薄膜絕緣膜274彼此的界面數增加。藉此，與第一絕緣部71相比，針對第二絕緣部72可於不變更成膜方法或組成等的情況下降低第二絕緣部72的耐蝕刻性。
(第三實施方式)
接著，對第三實施方式進行說明。第三實施方式與第一實施方式的不同點在於，第二絕緣部72的形成是藉由與異種絕緣膜374A的置換而進行。再者，以下所說明的以外的結構與第一實施方式相同。
圖9是表示第三實施方式的半導體記憶裝置1B的記憶體胞元陣列2的剖面圖。本實施方式的第二絕緣部72包含絕緣膜374。絕緣膜374例如可為具有與第一絕緣部71相同的材料及相 同的組成、且對於基於濕式蝕刻的耐受性亦與第一絕緣部71同等的絕緣膜。於本實施方式中，絕緣膜374的材料及組成例如與區塊絕緣膜41(例如區塊絕緣膜41的絕緣膜46)的材料及組成相同。絕緣膜374的形成是藉由與後述的異種絕緣膜374A的置換而進行。
以下，對半導體記憶裝置1B的製造步驟中的形成第二絕緣部72的步驟進行說明。再者，半導體記憶裝置1B的製造步驟中的第二絕緣部72以外的製造步驟與第一實施方式相同，因此省略說明。
圖10A至圖10G是表示第三實施方式的半導體記憶裝置1的製造步驟的一部分的剖面圖。各圖中的(a)部分是各圖中的(b)部分的沿著a-a線的剖面圖。各圖中的(b)部分是各圖中的(a)部分的沿著b-b線的剖面圖。
圖10A是表示與第一實施方式的圖6C的步驟對應的步驟的圖。於本實施方式中，於記憶體溝槽MT的內表面形成異種絕緣膜374A。異種絕緣膜374A例如是由非晶矽(a-Si)般的半導體材料形成的半導體膜。異種絕緣膜374A是與後述的中間絕緣層107b(即第一絕緣部71)相比對濕式蝕刻的耐受性弱的膜。
接著，如圖10B所示，與第一實施方式同樣地，以填埋記憶體溝槽MT的內部的方式由氧化矽形成中間絕緣層107b。其後，如圖10C所示，藉由蝕刻形成記憶體洞AH。
接著，如圖10D所示，對記憶體洞AH供給第一蝕刻劑。 藉此，使記憶體洞AH擴徑，並且將露出至記憶體洞AH的異種絕緣膜374A的端部去除，從而形成與記憶體洞AH相連的第一空間部108。
接著，如圖10E所示，對記憶體洞AH供給第二蝕刻劑。藉此，將露出至記憶體洞AH的多個犧牲層101的一部分去除，從而形成與第一空間部108相連的第二空間部109。
接著，如圖10F所示，藉由濕式蝕刻將異種絕緣膜374A去除，於將異種絕緣膜374A去除後的空間填埋絕緣材料。藉此，形成位於第一絕緣層的+X方向的端部及-X方向的端部的絕緣膜374。於本實施方式中，絕緣膜374例如於形成區塊絕緣膜41(例如區塊絕緣膜41的絕緣膜46)的步驟中與區塊絕緣膜41(例如區塊絕緣膜41的絕緣膜46)一體地形成。其後，如圖10G所示，與第一實施方式同樣地形成胞元結構體MC。
根據此種結構，亦與第一實施方式同樣地可達成積體度的提高，並且可達成電氣特性的提高。
(第三實施方式的變形例)
圖11是表示第三實施方式的變形例的半導體記憶裝置1B′的記憶體胞元陣列2的剖面圖。於所述第三實施方式中，異種絕緣膜374A被去除而利用絕緣材料回填。另一方面，於本變形例中，是異種絕緣膜374A未被去除而異種絕緣膜374A殘留於最終製品中的態樣。本變形例的半導體記憶裝置1B′例如是藉由在所述圖10E的步驟之後進行第一實施方式的圖6H的步驟而形成。
根據此種結構，亦與第一實施方式同樣地可達成積體度的提高，並且可達成電氣特性的提高。
(第四實施方式)
接著，對第四實施方式進行說明。第四實施方式與第一實施方式的不同點在於第一假想線L1與第二假想線L2的交叉角度α成為90度。再者，以下所說明的以外的結構與第一實施方式相同。
圖12是表示第四實施方式的半導體記憶裝置1C的記憶體胞元陣列2的剖面圖。於本實施方式中，於第一絕緣層70的Y方向上，柱60側的端部70a是沿X方向延伸的直線狀。第一絕緣層70的形狀於Z方向觀察時，成為沿Y方向延伸的矩形形狀。於本實施方式中，第一假想線L1與第二假想線L2的交叉角度α為90度。另外，胞元結構體MC的Y方向的第一尺寸Lc1相對於X方向的第二尺寸Lc2的比例、即胞元結構體MC的縱橫比(Lc1/Lc2)例如為90%以上且未滿100%。
繼而，對半導體記憶裝置1C的製造步驟中的形成第一絕緣層70的步驟進行說明。再者，半導體記憶裝置1C的製造步驟中的第一絕緣層70以外的製造步驟與第一實施方式相同，因此省略說明。
圖13A至圖13C是表示第四實施方式的半導體記憶裝置1C的製造步驟的一部分的剖面圖。各圖中的(a)部分是各圖中的(b)部分的沿著a-a線的剖面圖。各圖中的(b)部分是各圖中的(a)部分的沿著b-b線的剖面圖。
於本實施方式中，如圖13A所示，以填埋記憶體溝槽MT的內部的方式由氧化矽形成中間絕緣層107b。其後，如圖13B所示，藉由蝕刻形成記憶體洞AH。於本實施方式中，使用氣體作為蝕刻劑。藉此，於第一絕緣層70的Y方向上，柱60側的端部70a形成為沿X方向延伸的直線狀。
接著，如圖13C所示，對記憶體洞AH供給第二蝕刻劑。藉此，將露出至記憶體洞AH的多個犧牲層101的一部分去除，從而形成第二空間部109。本實施方式的半導體記憶裝置1例如是藉由在所述圖13C的步驟之後進行第一實施方式的圖6H的步驟而形成。
根據此種結構，與第一實施方式同樣地可達成積體度的提高，並且可達成電氣特性的提高。
(第一實施方式至第四實施方式的變形例)圖14是表示第一實施方式至第四實施方式的變形例的半導體記憶裝置1的記憶體胞元陣列2的剖面圖。於第一實施方式至第四實施方式的變形例中，穿隧絕緣膜63的一部分563a沿著傾斜部72s設置。即，穿隧絕緣膜63的一部分563a相對於區塊絕緣膜41的一部分而位於傾斜部72s的相反側。根據此種結構，與第一實施方式同樣地可達成積體度的提高，並且可達成電氣特性的提高。
以上，對若干實施方式及變形例進行了說明，但實施方式並不限定於所述例子。「第一電荷蓄積部」及「第二電荷蓄積部」可並非為浮閘電極FG。例如，「第一電荷蓄積部」及「第二電荷 蓄積部」亦可為電荷捕捉膜。於該情況下，與「第一電荷蓄積部」及「第二電荷蓄積部」為浮閘電極FG的情況相比，胞元結構體MC的X方向的第二尺寸Lc2變小。
如上所述，弱耐受性絕緣膜74可並非為與第一絕緣部71相比成膜溫度低的膜。例如，弱耐受性絕緣膜74亦可為與第一絕緣部71相比結晶化率低的膜、或者矽及氧以外的雜質的含有率高的膜。於弱耐受性絕緣膜74是與第一絕緣部71相比結晶化率低的膜的情況下，可於以與第一絕緣部71相同的組成製作弱耐受性絕緣膜74來抑制製造成本的同時，將弱耐受性絕緣膜74製成與第一絕緣部71相比對濕式蝕刻的耐受性弱的膜。另外，於弱耐受性絕緣膜74是與第一絕緣部71相比矽及氧以外的雜質的含有率高的膜的情況下，可容易地調整弱耐受性絕緣膜74對濕式蝕刻的耐受性。作為弱耐受性絕緣膜74中含有的其他雜質，例如可列舉碳等。
根據以上說明的至少一個實施方式，半導體記憶裝置具有第一絕緣層。第一絕緣層於第一方向上與柱狀絕緣部並排，設置於第一配線與第二配線之間，並且至少一部分設置於第一電荷蓄積部與第二電荷蓄積部之間。第一絕緣層具有於第二方向上位於第一絕緣層的端部且沿第一方向延伸的第一緣部。若將於第一緣上最靠近柱狀絕緣部的位置設為第一位置，將於第一絕緣層中與第一緣部不同的位置且最靠近柱狀絕緣部的位置設為第二位置，將沿著第一緣部的假想線設為第一假想線，將連結第一位置 與第二位置的假想線設為第二假想線，則自第一絕緣層的內側觀察到的第一假想線與第二假想線的交叉角度為90度以上。根據此種結構，可達成半導體記憶裝置的高性能化。
已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子進行提示，無意限定發明的範圍。該些實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形以與包含於發明的範圍或主旨中同樣的程度包含於申請專利範圍所記載的發明及其均等的範圍內。
1:半導體記憶裝置 30:積層體 41:區塊絕緣膜 41A:第一區塊絕緣膜（第一絕緣膜） 41Ae:端部 41B:第二區塊絕緣膜 41o、63o:外周面 44a、51a、52a:第一部分 44b、51b、52b:第二部分 44c、51c、52c:外緣 44d、45、46、47:絕緣膜 60:柱（柱狀體） 60a:部分 61:通道層 61A:第一通道部 61B:第二通道部 62:芯絕緣部（柱狀絕緣部） 63:穿隧絕緣膜（第二絕緣膜） 63A:第一穿隧絕緣膜 63B:第二穿隧絕緣膜 70:第一絕緣層 71:第一絕緣部 72、72B:第二絕緣部 72A:第二絕緣部（第一端部） 72e1:第一緣部 72e2:第二緣部 72s:傾斜部 74:弱耐受性絕緣膜 AG:氣隙 F:界面 FG:浮閘電極 FGA:第一浮閘電極（第一電荷蓄積部） FGB:第二浮閘電極（第二電荷蓄積部） FGc:中心部 Lc1:第一尺寸 Lc2:第二尺寸 L max:最大尺寸 L maxh:尺寸 L sum、L sumh:合計尺寸 MC:胞元結構體 P1:第一位置 P2:第二位置 P3:位置 RA:區域 W71、W72A、W72B:寬度 WL:字元線 WLA:第一字元線（第一配線） WLB:第二字元線（第二配線） α:交叉角度

Claims (14)

  1. 一種半導體記憶裝置，包括：第一配線，沿第一方向延伸；第二配線，於與所述第一方向交叉的第二方向上遠離所述第一配線，沿所述第一方向延伸；柱狀絕緣部，位於所述第一配線與所述第二配線之間，沿與所述第一方向及所述第二方向交叉的第三方向延伸；第一通道部，位於所述第一配線與所述柱狀絕緣部之間，沿所述第三方向延伸；第一電荷蓄積部，位於所述第一配線與所述第一通道部之間；第二通道部，位於所述第二配線與所述柱狀絕緣部之間，沿所述第三方向延伸；第二電荷蓄積部，位於所述第二配線與所述第二通道部之間；以及第一絕緣層，於所述第一方向上與所述柱狀絕緣部並排，設置於所述第一配線與所述第二配線之間，並且至少一部分設置於所述第一電荷蓄積部與所述第二電荷蓄積部之間，所述第一絕緣層具有於所述第二方向上位於所述第一絕緣層的端部並沿所述第一方向延伸的第一緣部，於沿著所述第一方向及所述第二方向的剖面中，若將於所述第一緣部上最靠近所述柱狀絕緣部的位置設為第一位置，將於所述第一絕緣層中與所述第一緣部不同的位置且最靠近所述柱狀絕 緣部的位置設為第二位置，將沿著所述第一緣部的假想線設為第一假想線，將連結所述第一位置與所述第二位置的假想線設為第二假想線，則自所述第一絕緣層的內側觀察到的所述第一假想線與所述第二假想線的交叉角度為90度以上。
  2. 如請求項1所述的半導體記憶裝置，其中所述第一絕緣層具有：第一端部，包含所述第一緣部；以及第一絕緣部，位於所述第一絕緣層中的於所述第二方向上遠離所述第一緣部的位置，所述第一端部包含傾斜部，所述傾斜部以隨著於所述第一方向上接近所述柱狀絕緣部而接近所述第一絕緣部的方式傾斜。
  3. 如請求項2所述的半導體記憶裝置，更包括：第一絕緣膜，位於所述第一配線與所述第一電荷蓄積部之間，所述第一絕緣膜的一部分沿著所述傾斜部而設置。
  4. 如請求項3所述的半導體記憶裝置，包括：柱狀體，包含：所述柱狀絕緣部、包含所述第一通道部與所述第二通道部的通道層、及包圍所述通道層的第二絕緣膜，所述柱狀體具有於所述第一方向上與所述傾斜部並排的部分。 所述傾斜部的所述第一方向的尺寸和所述柱狀體的所述部分的所述第一方向的尺寸的一半的合計尺寸為與所述柱狀體的所述第一方向的最大尺寸的一半以上。
  5. 如請求項2至請求項4中任一項所述的半導體記憶 裝置，其中所述第一端部包含與所述第一絕緣部相比對濕式蝕刻的耐受性弱的一個以上的絕緣膜。
  6. 如請求項5所述的半導體記憶裝置，其中所述一個以上的絕緣膜是與所述第一絕緣部相比，成膜溫度低、結晶化率低、或者矽及氧以外的雜質的含有率高的膜。
  7. 如請求項2至請求項4中任一項所述的半導體記憶裝置，其中所述第一端部包含所述第二方向的膜厚為10nm以下的多個絕緣膜。
  8. 如請求項2至請求項4中任一項所述的半導體記憶裝置，其中所述第一端部包含材料與所述第一絕緣部不同的異種絕緣膜。
  9. 如請求項8所述的半導體記憶裝置，其中所述異種絕緣膜是半導體膜。
  10. 如請求項1所述的半導體記憶裝置，包括：第一絕緣膜，位於所述第一配線與所述第一電荷蓄積部之間；通道層，包含所述柱狀絕緣部、所述第一通道部及所述第二通道部；以及柱狀體，包含包圍所述通道層的第二絕緣膜，所述第一電荷蓄積部具有中心部，所述中心部設置於將所述 第一方向上的所述第一電荷蓄積部的尺寸二等分的位置，於相對於所述第一電荷蓄積部的中心部而位於所述第一方向的其中一側的區域中，若將所述第一方向上的所述第一絕緣膜的第一端部、與於所述第一絕緣膜與所述第二絕緣膜的界面中在所述第一方向上離所述第一端部最遠的位置之間的所述第一方向的尺寸設為第一尺寸，將於所述第二方向上與所述第一電荷蓄積部的中心部並排的位置中所述第一絕緣膜的外周面與所述第二絕緣膜的外周面之間的所述第二方向的尺寸設為第二尺寸，則第一尺寸/第二尺寸的比率為60%以上。
  11. 如請求項10所述的半導體記憶裝置，其中第一尺寸/第二尺寸的比率為80%以上。
  12. 一種半導體記憶裝置，包括：第一配線，沿第一方向延伸；第二配線，於與所述第一方向交叉的第二方向上遠離所述第一配線，沿所述第一方向延伸；柱狀絕緣部，位於所述第一配線與所述第二配線之間，沿與所述第一方向及所述第二方向交叉的第三方向延伸；第一通道部，位於所述第一配線與所述柱狀絕緣部之間，沿所述第三方向延伸；第一電荷蓄積部，位於所述第一配線與所述第一通道部之間；第二通道部，位於所述第二配線與所述柱狀絕緣部之間，沿所述第三方向延伸； 第二電荷蓄積部，位於所述第二配線與所述第二通道部之間；以及第一絕緣層，於所述第一方向上與所述柱狀絕緣部並排，設置於所述第一配線與所述第二配線之間，並且至少一部分設置於所述第一電荷蓄積部與所述第二電荷蓄積部之間，所述第一絕緣層具有：第一端部，是包含在所述第二方向上位於所述第一絕緣層的端部並沿所述第一方向延伸的第一緣部的所述第二方向的端部；以及第一絕緣部，位於所述第一絕緣層中的於所述第二方向上遠離所述第一緣部的位置，所述第一端部包含傾斜部，所述傾斜部以隨著於所述第一方向上接近所述柱狀絕緣部而接近所述第一絕緣部的方式傾斜。
  13. 如請求項12所述的半導體記憶裝置，包括：柱狀體，包含：所述柱狀絕緣部、包含所述第一通道部與所述第二通道部的通道層、及包圍所述通道層的第二絕緣膜，所述柱狀體具有於所述第一方向上與所述傾斜部並排的部分。 所述傾斜部的所述第一方向的尺寸和所述柱狀體的所述部分的所述第一方向的尺寸的一半的合計尺寸為與所述柱狀體的所述第一方向的最大尺寸的一半以上。
  14. 一種半導體記憶裝置的製造方法，包括：藉由在第一方向上逐層交替積層多個犧牲層與多個層間絕緣膜來形成中間積層體， 於所述中間積層體內形成沿所述第一方向及與所述第一方向交叉的第二方向延伸的槽而於所述槽形成絕緣層，於所述絕緣層形成沿所述第一方向延伸的孔，藉由對所述孔供給第一蝕刻劑，而將面向所述槽的側面的所述絕緣層的端部的一部分去除而形成與所述孔相連的空間部，藉由對所述孔供給第二蝕刻劑，將於所述孔及所述空間部露出的所述多個犧牲層各自的一部分去除。
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