TWI707462B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施形態提供一種可實現單元電流之增加之半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備積層體、及柱狀體。上述積層體於第1方向上交替地積層有複數個導電層及複數個絕緣層。上述柱狀體設置於上述積層體內。上述柱狀體自內側起依序包含芯部、通道膜、隧道氧化膜及電荷蓄積膜。上述通道膜係於與上述芯部相接之第1區域中摻雜有雜質之半導體。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
已知有三維地積層記憶單元而成之NAND(Not and，反及)型快閃記憶體。
本發明提供一種可實現單元電流之增加之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備積層體、及柱狀體。上述積層體於第1方向上交替地積層有複數個導電層及複數個絕緣層。上述柱狀體設置於上述積層體內。上述柱狀體自內側起依序包含芯部、通道膜、隧道氧化膜及電荷蓄積膜。上述通道膜具有與上述芯部相接之第1區域、及與上述隧道氧化膜相接之第2區域。上述第1區域係摻雜有雜質之半導體。上述第2區域係不包含上述雜質或上述雜質之濃度較上述第1區域低之半導體。
以下，參照圖式對實施形態之半導體記憶裝置及其製造方法進行說明。圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比率等未必限於與現實相同。於以下說明中，對具有同一或類似功能之構成標註同一符號。而且，存在省略該等構成之重複說明之情形。構成參照符號之文字之後之數字藉由包含相同文字之參照符號進行參照，且用以將具有同樣構成之要素彼此區別。於無須將由包含相同文字之參照符號表示之要素彼此區別之情形時，該等要素藉由僅包含相同文字之參照符號進行參照。
首先，對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及-Y方向係與下述半導體基板20(參照圖4)之表面大致平行之方向。+X方向係自下述1個串單元SU0朝向另一個串單元SU1之方向(參照圖3)。-X方向係與+X方向相反之方向。於不區分+X方向與-X方向之情形時，簡稱為「X方向」。+Y方向及-Y方向係與X方向交叉(例如大致正交)之方向。+Y方向及-Y方向係彼此相反之方向。於不區分+Y方向與-Y方向之情形時，簡稱為「Y方向」。+Z方向及-Z方向係與X方向及Y方向交叉(例如大致正交)之方向。+Z方向係自下述半導體基板20朝向積層體30之方向(參照圖4)。-Z方向係與+Z方向相反之方向。於不區分+Z方向與-Z方向之情形時，簡稱為「Z方向」。於本說明書中，存在將「+Z方向」稱為「上」，將「-Z方向」稱為「下」之情形。但是該等表現係出於方便起見，並非規定重力方向。於本實施形態中，+Z方向係「第1方向」之一例。
於本說明書中，所謂「連接」並不限定於物理連接之情形，亦包括電性連接之情形。於本說明書中，所謂「於A方向上延伸」係指例如A方向之尺寸大於X方向、Y方向、及Z方向之各尺寸中之最小尺寸。「A方向」係任意方向。
(第1實施形態) 首先，對本實施形態之半導體記憶裝置(半導體記憶體)之整體構成進行說明。
本實施形態之半導體記憶體1係非揮發性之半導體記憶裝置，例如為NAND型快閃記憶體。
圖1係表示半導體記憶體1之系統構成之方塊圖。半導體記憶體1例如具備記憶單元陣列10、列解碼器11、感測放大器12、及定序器13。
記憶單元陣列10包含複數個塊BLK0～BLKn(n為1以上之整數)。塊BLK係非揮發性之記憶單元電晶體MT(參照圖2)之集合。於記憶單元陣列10設置有複數個位元線及複數個字元線。各記憶單元電晶體MT與1條位元線及1條字元線建立關聯。將於下文對記憶單元陣列10之詳細構成進行敍述。
列解碼器11基於自外部之記憶體控制器2接收之位址資訊ADD，選擇1個塊BLK。列解碼器11藉由對複數個字元線分別施加所需電壓，控制對記憶單元陣列10之資料之寫入動作及讀出動作。
感測放大器12根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所需電壓。感測放大器12基於位元線之電壓，判定記憶於記憶單元電晶體MT之資料，並將所判定出之讀出資料DAT發送至記憶體控制器2。
定序器13基於自記憶體控制器2接收之指令CMD，控制半導體記憶體1整體之動作。
以上所說明之半導體記憶體1及記憶體控制器2亦可藉由其等之組合構成1個半導體裝置。半導體裝置例如可列舉如SD(註冊商標)卡之記憶卡、或SSD(Solid State Drive，固體狀態驅動機)等。
其次，對記憶單元陣列10之電性構成進行說明。
圖2係表示記憶單元陣列10之等效電路之圖，抽選一個塊BLK進行表示。塊BLK包含複數個(例如4個)串單元SU(SU0～SU3)。
各串單元SU係複數個NAND串NS之集合體。各NAND串NS之一端連接於位元線BL(BL0～BLm(m為1以上之整數)中之任一個)。NAND串NS之另一端連接於源極線SL。各NAND串NS包含複數個(例如18個)記憶單元電晶體MT(MT0～MT17)、第1選擇電晶體ST1、及第2選擇電晶體ST2。
複數個記憶單元電晶體MT(MT0～MT17)相互串聯地電性連接。記憶單元電晶體MT包含控制閘極及電荷蓄積膜，非揮發地記憶資料。記憶單元電晶體MT根據施加於控制閘極之電壓，將電荷蓄積於電荷蓄積膜。記憶單元電晶體MT之控制閘極連接於對應之字元線WL(WL0～WL17中之任一個)。記憶單元電晶體MT經由字元線WL而與列解碼器11電性連接。
第1選擇電晶體ST1連接於複數個記憶單元電晶體MT(MT0～MT17)與對應之位元線BL之間。第1選擇電晶體ST1之汲極連接於位元線BL。第1選擇電晶體ST1之源極連接於複數個記憶單元電晶體MT。第1選擇電晶體ST1之控制閘極連接於對應之選擇閘極線SGD(SGD0～SGD3中之任一個)。第1選擇電晶體ST1經由選擇閘極線SGD而與列解碼器11電性連接。第1選擇電晶體ST1於特定電壓施加於選擇閘極線SGD之情形時，將NAND串NS與位元線BL連接。
第2選擇電晶體ST2連接於複數個記憶單元電晶體MT(MT0～MT17)與源極線SL之間。第2選擇電晶體ST2之汲極連接於複數個記憶單元電晶體MT。第2選擇電晶體ST2之源極連接於源極線SL。第2選擇電晶體ST2之控制閘極連接於選擇閘極線SGS。第2選擇電晶體ST2經由選擇閘極線SGS而與列解碼器11電性連接。第2選擇電晶體ST2於特定電壓施加於選擇閘極線SGS之情形時，將NAND串NS與源極線SL連接。
其次，對記憶單元陣列10之物理構成進行說明。
圖3係表示記憶單元陣列10之一部分區域之俯視圖。例如，複數個串單元SU於X方向上排列且分別於Y方向上延伸。複數個串單元SU由填充有絕緣材料之狹縫SLT相互分斷。各串單元SU包含在Z方向上延伸之複數個柱狀體40。各柱狀體40經由下述接觸插塞BLC而與1條位元線BL連接。例如，位元線BL於X方向上延伸。
圖4係表示記憶單元陣列10之一部分區域之剖視圖。記憶單元陣列10例如包含半導體基板20、積層體30、柱狀體40、接觸插塞BLC、及位元線BL。
半導體基板20具有沿著X方向及Y方向之表面20a。半導體基板20可為半導體基板，亦可為介隔絕緣材料配置於基板上之導電膜。
積層體30設置於半導體基板20之上。積層體30包含1個導電層31、複數個導電層32、1個導電層33、及複數個絕緣層34。複數個導電層31、32、33與複數個絕緣層34積層於Z方向上。
導電層31、32、33例如為鎢。導電層31係積層體30中最下層之導電層。導電層31作為選擇閘極線SGS發揮功能。導電層33係積層體30中最上層之導電層。導電層33作為選擇閘極線SGD發揮功能。複數個導電層32位於較導電層31更靠上方處，且位於較導電層33更靠下方處。複數個導電層32分別作為字元線WL0～WL17發揮功能。導電層31、32、33分別形成為沿著X方向及Y方向之板狀。導電層31、32、33亦可分別於與絕緣層34之界面、及與柱狀體40之界面具有阻擋絕緣膜。
絕緣層34設置於導電層31與導電層32之間、複數個導電層32彼此之間、導電層32與導電層33之間。絕緣層34將導電層31、32、33彼此相互絕緣。絕緣層34分別形成為沿著X方向及Y方向之板狀。
柱狀體40例如作為1個NAND串NS發揮功能。柱狀體40沿著Z方向設置於積層體30內。柱狀體40自積層體30之Z方向之上表面30b遍佈設置至下表面30a。柱狀體40包含第1柱狀部40A及第2柱狀部40B。
第1柱狀部40A位於半導體基板20與第2柱狀部40B之間，分別與半導體基板20及第2柱狀部40B相接。第1柱狀部40A設置於半導體基板20之表面20a上，形成相對於半導體基板20之表面20a之凸部。亦即，第1柱狀部40A自半導體基板20之表面20a向+Z方向突出。第1柱狀部40A例如為藉由使矽於半導體基板20之表面20a上磊晶生長而形成之磊晶矽層。
第1柱狀部40A之一部分介隔絕緣膜35面向導電層31。第1柱狀部40A與導電層31交叉之部分作為第2選擇電晶體ST2發揮功能。
第2柱狀部40B位於較第1柱狀部40A更靠上方處。第2柱狀部40B位於積層體30內。第2柱狀部40B之下端40B1與第1柱狀部40A相接。第2柱狀部40B與複數個導電層32交叉之部分分別作為記憶單元電晶體MT(MT0～MT17)發揮功能。第2柱狀部40B與導電層33交叉之部分作為第1選擇電晶體ST1發揮功能。再者，亦可使用下層側之導電層32作為第2選擇電晶體ST2之閘極電極。
第2柱狀部40B之上端40B2經由接觸插塞BLC連接於位元線BL。接觸插塞BLC係由導電材料形成之柱狀或倒圓錐台形狀等之連接構件。第2柱狀部40B例如隨著自上端40B2朝向下端40B1前進而X方向及Y方向之寬度逐漸變細。自Z方向觀察，第2柱狀部40B例如為圓形、橢圓形。
第2柱狀部40B包含阻擋絕緣膜41、絕緣膜42、隧道氧化膜43、通道膜44及芯部45。阻擋絕緣膜41設置於在Z方向上貫通積層體30之孔洞之內壁。絕緣膜42設置於阻擋絕緣膜41之內壁。絕緣膜42作為電荷蓄積膜發揮功能。隧道氧化膜43設置於絕緣膜42之內壁。通道膜44設置於隧道氧化膜43之內壁。通道膜44作為構成NAND串NS之電晶體之通道發揮功能。芯部45設置於由隧道氧化膜43包圍之區域內。亦即，第2柱狀部40B自內側起依序包含芯部45、通道膜44、隧道氧化膜43、絕緣膜42、及阻擋絕緣膜41。第2柱狀部40B之芯側為內側。再者，亦可將由絕緣材料覆蓋周圍之浮動閘極代替絕緣膜42以作為電荷蓄積膜。
阻擋絕緣膜41例如為氧化矽、氧化鋁、氧化鋯。絕緣膜42例如為氮化矽。隧道氧化膜43例如為氧化矽。通道膜44例如為一部分中摻雜有雜質之多晶矽。芯部45例如為氧化矽。
圖5係將第2柱狀部40B之通道膜44、隧道氧化膜43、絕緣膜42、阻擋絕緣膜41之附近放大所得之剖視圖。
通道膜44具有第1區域44A、及第2區域44B。第1區域44A係與芯部45相接且自第1面44a朝向隧道氧化膜43擴展之區域。第1面44a係通道膜44之芯部45側之表面。第1區域44A包含摻雜有雜質之半導體。第1區域44A係例如雜質之濃度為1×10 20/cm 3以上1×10 21/cm 3以下之區域。
第2區域44B係與隧道氧化膜43相接且自第2面44b朝向芯部45擴展之區域。第2面44b係通道膜44之隧道氧化膜43側之表面。第2區域44B例如雜質之濃度較第1區域44A低。第2區域44B例如不包含雜質。此處，「不包含雜質」之情況容許不可避免地包含之雜質。
通道膜44之第1面44a中之雜質之濃度高於第2面44b中之雜質之濃度。通道膜44例如自第1面44a朝向第2面44b，雜質濃度逐漸變低。第1面44a及第2面44b之雜質濃度例如藉由二次離子質量分析(SIMS，Secondary ion mass spectroscopy)求出。
通道膜44所包含之雜質例如為選自由碳(C)、磷(P)、硼(B)、鍺(Ge)所組成之群中之任一種。通道膜44所包含之雜質較佳為碳(C)。碳對單元之閾值之變動較小，對多晶矽之結晶粒徑之影響亦較小。
芯部45例如具有第1區域45A及第2區域45B。第1區域45A係與通道膜44相接且自與通道膜44之界面朝向芯部45之芯側擴展之區域。第2區域45B位於較第1區域45A更靠芯部45之芯側。第1區域45A例如包含雜質。第1區域45A所包含之雜質與通道膜44所包含之雜質相同。
其次，對記憶單元陣列10之製造方法之一例進行說明。
記憶單元陣列10之製造方法例如包括積層步驟、孔洞形成步驟、單晶生長步驟、絕緣膜形成步驟、開口形成步驟、通道膜形成步驟、細化步驟、芯部形成步驟、及置換步驟。圖6至圖14係表示記憶單元陣列10之各製造步驟之剖視圖。以下，對自置換材料/絕緣體之積層步驟至形成字元線WL為止之步驟進行說明。
圖6係表示積層步驟之剖視圖。於積層步驟中，將絕緣層34與置換材料50交替地積層於半導體基板20上。交替地積層複數個絕緣層34及複數個置換材料50，而形成積層體39。置換材料50例如為氮化矽(SiN)等氮化膜。
圖7係表示孔洞形成步驟之剖視圖。於孔洞形成步驟中，對積層體39加工孔洞H1。孔洞H1自積層體39之上表面39b到達下表面39a為止。孔洞H1利用光刻法及各向異性蝕刻進行加工。各向異性蝕刻例如可使用RIE(Reactive ion etching，反應性離子蝕刻)。
圖8係表示單晶生長步驟之剖視圖。於孔洞H1內，使矽單晶磊晶生長。藉此，於孔洞H1之下端部形成第1柱狀部40A。
圖9係表示絕緣膜形成步驟之剖視圖。於孔洞H1之內壁，依序積層阻擋絕緣膜41、絕緣膜42、隧道氧化膜43、及覆蓋膜49。阻擋絕緣膜41、絕緣膜42、隧道氧化膜43及覆蓋膜49分別形成為具有底部之筒狀。覆蓋膜49於下述開口形成步驟中，保護隧道氧化膜43以免於蝕刻。覆蓋膜49例如為非晶矽。
圖10係表示開口形成步驟之剖視圖。於阻擋絕緣膜41、絕緣膜42、隧道氧化膜43及覆蓋膜49之底部形成開口部Ap。開口部Ap例如利用RIE進行加工。開口部Ap到達第1柱狀部40A之上表面為止。於形成開口部Ap之後，去除覆蓋膜49。覆蓋膜49例如藉由蝕刻去除。
圖11係表示通道膜形成步驟之剖視圖。於隧道氧化膜43之內壁形成通道膜48。由於在隧道氧化膜43之底部形成有開口部Ap，故而通道膜48自積層體39之上表面39b連續至第1柱狀部40A之上表面為止。通道膜48於成膜中途摻雜雜質。雜質例如以氣體之形式被供給並摻雜至通道膜48。雜質例如為選自由碳(C)、磷(P)、硼(B)、鍺(Ge)所組成之群中之任一種，較佳為碳(C)。
圖12係表示通道膜形成步驟中之通道膜48之附近之剖視圖。於通道膜形成步驟中，例如自隧道氧化膜43之內面起依序形成第1層481、第2層482、第3層483。於形成第1層481及第3層483時，不供給雜質。第1層481及第3層483例如為非摻雜非晶矽。於形成第2層482時，供給雜質。第2層482例如為摻雜有碳之非晶矽。
繼而，對第1層481、第2層482、第3層483加熱。非晶矽藉由加熱而結晶化，從而成為多晶矽。第1層481及第3層483例如成為非摻雜之多晶矽，第2層482例如成為摻雜有碳之多晶矽。藉由加熱，第2層482所包含之雜質之一部分擴散至第1層481、第3層483。加熱時之通道膜48之厚度越厚，構成通道膜48之多晶矽之結晶粒徑變得越大。
圖13係表示細化步驟之剖視圖。圖13係表示細化步驟中之通道膜48之附近之剖視圖。所謂細化係指將進行成膜所得之膜薄膜化之製程。於細化步驟中，將通道膜48之表面氧化之後對氧化膜進行蝕刻。通道膜48之表面氧化例如使用過氧化氫進行。氧化膜之蝕刻例如使用TMY(三甲基-2-羥乙基氫氧化銨)進行。於細化步驟中，去除通道膜48之一部分直至摻雜有雜質之區域為止。於細化步驟中，例如去除通道膜48之一部分直至通道膜48之第2層482為止。通道膜48藉由細化步驟較成膜後更薄膜化，而成為通道膜44(參照圖5)。第2層482例如成為通道膜44之第1區域44A，第1層481例如成為通道膜44之第2區域44B。
圖14係表示芯部形成步驟及置換步驟之剖視圖。於進行細化所得之通道膜44之內側形成芯部45。芯部45填充於被通道膜44包圍之區域之內側。藉由形成芯部45，而形成第2柱狀部40B。其後，藉由狹縫加工步驟形成狹縫SLT。藉此，區分複數個串單元SU。於置換步驟中，藉由經由狹縫SLT之濕式蝕刻去除置換材料50。繼而，將導電材料填充至已去除置換材料50之空間，而成為導電層31、32、33。藉由將置換材料50置換為導電層31、32、33，積層體39成為積層體30。藉由以上步驟，形成積層體30及柱狀體40。但是半導體記憶體1之製造方法並不限定於上述示例。
根據以上所說明之半導體記憶體1，可使記憶單元陣列10中之單元電流之電流量增加。單元電流係為了感測記憶於記憶單元電晶體MT之狀態而流至通道膜44之電流。只要可使較大之單元電流流至通道膜44，便可增加記憶單元電晶體MT於Z方向上之積層數。
單元電流於使通道膜44薄膜化時增加。藉由將通道膜48細化，使通道膜44薄膜化。又，通道膜48於形成充分之厚度之後結晶化。構成通道膜48之多晶矽之結晶粒徑對單元電流造成影響。
於通道膜48中摻雜之雜質不對晶粒之結晶粒徑造成較大影響。即，於通道膜48中摻雜之雜質不易對單元電流造成較大之不良影響。尤其是，於雜質為碳、磷、硼中之任一種之情形時，對晶粒之結晶粒徑產生之影響較小。又，碳或鍺之價數與矽相同。於雜質為碳或鍺之情形時，對記憶單元陣列10之閾值電壓產生之影響尤其少。
又，藉由通道膜48包含雜質，可減小細化步驟中之通道膜48之細化量之偏差。所謂細化量係通道膜48由蝕刻去除之量。所謂通道膜48之細化量之偏差係細化步驟中通道膜48之內周面之各點處之細化量之差異。
如上所述，通道膜48於表面氧化之後藉由蝕刻氧化膜而薄膜化。蝕刻例如於具有結晶缺陷或結晶界面之部分容易進行。因此，通道膜48之蝕刻速率根據通道膜48之部位不同而不同。於通道膜48不含有雜質之情形時，通道膜48之蝕刻速率之偏差成為通道膜48之各點處之細化量之差異。
通道膜48之蝕刻速率於摻雜有雜質之區域(例如第2層482)與未摻雜雜質之區域(例如第3層483)中不同。摻雜有雜質之區域之蝕刻速率較未摻雜雜質之區域之蝕刻速率慢。於通道膜48含有雜質之情形時，通道膜48之蝕刻之進行於摻雜有雜質之區域中變慢。亦即，摻雜有雜質之區域作為蝕刻之阻擋層發揮功能。摻雜有雜質之區域中之蝕刻速率較未摻雜雜質之區域之蝕刻速率慢。因此，摻雜有雜質之區域中之蝕刻速率之偏差小於未摻雜雜質之區域中之蝕刻速率之偏差，從而通道膜48之細化量之偏差減小。
若減小細化步驟中之通道膜48之細化量之偏差，則細化步驟後之通道膜44之厚度之偏差減小。通道膜44之厚度係自通道膜44之內周面朝向外周面下降之垂線之距離。若通道膜44之厚度之偏差減小，則容易使通道膜44之厚度接近設計值，從而可減少量產時之製造偏差等之發生。
(第2實施形態) 其次，對第2實施形態進行說明。
圖15係表示第2實施形態之記憶單元陣列15之一部分區域之剖視圖。第2實施形態之記憶單元陣列15與圖4所示之記憶單元陣列15之不同在於：於半導體基板20與積層體30之間設置有絕緣層70及源極層80；及積層體30內之柱狀體60之構造。以下所說明之構成以外之構成與第1實施形態之記憶單元陣列10相同。
絕緣層70設置於半導體基板20與源極層80之間。於絕緣層70之內部，亦可設置有包含CMOS(Complementary MOS，互補金屬氧化物半導體)等之驅動電路。
源極層80設置於絕緣層70與積層體30之間。源極層80包含導電層81、第1半導體層82及第2半導體層83。導電層81例如為鎢或矽化鎢。第1半導體層82及第2半導體層83例如為摻雜有雜質之矽。第2半導體層83與柱狀體60之通道膜64連接。第2半導體層83於XY平面中包圍去除了阻擋絕緣膜61、絕緣膜62及隧道氧化膜63之部分之周圍。
柱狀體60包含阻擋絕緣膜61、絕緣膜62、隧道氧化膜63、通道膜64及芯部65。柱狀體60自積層體30之上表面30a到達第1半導體層82為止。阻擋絕緣膜61、絕緣膜62及隧道氧化膜63於第2半導體層83內被去除一部分。通道膜64與第2半導體層83連接。通道膜64於與芯部65相接之第1區域中摻雜有雜質。
第2實施形態之記憶單元陣列15之製造方法與第1實施形態之記憶單元陣列10之製造方法同樣地包括例如積層步驟、孔洞形成步驟、絕緣膜形成步驟、通道膜形成步驟、細化步驟、芯部形成步驟、及置換步驟。
圖16係表示積層步驟及孔洞形成步驟之剖視圖。於積層步驟中，於半導體基板20上依序積層絕緣層70、導電層81、第1半導體層82、置換材料85、積層體39。於半導體基板20與積層體39之間積層絕緣層70、導電層81、第1半導體層82、置換材料85之方面與第1實施形態之記憶單元陣列10之製造方法不同。於孔洞形成步驟中，對積層體39加工孔洞H2。孔洞H2自積層體39之上表面39a到達第1半導體層82之內部為止。
圖17係表示絕緣膜形成步驟、通道膜形成步驟、細化步驟、及芯部形成步驟之剖視圖。絕緣膜形成步驟、通道膜形成步驟、細化步驟、及芯部形成步驟與第1實施形態之記憶單元陣列10之製造方法相同。
圖18係表示置換步驟之剖視圖。藉由狹縫加工步驟，形成自積層體39之上表面39a到達第1半導體層82之表面之狹縫SLT。於置換步驟中，經由狹縫SLT去除置換材料85。又，經由已去除置換材料85之空間，去除阻擋絕緣膜61、絕緣膜62及隧道氧化膜63之一部分。將半導體材料填充至已去除置換材料85以及阻擋絕緣膜61、絕緣膜62及隧道氧化膜63之一部分之空間，從而成為第2半導體層83。又，經由狹縫SLT去除置換材料50。將導電材料填充至已去除置換材料50之空間，從而成為導電層31、32、33。藉由以上步驟，形成積層體30及柱狀體60。但是半導體記憶體之製造方法並不限定於上述示例。
藉由此種構成，亦可與第1實施形態同樣地使記憶單元陣列15之單元電流之電流量增加。又，可減小細化步驟中之通道膜之細化量之偏差。
以上，對若干實施形態進行了說明，但實施形態並不限定於上述示例。例如，導電層32與柱狀體40、60之交叉部分亦可用作不用於電荷蓄積之虛設電晶體代替用作記憶單元電晶體MT。
又，於第1實施形態及第2實施形態中，示出了柱狀體40、60隨著朝向半導體基板20前進而寬度變小之示例。柱狀體40、60之形狀並不限定於此。例如，柱狀體40、60亦可採用在Z方向之中間之高度位置寬度較寬之桶型、或隨著朝向半導體基板20前進而寬度變大之圓錐台形型。又，柱狀體40、60亦可為複數個柱狀體於Z方向上連接，於Z方向之中間之高度位置處具有寬度不同之階差。
(附錄)以下，對若干半導體記憶裝置進行附錄。
[1].具備： 積層體，其係複數個導電層及複數個絕緣層於第1方向上交替地積層而成；以及 柱狀體，其設置於上述積層體內，自內側起依序包含芯部、通道膜、隧道氧化膜及電荷蓄積膜； 上述通道膜具有與上述芯部相接之第1區域、及與上述隧道氧化膜相接之第2區域， 上述第1區域係摻雜有雜質之半導體，且 上述第2區域係不包含上述雜質或上述雜質之濃度較上述第1區域低之半導體。
[2].如[1]之半導體記憶裝置，其中 上述通道膜具有與上述芯部相接之第1面、及與上述隧道氧化膜相接之第2面，且上述第1面中之上述雜質之濃度高於上述第2面中之上述雜質之濃度。
[3].如[2]之半導體記憶裝置，其中 上述通道膜自上述第1面朝向上述第2面，上述雜質之濃度逐漸變低。
[4].如[1]之半導體記憶裝置，其中 上述通道膜為一部分中摻雜有雜質之多晶矽。
[5].如[1]之半導體記憶裝置，其中 上述雜質係選自由碳、磷、硼、鍺所組成之群中之任一種。
[6].如[5]之半導體記憶裝置，其中 上述雜質為碳。
[7].如[1]之半導體記憶裝置，其中 上述第1區域之上述雜質之濃度為1×10 20/cm 3以上1×10 21/cm 3以下。
[8].如[1]之半導體記憶裝置，其中 上述芯部於與上述通道膜相接之區域中包含上述雜質。
[9].一種半導體記憶裝置之製造方法，其於第1方向上交替地積層複數個置換材料及複數個絕緣層， 遍佈上述複數個置換材料及上述複數個絕緣層形成第1孔洞， 於上述第1孔洞之內面，依序積層電荷蓄積膜及隧道氧化膜， 於上述隧道氧化膜之內面，一面於中途摻雜雜質一面形成通道膜， 對於上述通道膜，去除上述通道膜之一部分直至摻雜有上述雜質之區域為止， 於上述通道膜之內側形成芯部， 去除上述複數個置換材料，將導電體埋入至進行去除所得之空隙。
[10].如[9]之半導體記憶裝置之製造方法，其中 於將上述通道膜之一部分去除之前，對上述通道膜加熱。
[11].如[9]之半導體記憶裝置之製造方法，其中 於上述通道膜之形成中，自上述隧道氧化膜之內面起依序形成第1層、第2層及第3層， 上述第1層及上述第3層不摻雜雜質而形成，且 上述第2層摻雜雜質而形成。
[12].如[11]之半導體記憶裝置之製造方法，其中 於將上述通道膜之一部分去除時，至少去除上述第3層。
[13].如[9]之半導體記憶裝置之製造方法，其中 上述雜質為選自由碳、磷、硼、鍺所組成之群中之任一種。
[14].如[13]之半導體記憶裝置之製造方法，其中 上述雜質為碳。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意欲限定發明之範圍。該等實施形態可藉由其他各種形態實施，且可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2019-34160號(申請日：2019年2月27日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1                     半導體記憶體 2                     記憶體控制器 10                   記憶單元陣列 11                    列解碼器 12                   感測放大器 13                   定序器 15                   記憶單元陣列 20                   半導體基板 20a                  表面 30                   積層體 30a                  下表面 30b                  上表面 31                   導電層 32                   導電層 33                   導電層 34                   絕緣層 35                   絕緣膜 39                   積層體 39a                  下表面 39b                  上表面 40                   柱狀體 40A                 第1柱狀部 40B                 第2柱狀部 40B1                下端 40B2                上端 41                   阻擋絕緣膜 42                   絕緣膜 43                   隧道氧化膜 44                   通道膜 44a                  第1面 44b                  第2面 44A                 第1區域 44B                 第2區域 45                   芯部 45A                 第1區域 45B                 第2區域 48                   通道膜 49                   覆蓋膜 50                   置換材料 60                   柱狀體 61                   阻擋絕緣膜 62                   絕緣膜 63                   隧道氧化膜 64                   通道膜 65                   芯部 70                   絕緣層 80                   源極層 81                   導電層 82                   第1半導體層 83                   第2半導體層 85                   置換材料 481                  第1層 482                  第2層 483                  第3層 Ap                   開口部 BL                   位元線 BL0～BLm       位元線 BLC                 接觸插塞 BLK                 塊 BLK0～BLKn    塊 H1                   孔洞 H2                   孔洞 MT0～MT17          記憶單元電晶體 NS                   NAND串 SGD                選擇閘極線 SGD0～SGD3   選擇閘極線 SGS                 選擇閘極線 ST1                 第1選擇電晶體 ST2                 第2選擇電晶體 SL                   源極線 SLT                 狹縫 SU                   串單元 SU0～SU3        串單元 WL0～WL17     字元線
圖1係表示第1實施形態之半導體記憶體之系統構成之方塊圖。 圖2係表示第1實施形態之記憶單元陣列之等效電路之圖。 圖3係表示第1實施形態之記憶單元陣列之一部分區域之俯視圖。 圖4係表示第1實施形態之記憶單元陣列之一部分區域之剖視圖。 圖5係將第1實施形態之記憶單元陣列之柱狀體之附近放大所得的剖視圖。 圖6～圖11係表示第1實施形態之記憶單元陣列之製造步驟之一例的剖視圖。 圖12係將第1實施形態之記憶單元陣列之製造步驟之一例中的柱狀體之附近放大表示之剖視圖。 圖13係將第1實施形態之記憶單元陣列之製造步驟之一例中的柱狀體之附近放大表示之剖視圖。 圖14係表示第1實施形態之記憶單元陣列之製造步驟之一例的剖視圖。 圖15係表示第2實施形態之記憶單元陣列之一部分區域之剖視圖。 圖16～圖18係表示第2實施形態之記憶單元陣列之製造步驟之一例的剖視圖。
32              導電層 34              絕緣層 40B            第2柱狀部 41              阻擋絕緣膜 42              絕緣膜 43              隧道氧化膜 44              通道膜 44a             第1面 44b             第2面 44A            第1區域 44B            第2區域 45              芯部 45A            第1區域 45B            第2區域

Claims (7)

  1. 一種半導體記憶裝置，其具備：積層體，其係於第1方向上交替地積層有複數個導電層及複數個絕緣層；及柱狀體，其於上述積層體內沿上述第1方向而設，自內側起依序包含芯部、通道膜、隧道氧化膜及電荷蓄積膜；上述通道膜具有與上述芯部相接之第1區域、及與上述隧道氧化膜相接之第2區域，上述第1區域係摻雜有雜質之半導體，且上述第2區域係：於與上述第1方向交叉之第2方向上，不包含上述雜質或上述雜質之濃度較上述第1區域低之半導體。
  2. 如請求項1之半導體記憶裝置，其中上述通道膜具有與上述芯部相接之第1面、及與上述隧道氧化膜相接之第2面，且上述第1面中之上述雜質之濃度高於上述第2面中之上述雜質之濃度。
  3. 如請求項1或2之半導體記憶裝置，其中上述通道膜為一部分中摻雜有雜質之多晶矽。
  4. 如請求項1或2之半導體記憶裝置，其中上述雜質為碳。
  5. 如請求項1或2之半導體記憶裝置，其中上述第1區域之上述雜質之濃 度為1×1020/cm3以上1×1021/cm3以下。
  6. 一種半導體記憶裝置之製造方法，其於第1方向上交替地積層複數個置換材料及複數個絕緣層而形成積層體，形成自上述積層體之上表面到達下表面之孔洞，於上述孔洞之內面，依序積層電荷蓄積膜及隧道氧化膜，形成自上述隧道氧化膜之內面依序包含第1層、第2層及第3層之通道膜，上述第2層係由中途摻雜了雜質之半導體形成，上述第1層及上述第3層係由於與上述第1方向交叉之第2方向上不包含上述雜質或上述雜質較上述第2層低之半導體形成，且到上述第2層為止，去除上述第3層，而於上述隧道氧化膜之內面依序形成由上述第1層所成之上述通道膜之第2區域及由上述第2層所成之上述通道膜之第1區域，於上述通道膜之內側形成芯部，而形成柱狀體，該柱狀體係於上述積層體內沿上述第1方向設置而自內側依序包含上述芯部、上述通道膜、上述隧道氧化膜及上述電荷蓄積膜，去除上述複數個置換材料，並將導電體埋入至進行去除所得之空隙。
  7. 如請求項6之半導體記憶裝置之製造方法，其中於將上述通道膜之一部分去除之前，對上述通道膜加熱。
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