CN111696999A - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：衬底(100)；多个导电层(31)，在衬底(100)的上方在Z方向上积层；芯绝缘层(42A、42B)，在多个导电层(31)内在Z方向上延伸；半导体层(41)，配置在芯绝缘层(42A、42B)与多个导电层(31)之间；及电荷储存层(40B)，配置在半导体层(41)与多个导电层(31)之间。芯绝缘层(42A、42B)具有：芯绝缘层(42A)，配置在衬底(100)侧，且包含多晶硅氮烷；及芯绝缘层(42B)，配置在芯绝缘层(42A)的与衬底(100)相反一侧。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2019-49082号(申请日：2019年3月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

三维地排列有存储单元的半导体存储装置已众所周知。

发明内容

实施方式提供一种能够提高动作可靠性的半导体存储装置。

实施方式的半导体存储装置具备：基础层；多个导电层，在所述基础层的上方在第1方向上积层；绝缘层，在所述多个导电层内在所述第1方向上延伸；半导体层，配置在所述绝缘层与所述多个导电层之间；及电荷储存层，配置在所述半导体层与所述多个导电层之间；所述绝缘层具有：第1绝缘层，配置在所述基础层侧，且包含多晶硅氮烷；及第2绝缘层，配置在所述第1绝缘层的与所述基础层相反一侧。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是与第1实施方式的半导体存储装置的块对应的电路图。

图3是示意性观察第1实施方式的半导体存储装置的存储单元阵列所得的立体图。

图4是从上方观察第1实施方式的半导体存储装置的存储单元阵列的布局所得的俯视图。

图5是沿着图4中的A1-A2线的剖视图。

图6是第1实施方式的半导体存储装置的存储柱部分的剖视图。

图7～图9是第1实施方式的半导体存储装置的各制造步骤中沿着A1-A2线所得的结构的剖视图。

图10～图15是第1实施方式的半导体存储装置的各制造步骤中的存储柱形成区域的剖视图。

图16是第2实施方式的半导体存储装置的存储柱的剖视图。

图17是第2实施方式的半导体存储装置的各制造步骤中沿着A1-A2线所得的结构的剖视图。

图18～图24是第2实施方式的半导体存储装置的各制造步骤中的存储柱形成区域的剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。在以下说明中，对具有相同功能及构成的构成要素，标注共通的参照符号。另外，以下所示的各实施方式例示用来实现该实施方式的技术性思想的装置或方法，而并非将构成零件的材质、形状、结构、配置等确定为如下所述。

各功能块可作为硬件及计算机软件中的任一种或组合两种实现。各功能块不必像以下示例那样区分。例如，一部分功能也可由与例示的功能块不同的功能块执行。进而，例示的功能块也可分割成更细小的功能子块。此处，作为非易失性半导体存储装置，列举在半导体衬底的上方积层存储单元晶体管而成的三维积层型NAND(Not-And，与非)型闪速存储器为例进行说明。

1.第1实施方式

以下，对第1实施方式的半导体存储装置进行说明。

1.1半导体存储装置的电路块构成

首先，使用图1，对第1实施方式的半导体存储装置的电路块构成进行说明。图1是表示第1实施方式的半导体存储装置的电路构成的框图。半导体存储装置10具备存储单元阵列11、行解码器12、驱动器13、感测放大器14、地址寄存器15、指令寄存器16及定序器17。另外，例如，控制器20在外部经由NAND总线连接至半导体存储装置10。控制器20对半导体存储装置10进行存取，控制半导体存储装置10。

1.1.1各块的构成

存储单元阵列11具备包含与行及列建立对应关系的多个非易失性存储单元的多个块BLK0、BLK1、BLK2、...BLKn(n为0以上的整数)。在以下说明中，“块BLK”有时为方便起见而表示各个块BLK0～BLKn或特定的块BLK进行说明。存储单元阵列11存储由控制器20赋予的数据。关于存储单元阵列11及块BLK的详细情况，将在下文叙述。

行解码器12选择任一个块BLK，进而选择被选择的块BLK中的字线。关于行解码器12的详细情况，将在下文叙述。

驱动器13对被选择的块BLK，经由行解码器12供给电压。

感测放大器14在读出数据时，感测从存储单元阵列11读出的数据DAT，进行所需的运算。然后，将该数据DAT输出到控制器20。感测放大器14在写入数据时，将从控制器20接收的写入数据DAT传输到存储单元阵列11。

地址寄存器15保存从控制器20接收的地址ADD。地址ADD包含：块地址，指定动作对象的块BLK；及页面地址，指示被指定的块内的动作对象的字线。指令寄存器16保存从控制器20接收的指令CMD。指令CMD例如包含对定序器17命令写入动作的写入指令、及命令读出动作的读出指令等。

定序器17基于指令寄存器16中保存的指令CMD，控制半导体存储装置10的动作。具体来说，定序器17基于指令寄存器16中保存的写入指令，控制行解码器12、驱动器13及感测放大器14，对由地址ADD指定的多个存储单元晶体管进行写入。另外，定序器17基于指令寄存器16中保存的读出指令，控制行解码器12、驱动器13及感测放大器14，从由地址ADD指定的多个存储单元晶体管进行读出。

如上所述，控制器20经由NAND总线连接至半导体存储装置10。NAND总线按照NAND接口进行信号收发。具体来说，NAND总线例如包含将芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、输入输出信号I/O及就绪/忙碌信号R/Bn进行通信的总线。输入输出信号I/O是以8位总线宽度进行传输。输入输出信号I/O将指令CMD、地址ADD及数据DAT等进行通信。

1.1.2存储单元阵列11的电路构成

如上所述，存储单元阵列11具备块BLK0～BLKn。各个块BLK0～BLKn具有相同构成。以下，对1个块BLK的电路构成进行说明。

图2是存储单元阵列11所具有的块BLK的电路图。如图所示，块BLK例如包含4个字符串单元SU0～SU3。以后，在记为字符串单元SU的情况下，设为表示各个字符串单元SU0～SU3。字符串单元SU包含多个NAND字符串NS。

各个NAND字符串NS例如包含8个存储单元晶体管MT0～MT7及选择晶体管ST1、ST2。以后，在记为存储单元晶体管MT的情况下，设为表示各个存储单元晶体管MT0～MT7。存储单元晶体管(以下，也记为存储单元)MT具备控制栅极及电荷储存层，且非易失地保存数据。存储单元晶体管MT串联连接至选择晶体管ST1的源极与选择晶体管ST2的漏极之间。

各个字符串单元SU0～SU3中的选择晶体管ST1的栅极分别连接至选择栅极线SGD0～SGD3。相对于此，各个字符串单元SU0～SU3中的选择晶体管ST2的栅极例如连接至1条选择栅极线SGS。选择晶体管ST2的栅极也可以在每个字符串单元中连接至不同的选择栅极线SGS0～SGS3。另外，块BLK内的位于字符串单元SU0～SU3的存储单元晶体管MT0～MT7的控制栅极分别连接至字线WL0～WL7。

另外，存储单元阵列11在多个块BLK0～BLKn间共用位线BL0～BL(L-1)。其中，L为2以上的自然数。在块BLK内的多个字符串单元SU0～SU3中，各位线BL共通地连接至位于同一列的NAND字符串NS的选择晶体管ST1的漏极。也就是说，各位线BL在同一列的多个字符串单元SU0～SU3间将NAND字符串NS共通地连接。进而，多个选择晶体管ST2的源极共通地连接至源极线SL。也就是说，字符串单元SU包含多个连接至不同的位线BL且连接至同一选择栅极线SGD的NAND字符串NS。

另外，块BLK包含使字线WL共用的多个字符串单元SU。

在字符串单元SU内连接至共通的字线WL的多个存储单元晶体管MT被称为单元组CU。单元组CU是存储容量根据存储单元晶体管MT存储的数据位数而变化。例如，单元组CU在各存储单元晶体管MT存储1位数据的情况下存储1页数据，在存储2位数据的情况下存储2页数据，在存储3位数据的情况下存储3页数据。

此外，存储单元阵列11的构成不限于所述构成。例如，各块BLK所包含的字符串单元SU可以设定为任意个数。各NAND字符串NS所包含的存储单元晶体管MT及选择栅极晶体管ST1及ST2也可分别设定为任意个数。

存储单元阵列11的构成例如记载于2009年3月19日提出申请的美国专利申请12/407,403号“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”。另外，记载于2009年3月18日提出申请的美国专利申请12/406,524号“THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY”、2010年3月25日提出申请的美国专利申请12/679,991号“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURINGTHE SAME”、及2009年3月23日提出申请的美国专利申请12/532,030号“SEMICONDUCTORMEMORY AND METHOD FOR MANUFACTURING SAME”。这些专利申请整体通过参照而被引用到本案说明书中。

1.2半导体存储装置的结构

接下来，对第1实施方式的半导体存储装置的结构进行说明。

1.2.1半导体存储装置的布局结构

图3是表示第1实施方式的半导体存储装置10中的存储单元阵列11的一部分结构的鸟瞰图。在图3中，将相互正交(或交叉)且与半导体衬底100面平行的2个方向设为X方向及Y方向，将相对这些X方向及Y方向(XY面)正交(或交叉)的方向设为Z方向。

如图3所示，半导体存储装置10具有三维结构的存储单元阵列11。存储单元阵列11包含设置在半导体衬底100上方的积层体(或结构体)30、多个存储柱MP及多个导电层(布线)35。

各积层体30对应于1个块BLK或1个字符串单元SU。积层体30包含选择晶体管ST2、多个存储单元晶体管MT及选择晶体管ST1。

具体来说，积层体30包含多个导电层31及多个绝缘层32。导电层31及绝缘层32在半导体衬底100的上方在Z方向上交替地积层。Z方向相对衬底100的表面大致正交。

多个存储柱MP例如在XY平面的Y方向上锯齿状排列。各存储柱MP对应于NAND字符串NS。此外，多个存储柱MP也可以在XY平面中以正方形格子状排列。

多个存储柱MP以在积层体30内在Z方向上延伸的方式设置在积层体30内。各存储柱MP具有大致圆柱状结构。

在积层体30的上方设置有多个导电层35。多个导电层35作为多条位线BL发挥功能。多条位线BL在X方向上排列，且在Y方向上延伸。位线BL为金属层，且例如包含钨(W)。

各存储柱MP的上端部经由接触插塞CP及通孔插塞(via plug)V1连接至位线BL。多个存储柱MP连接至共通的1条位线BL。连接至该共通位线BL的多个存储柱MP例如从相互不同的积层体30中逐一地选择。

此外，在以下参照的附图中，X方向对应于字线WL的延伸方向(长度方向)，Y方向对应于位线BL的延伸方向。另外，在以下的剖视图中，适当省略第1实施方式的半导体存储装置中包含的绝缘层(层间绝缘膜)、布线及接点等构成要素。

图4是表示第1实施方式的半导体存储装置中的存储单元阵列11的平面布局的一例的图。在图4中，提取与Y方向上排列的多个块BLK中的任意1个块BLK对应的构成。

如图4所示，例如，在衬底上设置有多个积层体30。多个积层体30分别对应于块BLK的字符串单元SU0～SU3。多个积层体30在Y方向上排列。各积层体30在X方向上延伸。

字符串单元SU0～SU3被狭缝SLT相互分离。在Y方向上相邻的字符串单元SU0～SU3间，设置有X方向上延伸的狭缝SLT。X方向上延伸的2个狭缝SLT在Y方向上相邻。

在本例中，Y方向上相邻的2个狭缝SLT间的积层体30对应于1个字符串单元SU。此外，也可以在由狭缝SLT包围的各区域，设置有多个字符串单元SU。

此外，图4所示的存储柱MP是示意性表示，存储柱MP的个数不限于图示的个数。

1.2.2半导体存储装置的截面结构

接下来，使用图5，对第1实施方式的半导体存储装置10中的存储单元阵列11的截面结构进行说明。图5是沿着图4中的A1-A2线所得的剖视图，且表示存储单元阵列11的截面结构。

如图5所示，在半导体衬底100的上方设置有积层体30。在衬底100上的积层体30内，设置有Z方向上延伸的存储柱MP。

衬底100包含半导体层101及半导体层102。半导体层101可为例如硅单晶层(硅单晶块体衬底)，也可为通过外延生长而形成的硅层。半导体层102设置在半导体层101上。半导体层102例如为通过外延生长而形成的硅层或多晶硅层(polysilicon layer)。半导体层102例如作为源极线SL发挥功能。

在半导体层102的上方，设置有将多个绝缘层32与多个导电层31在Z方向上交替地积层而成的积层体30。也就是说，积层体30包含交替积层而成的多个绝缘层32及多个导电层31。多个导电层31具有与XY面(或半导体衬底100面)平行的平板形状。各导电层31例如包含钨(W)或多晶硅。

各绝缘层32设置在Z方向上积层而成的导电层31间。由此，Z方向上积层而成的导电层31被绝缘层32分离。绝缘层32例如包含氧化硅。

积层体30上设置有绝缘层33。绝缘层33例如包含氧化硅。

积层体30的多个导电层31中的至少最上层(绝缘层33侧)的导电层31与存储柱MP交叉的部分作为漏极侧选择晶体管ST1发挥功能。此外，最上层侧的1～4个导电层31与存储柱MP交叉的部分也可作为漏极侧选择晶体管ST1发挥功能。与选择晶体管ST1对应的1个以上的导电层31作为漏极侧选择栅极线SGD发挥功能。

积层体30的多个导电层31中的至少最下层(衬底100侧)的导电层31与存储柱MP交叉的部分作为源极侧选择晶体管ST2发挥功能。此外，最下层侧的1～4个导电层31与存储柱MP交叉的部分也可作为源极侧选择晶体管ST2发挥功能。与选择晶体管ST2对应的1个以上的导电层31作为源极侧选择栅极线SGS发挥功能。

各配置在选择栅极线SGD与选择栅极线SGS之间的导电层31、也就是除了作为选择栅极线SGD、SGS的导电层31以外的导电层31分别作为字线WL发挥功能。作为字线WL的导电层31与存储柱MP交叉的部分作为存储单元晶体管MT发挥功能。此外，作为字线WL的导电层31中的1个以上也可用作虚设字线。

如上所述，在包含多个绝缘层32及多个导电层31的积层体30及绝缘层33中，设置有柱状体的多个存储柱MP。各存储柱MP以在Z方向(积层方向)上贯通绝缘层33、绝缘层32及导电层31的方式延伸，从绝缘层33的上表面到达半导体衬底100。也就是说，存储柱MP从绝缘层33上表面通过选择栅极线SGD、多条字线WL及选择栅极线SGS，连接至源极线SL。

1.2.2.1存储柱MP的结构

接下来，对存储柱MP(NAND字符串NS)的结构进行说明。

如图3所示，存储柱MP的一端经由接触插塞CP及通孔插塞V1连接至导电层35(例如，位线BL)。存储柱MP的另一端连接至半导体衬底100(例如，源极线SL)。以后，将存储柱MP中的NAND字符串NS的位线侧称为存储柱MP的上部。将存储柱MP中的NAND字符串NS的源极线侧称为存储柱MP的下部(或底部)。

如图5所示，存储柱MP例如包含从导电层31及绝缘层32的侧面侧依次设置的存储层40、半导体层41、及芯绝缘层42A、芯绝缘层42A上的芯绝缘层42B及芯绝缘层42B上的覆盖层43。芯绝缘层42A设置在存储柱MP的下部或底部。芯绝缘层42B设置在芯绝缘层42A上。芯绝缘层42B在其内部具有气隙44。气隙44是被芯绝缘层42B包围的空气层、空间或空腔。

以下，使用图6，对存储柱MP的详细结构进行说明。图6是表示第1实施方式中的存储柱MP的结构的剖视图。

在半导体层102上，设置有积层体30，且在积层体30上设置有绝缘层33。在绝缘层32与半导体层102之间，设置有绝缘层32A。绝缘层32A例如包含氧化硅。积层体30具有用来设置多个存储柱MP的多个孔(贯通孔)。以下，将被设置存储柱MP的孔称为存储孔MH。

在各存储孔MH中，设置有包含存储层40、半导体层41、芯绝缘层42A、42B及覆盖层43的存储柱MP。

存储层40沿着积层体30的侧面、即存储孔MH的内壁在Z方向上延伸。存储层40具有块状绝缘层40A、电荷储存层40B及隧道绝缘层40C。具体来说，在用来形成存储柱MP的存储孔MH的内壁，设置有块状绝缘层40A。在块状绝缘层40A的内壁，设置有电荷储存层40B。进而，在电荷储存层40B的内壁，设置有隧道绝缘层40C。

半导体层41例如具有筒状结构，且设置在半导体层102上，沿着存储层40的侧面在Z方向上延伸。也就是说，在半导体层102上及隧道绝缘层40C的内壁，设置有半导体层41。

半导体层102A设置在半导体层41与半导体层102之间。半导体层102A直接接触于半导体层41。半导体层102A例如为结晶硅层。半导体层102A通过外延生长，将半导体层102用于基底而形成，且与半导体层102连续。半导体层102A的上端配置在最下层的绝缘层32的侧面上。例如，在Z方向上，半导体层102A的下端位于比半导体层102与绝缘层32A的交界区域更靠衬底100的底部侧。

块状绝缘层40A在Z方向上延伸，且在与半导体层102A的交界部分沿着XY面弯曲。也就是说，块状绝缘层40A在沿着YZ面(或Z方向)的截面中，具有包含沿着Z方向延伸的部分及沿着XY面延伸的部分的L字型。同样地，电荷储存层40B在Z方向上延伸，且在与半导体层102A的交界附近部分沿着XY面弯曲。也就是说，电荷储存层40B在沿着YZ面(或Z方向)的截面中，具有包含沿着Z方向延伸的部分及沿着XY面延伸的部分的L字型。

在半导体层41的内壁，设置有芯绝缘层42A、42B。具体来说，芯绝缘层42A设置在半导体层41内壁的底面上及侧面上。芯绝缘层42A不具有气隙地嵌入至由半导体层41内壁的底面及侧面夹持的区域中。

例如，芯绝缘层42A从半导体层41内壁的底面(或存储柱MP的底面)设置到比块状绝缘层40A或电荷储存层40B沿着XY面弯曲的部分更高(或更上方)的位置。另外，芯绝缘层42A的上表面也可以设置到比与选择栅极线SGS或最下层的字线WL对应的导电层31更高(或更上方)的位置。芯绝缘层42A例如至少包含氧化硅或多晶硅氮烷中的任一种。多晶硅氮烷包含硅(Si)、氮(N)及氢(H)。

芯绝缘层42B设置在芯绝缘层42A上的半导体层41的侧面上。芯绝缘层42B沿着半导体层41的侧面在Z方向上延伸。芯绝缘层42B例如包含氧化硅。

例如，有时在存储柱MP内设置气隙44。也就是说，芯绝缘层42B有时在其内部具有气隙44。气隙44是被芯绝缘层(例如，氧化硅层)42B包围的空气层、空间或空腔。气隙44的底位于比块状绝缘层40A或电荷储存层40B沿着XY面弯曲的部分更靠上。

进而，在芯绝缘层42B上设置有覆盖层43。覆盖层43在存储柱MP的上端侧，设置在芯绝缘层42B上。覆盖层43例如包含硅层或导电层。

另外，半导体层41作为存储单元晶体管MT、选择晶体管ST1、ST2的通道层发挥功能。通道层在进行各存储单元晶体管MT的数据写入、擦除及数据读出时成为载流子流经的膜，故半导体层41沿着存储膜40在存储柱MP内以规定的膜厚均匀地形成在结构上较为重要。

电荷储存层40B设置在块状绝缘层40A与隧道绝缘层40C之间。电荷储存层40B是具有数据写入时捕获、保存从高电位侧半导体层41供给的电荷的特性的膜。在数据擦除时，电荷储存层40B将所保存的电荷释放到半导体层41。电荷储存层40B例如包含氮化硅。存储单元晶体管MT的阈值电压(导通电压)根据电荷储存层40B内的电荷量而变化。基于存储单元晶体管MT的阈值电压(存储单元的导通/断开)与数据的相互关联，半导体存储装置10的存储单元晶体管MT能够保存1位以上的数据。

隧道绝缘层40C设置在半导体层41与电荷储存层40B之间。隧道绝缘层40C在从半导体层41对电荷储存层40B注入电荷时，或电荷储存层40B中储存的电荷朝半导体层41扩散时作为势垒发挥功能。隧道绝缘层40C例如包含氧化硅。

块状绝缘层40A设置在导电层31与电荷储存层40B之间。块状绝缘层40A防止电荷储存层40B中储存的电荷朝导电层(字线WL)31扩散。块状绝缘层40A例如包含氧化硅及氮化硅。

1.3半导体存储装置的制造方法

接下来，对第1实施方式的半导体存储装置的制造方法进行说明。图7～图15是第1实施方式的半导体存储装置的各制造步骤中的结构的剖视图。图7～图9是沿着图3中的A1-A2线所得的剖视图。图10～图15是沿着A1-A2线应形成存储柱MP的区域的剖视图。

如图7所示，首先，在衬底100上，交替地积层绝缘层32与牺牲层34。

具体来说，例如，通过CVD(Chemical Vapor Deposition，化学气相沉积)法，在衬底100的半导体层102上形成绝缘层32(及绝缘层32A)。接着，例如通过CVD法，在绝缘层32上形成牺牲层34。进而，在牺牲层34上形成绝缘层32。如此一来，在半导体层102上交替地形成绝缘层32及牺牲层34。将交替地形成有绝缘层32及牺牲层34的积层体设为积层体30A。绝缘层32例如包含氧化硅。牺牲层34在刻蚀时对于绝缘层32具有选择性。牺牲层34例如包含氮化硅等绝缘层。由此，在衬底100上形成积层体30A。

此处，较理想为以牺牲层34与绝缘层32之间的刻蚀选择比变大的方式，选择牺牲层34及绝缘层32的材料。如上所述，例如，在绝缘层32的材料为氧化硅的情况下，牺牲层34的材料为氮化硅或硅锗。

接下来，例如通过CVD法，在最上层的牺牲层34上形成绝缘层33。然后，例如通过CMP(Chemical Mechanical Polishing，化学机械抛光)法，使绝缘层33的上表面平坦化。

积层体30A内的牺牲层34的层数对应于字符串单元(或NAND字符串)的字线WL的条数及选择栅极线SGD、SGS的条数。

此外，也可在形成积层体30A之前，在半导体层101的区域内，形成例如包含晶体管及布线的电路(未图示)。包含这些晶体管及布线的电路构成使半导体存储装置(NAND型闪速存储器)10动作的周边电路。

接下来，如图8所示，在被形成存储柱MP的积层体30A的区域中，沿Z方向形成多个存储孔MH。

具体来说，例如，在绝缘层33上形成掩模层90。通过光刻法及刻蚀，使用具有开口部的掩模层90，在应形成存储柱MP的积层体30A的区域形成多个存储孔MH。

存储孔MH贯通多个绝缘层32、33及多个牺牲层34。存储孔MH从绝缘层33到达半导体层102。为形成存储孔MH，而使用例如像RIE(Reactive Ion Etching，反应性离子刻蚀)这样的各向异性刻蚀。

在形成存储孔MH之后，例如也可利用MILC(Metal Induced lateralcrystallization，金属诱导横向结晶)法在半导体层102的表面(露出面)上形成结晶层(未图示)。

接下来，如图9及图10所示，在存储孔MH内的积层体30A的侧面(存储孔MH的内壁)依次形成存储层40及半导体层41。图10是将图9所示的存储孔MH放大所得的图。

具体来说，如图10所示，在存储孔MH内的半导体层102上形成半导体层102A。接着，例如通过CVD法，在存储孔MH内的半导体层102A上的积层体30A的侧面上，依次形成块状绝缘层40A、电荷储存层40B及隧道绝缘层40C。由此，在存储孔MH的内壁形成存储层40。

在将半导体层102A上(存储孔MH底部)的存储层40去除之后，如图10所示，例如通过CVD法，在存储孔MH内的半导体层102A上及隧道绝缘层40C的侧面上形成半导体层41。半导体层41例如包含多晶硅。

这时，以存储孔MH内不被半导体层41填充的方式，控制半导体层41的膜厚(例如，半导体层41的形成时间)。此外，也可在去除存储孔MH底部的存储层40时，存储孔MH侧面的存储层40不被去除(或不劣化)的方式，在去除存储层40之前，在存储孔MH侧面的存储层40上形成保护层(例如硅层)。

接下来，如图11所示，在存储孔MH内的半导体层41的底面上及侧面上，形成芯绝缘层42A。

具体来说，在包含图10所示结构的衬底100的晶圆上，例如滴加溶解有多晶硅氮烷的溶液，通过旋转涂布，在晶圆上涂布溶液。然后，对晶圆进行所需的热处理。由此，如图11所示，在存储孔MH内的半导体层41的底面上及侧面上，形成作为SOG(Spin on Glass，旋涂式玻璃)层的芯绝缘层42A。也就是说，包含多晶硅氮烷的溶液润湿性良好，均匀地流入到存储孔MH的底面上及侧面上。由此，芯绝缘层42A不具有气隙地填充到存储孔MH的底部。此外，也可将溶解有氧化硅的溶液涂布到晶圆上，形成作为SOG层的芯绝缘层42A，另外，也可使用CVD法等形成芯绝缘层42A。

接下来，如图12所示，在存储孔MH内的芯绝缘层42A上及芯绝缘层42A上的半导体层41的侧面上，形成芯绝缘层42B。

具体来说，例如通过CVD法，在存储孔MH内的芯绝缘层42A上及芯绝缘层42A上的半导体层41的侧面上形成芯绝缘层42B。

这时，存在当利用芯绝缘层42B填充存储孔MH内部之前，存储孔MH的开口部堵塞的情况。在这种情况下，在存储孔MH(存储柱MP)内形成气隙44。由此，存储柱MP具有在芯绝缘层42B内包含气隙44的结构。

接下来，如图13～图15所示，在存储孔MH内的芯绝缘层42B上及芯绝缘层42B上的半导体层41的侧面上，形成覆盖层43。

具体来说，如图13所示，例如通过回蚀，将存储孔HM上及绝缘层33上方的芯绝缘层42B去除。

接下来，如图14所示，在图13所示的结构上、即芯绝缘层42B的一部分被去除的存储孔HM内，通过CVD法形成导电层43A。

接下来，对图14所示的结构、即形成有导电层43A的存储孔MH的上表面，例如进行CMP法。由此，如图15所示，将存储孔MH的上表面平坦化，并且在芯绝缘层42B上形成覆盖层43。通过以上步骤，形成存储柱MP。

然后，例如进行将牺牲层34置换为导电层31的步骤、将布线连接至导电层31及存储柱MP的步骤、及形成接触插塞、通孔插塞、布线及层间绝缘层等的步骤。

具体来说，例如在积层体30A的端部及字符串单元的交界部分形成狭缝(未图示)。接着，通过经由狭缝进行的刻蚀将牺牲层34去除。在牺牲层34被去除的绝缘层32间的空间，形成导电层31。由此，形成字线WL及选择栅极线SGD、SGS。

作为结果，如图6所示，在存储柱MP的周围形成作为字线WL的导电层31，由此形成存储单元晶体管MT。在存储柱MP的周围形成作为选择栅极线SGD的导电层31，从而形成选择晶体管ST1。在存储柱MP的周围形成作为选择栅极线SGS的导电层31，从而形成选择晶体管ST2。

形成导电层31之后，在狭缝内填充绝缘层(未图示)。另外，以与存储柱MP及导电层31连接的方式形成多个接触插塞及通孔插塞。进而，形成连接至接触插塞或通孔插塞的布线(例如位线BL)。

通过以上制造方法，第1实施方式的半导体存储装置10的制造结束。

1.4第1实施方式的效果

根据第1实施方式，可提供一种能够提高动作可靠性的半导体存储装置。

以下，对比较例中的半导体存储装置的存储柱MP所具有的课题进行说明。比较例的存储柱MP是形成存储孔MH之后，在存储孔MH的侧壁依次形成存储层、半导体层及芯绝缘层。此处，如果形成存储层之后，接着利用CVD法等使芯绝缘层沉积，则存在存储孔MH内的空间被芯绝缘层堵塞，从而在存储柱MP内部形成间隙(所谓的气隙)的情况。

如果在存储柱MP的内部、尤其在存储柱MP下部形成该气隙，则存在随后进行的氧化步骤中，设置在存储层侧壁的作为通道层的半导体层被氧化，半导体层变薄的情况。由此，存在产生半导体层的电阻值上升或半导体层断线等，无法作为通道层发挥功能，丧失半导体存储装置的动作可靠性的隐患。

相对于此，根据第1实施方式，利用芯绝缘层42A填充存储柱MP下部的半导体层41内部，也就是说，在存储柱MP下部的半导体层41的底面上及侧面上，设置不具有气隙44的芯绝缘层42A。由此，在第1实施方式中，在形成芯绝缘层42B后的氧化步骤中，能够抑制存在于存储层40与芯绝缘层42A之间的半导体层41被氧化，从而能够减少半导体层变薄。由此，能够防止存储柱MP的下部中的半导体层41的电阻值上升或断线。其结果，能够减少NAND字符串NS与源极线SL之间的连接不良或断线的产生，从而能够提高动作可靠性。

2.第2实施方式

接下来，对第2实施方式的半导体存储装置进行说明。第2实施方式是与第1实施方式同样地防止存储柱MP下部的半导体层41的薄膜化，进而，改善存储柱MP上部的半导体层41的不均匀性的示例。

第2实施方式中的半导体存储装置的电路块构成、半导体存储装置的布局结构、及半导体存储装置的截面结构与第1实施方式相同。以下，主要对与第1实施方式不同的存储柱MP的结构及其制造方法进行说明。

2.1存储柱MP的结构

接下来，对存储柱MP的详细结构进行说明。图16是表示第2实施方式中的存储柱MP的结构的剖视图。

设置在半导体层102上的积层体30、绝缘层33及存储柱MP的结构与第1实施方式相同。

在第2实施方式中，存储柱MP的上部侧的半导体层(例如，硅层)41的部分(以下称为上部硅层)410的膜厚T1比存储柱MP中部的半导体层41的部分(以下称为中部硅层)412的膜厚T2厚。存储柱MP的底部侧的半导体层41的部分(以下称为下部硅层)414的膜厚T3比中部硅层412的膜厚T2薄。例如，在相对衬底100的表面垂直的方向(Z方向)上，存储柱MP的中部对应于存储柱MP的尺寸(高度)H大致二分之一的位置附近的部分。

在上部硅层410的整体或其大部分中，上部硅层410的结晶性(晶质)倾向于与中部硅层412及下部硅层414的结晶性的倾向相比，包含较小粒径的结晶。例如，上部硅层410为非晶硅层或微晶硅层。所谓微晶是结晶粒径为200nm以下的结晶、例如50nm～100nm左右的结晶。微晶层是包含200nm以下的多个结晶的层。此外，也可在上部硅层410内的一部分形成多晶硅层(多晶硅区域)。在该情况下，上部硅层410包含非晶硅区域(及/或微晶硅区域)及多晶硅区域。

半导体层41中的比上部硅层410靠下方的中部硅层412及下部硅层414例如为多晶硅层。

上部硅层410包含选自源自硼(B)、碳(C)、锗(Ge)、氟(F)、氩(Ar)、氙(Xe)及BF₂的分子等中的至少1种杂质。这些杂质是用来将多晶硅层变为非晶硅层的离子注入中使用的离子物种。

上部硅层410内选择的杂质浓度高于中部硅层412及下部硅层414内选择的杂质浓度。但是，也存在上部硅层410的杂质浓度与中部硅层412及下部硅层414的杂质浓度实质上相同的情况。此外，在上部硅层410包含硼的情况下，上部硅层410也存在除了包含硼以外，还包含氟的情况。此外，氩及氙能够从半导体层41内脱离。

在半导体层41的内壁，设置有芯绝缘层42A、42B。具体来说，芯绝缘层42A设置在下部硅层414内壁的底面上及侧面上、及中部硅层412内壁的侧面上。芯绝缘层42A不具有气隙地填充于由下部硅层414内壁的底面及侧面夹持的区域。

例如，芯绝缘层42A从半导体层41内壁的底面(或存储柱MP的底面)设置到比块状绝缘层40A或电荷储存层40B沿着XY面弯曲而成的部分高(或靠上)的位置。芯绝缘层42A的上表面也可设置到比与选择栅极线SGS或最下层的字线WL对应的导电层31高(或靠上)的位置。

芯绝缘层42B设置在芯绝缘层42A上的中部硅层412的侧面上及上部硅层410的侧面上。芯绝缘层42B沿着中部硅层412及上部硅层410的侧面在Z方向上延伸。

例如，芯绝缘层42B有时在其内部具有气隙44。气隙44是被芯绝缘层42B包围的空气层、空间或空腔。气隙44的底位于比块状绝缘层40A或电荷储存层40B沿着XY面弯曲而成的部分靠上处。

下部硅层414与芯绝缘层42A的交界面具有曲面。换句话说，下部硅层414与芯绝缘层42A的交界面具有U字型(或C字型)形状。

在第2实施方式中，在存储柱MP的上部侧的半导体层41(上部硅层410)为非晶状态的情况下，非晶状态的上部硅层410的平坦性得以改善。其结果，在对芯绝缘层进行刻蚀时，能够抑制积层体30A/NAND字符串NS中产生的不良。

2.2半导体存储装置的制造方法

接下来，对第2实施方式的半导体存储装置的制造方法进行说明。图17～图24是第2实施方式的半导体存储装置的各制造步骤中的结构的剖视图。图17是沿着图3中的A1-A2线所得的剖视图。图18～图24是沿着A1-A2线应形成存储柱MP的区域的剖视图。

与第1实施方式同样地，如图7所示，首先，在衬底100上，交替地积层绝缘层32及牺牲层34。接下来，如图8所示，在应形成存储柱MP的积层体30A的区域，在Z方向上形成存储孔MH。接下来，如图9所示，在存储孔MH内的积层体30A的侧面(存储孔MH的内壁)依次形成存储层40及半导体层41。

接下来，如图17及图18所示，对积层体30A的上部侧的半导体层41实施用于非晶化的处理(以下，称为非晶化处理)，使上部硅层410非晶化。

具体来说，对半导体层41的上部硅层(存储孔的开口侧的部分)执行离子注入(离子照射)或等离子体处理作为非晶化处理。在通过离子注入使半导体层41非晶化时，例如选择选自硼、碳、锗、氩、氙、氟及BF₂等中的至少1种作为用于非晶化的离子注入的离子物种。

被注入(添加)离子的半导体层41A的部分因离子碰撞引起的晶粒破坏或硅元素与形成离子物种的元素的化学反应等而非晶化。

由此，如图17及图18所示，作为非晶化处理而注入离子或曝露于等离子体的半导体层41A的部分410A从多晶状态变为非晶状态。另一方面，未注入离子或未曝露于等离子体的半导体层41A的部分412A维持多晶状态。此外，非晶状态的部分(非晶硅层)410A及多晶状态的部分(多晶硅层)412A为连续的层。

此外，在通过等离子体处理形成半导体层41A的部分(非晶硅层)410A的情况下，例如在等离子体处理之后，对部分410A执行使用上述离子物种的离子注入(例如，硼或碳的离子注入)。

接下来，在对半导体层41A的上部侧的部分410A进行非晶处理之后，如图19所示，执行对半导体层41A的细化。半导体层41A细化是通过RIE、气体刻蚀等CDE(Chemical DryEtching，化学干式刻蚀)或湿式刻蚀来执行。由此，半导体层41的膜厚变薄。

具体来说，半导体层41的上部硅层410具有相对平坦的表面。因此，上部硅层410相对均匀地被刻蚀。

接下来，在对半导体层41进行细化之后，如图20所示，在存储孔MH内的半导体层41的底面上及侧面上，形成芯绝缘层42A。

具体来说，与第1实施方式同样地，在包含图19所示结构的衬底100的晶圆上，例如涂布溶解有多晶硅氮烷的溶液，然后，对晶圆进行所需的热处理。由此，如图20所示，在存储孔MH内的下部硅层414的底面上及侧面上，形成作为SOG层的芯绝缘层42A。包含多晶硅氮烷的溶液润湿性良好，均匀地流入到下部硅层414的底面上及侧面上。由此，芯绝缘层42A不具有气隙地填充于存储孔MH的底部。

接下来，如图21所示，在存储孔MH内的芯绝缘层42A上及芯绝缘层42A上的半导体层41侧面，形成芯绝缘层42B。形成芯绝缘层42B的步骤与第1实施方式相同。

接下来，如图22～图24所示，在存储孔MH内的芯绝缘层42B上及芯绝缘层42B上的半导体层41的侧面上，形成覆盖层43。

具体来说，如图22所示，例如通过回蚀，将存储孔HM上及绝缘层33上方的芯绝缘层42B去除。由此，芯绝缘层42B的上端的位置后退到比积层体30A的上部(绝缘层33的上表面)更靠衬底100侧。

如上所述，半导体层41的上部侧的上部硅层410为非晶硅层。上部硅层410的上表面(露出面)相对均质(平坦)。相对较厚的上部硅层410覆盖积层体30A的上部。

因此，在对芯绝缘层(氧化硅)42B进行刻蚀时，即使曝露于氧化硅的刻蚀条件下，也因上部硅层410覆盖积层体30A的上部而能够抑制因上部硅层410的不均匀性(例如，硅层的局部较薄部分造成的不良及/或结晶性差异造成的刻蚀速率的差异)引起的积层体30A及存储层40的不良(例如图案崩塌、层的意外刻蚀)的产生。

接下来，如图23所示，在积层体30A上方及芯绝缘层42B上形成导电层43A。导电层43A例如为非晶硅层。

接着，如图24所示，例如通过RIE法，从积层体30A的上表面将导电层43A、上部硅层410及存储层40去除。由此，在积层体30A的存储孔MH内形成存储柱MP。

然后，在积层体30A的端部及字符串单元的交界部分形成狭缝(未图示)。接着，通过经由狭缝的刻蚀将牺牲层34去除。在牺牲层34被去除的绝缘层32间的空间，形成导电层31。由此，形成字线WL及选择栅极线SGD、SGS。

其结果，如图16所示，在存储柱MP的周围形成作为字线WL的导电层31，由此，形成存储单元晶体管MT。在存储柱MP的周围形成作为选择栅极线SGD的导电层31，从而形成选择晶体管ST1。在存储柱MP的周围形成作为选择栅极线SGS的导电层31，从而形成选择晶体管ST2。

在形成导电层31之后，在狭缝内填充绝缘层(未图示)。另外，以与存储柱MP及导电层31连接的方式形成多个接触插塞及通孔插塞。进而，形成连接至接触插塞或通孔插塞的布线(例如位线BL)。

此外，存储柱MP的上部硅层(非晶硅层)410存在因NAND型闪速存储器的制造步骤中施加至硅层的热而结晶化(例如微晶化)的情况。但是，从上部硅层410向微晶硅层的变化是在对芯绝缘层42B刻蚀之后产生。因此，在对芯绝缘层42B刻蚀时，半导体层41的平坦性得以维持。

通过以上制造方法，第2实施方式的半导体存储装置10的制造结束。

2.3第2实施方式的效果

根据第2实施方式，与第1实施方式同样地，可以提供一种能够提高动作可靠性的半导体存储装置。

在第2实施方式中，在存储柱MP下部的半导体层41内部，设置不具有气隙44的芯绝缘层42A。由此，在形成芯绝缘层42A之后，在此后的氧化步骤中能够抑制半导体层41被氧化，从而能够减少半导体层41的薄膜化。其结果，能够减少存储柱MP内的半导体层41的电阻值上升或半导体层41断线等的产生，从而能够提高动作可靠性。

进而，在第2实施方式中，在芯绝缘层(氧化硅)42B刻蚀时，即使曝露于氧化硅的刻蚀条件下，层相对较厚之上部硅层(非晶硅层)410也覆盖积层体30A的上部。因此，能够抑制因上部硅层410的不均匀性引起的积层体30A及存储层40的不良(例如，图案崩塌、层的意外刻蚀等)的产生。此外，所谓上部硅层410的不均匀性是指例如上部硅层410中局部地存在厚度不同的部分、及/或在上部硅层410中结晶性局部地不同等。如果上部硅层410中存在不均匀性，那么上部硅层410中的刻蚀进度不同，从而存在产生积层体30A及存储层40中的图案崩塌或层意外刻蚀等不良的担忧。在第2实施方式中，能够减少这种不良的产生。

3.其它变化例等

所述实施方式是以NAND型闪速存储器作为半导体存储装置为例进行了说明，但并不限于NAND型闪速存储器，可适用于具有存储柱MP的其它半导体存储器整体，还可适用于除半导体存储器以外的各种存储装置。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并无意图限定发明范围。这些实施方式能够以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中记载的发明及其均等的范围内。

[符号的说明]

10 半导体存储装置

11 存储单元阵列

12 行解码器

13 驱动器

14 感测放大器

15 地址寄存器

16 指令寄存器

17 定序器

20 控制器

30 积层体

31 导电层

32、33 绝缘层

34 牺牲层

35 导电层

40 存储层

40A 块状绝缘层

40B 电荷储存层

40C 隧道绝缘层

41 半导体层

42A、42B 芯绝缘层

43 覆盖层

44 气隙

100 半导体衬底

101、102 半导体层

410 上部硅层

412 中部硅层

414 下部硅层

MH 存储孔

MP 存储柱

Claims (9)

1.一种半导体存储装置，具备：

基础层；

多个导电层，在所述基础层的上方在第1方向上积层；

绝缘层，在所述多个导电层内在所述第1方向上延伸；

半导体层，配置在所述绝缘层与所述多个导电层之间；及

电荷储存层，配置在所述半导体层与所述多个导电层之间；

所述绝缘层具备：

第1绝缘层，配置在所述基础层侧，且包含多晶硅氮烷；及

第2绝缘层，配置在所述第1绝缘层的与所述基础层相反一侧。

2.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层设置到所述多个导电层中比最下层导电层更靠上的位置。

3.根据权利要求1所述的半导体存储装置，其中所述电荷储存层的下端在所述第1方向上位于所述多个导电层中的最下层的导电层与所述基础层之间的位置。

4.根据权利要求3所述的半导体存储装置，其中所述第1绝缘层的上表面位于比所述电荷储存层的下端更靠上。

5.根据权利要求1所述的半导体存储装置，其中所述第2绝缘层具有气隙。

6.根据权利要求5所述的半导体存储装置，其中所述第2绝缘层的所述气隙的下端在所述第1方向上位于比所述电荷储存层的下端更靠上。

7.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层包含氮(N)。

8.根据权利要求1至7中任一项所述的半导体存储装置，其中所述多个导电层与所述半导体层的交叉部作为存储单元晶体管发挥功能。

9.根据权利要求8所述的半导体存储装置，其中所述导电层作为所述存储单元晶体管的栅极及连接至所述栅极的字线发挥功能。

Images