TWI705560B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI705560B
TWI705560B TW108125022A TW108125022A TWI705560B TW I705560 B TWI705560 B TW I705560B TW 108125022 A TW108125022 A TW 108125022A TW 108125022 A TW108125022 A TW 108125022A TW I705560 B TWI705560 B TW I705560B
Authority
TW
Taiwan
Prior art keywords
columnar body
film
channel
layer
core
Prior art date
Application number
TW108125022A
Other languages
English (en)
Other versions
TW202036869A (zh
Inventor
中嶋康人
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Application granted granted Critical
Publication of TWI705560B publication Critical patent/TWI705560B/zh
Publication of TW202036869A publication Critical patent/TW202036869A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之實施形態提供一種能夠降低耗電之半導體記憶裝置。 本發明之實施形態之半導體記憶裝置具有積層體、第1柱狀體、及第2柱狀體。積層體沿第1方向交替積層複數個導電層與複數個絕緣層。第1柱狀體設置於上述積層體內。第2柱狀體設置於上述積層體內，且於上述第1方向與上述第1柱狀體並排。上述第2柱狀體包含通道膜。上述第1柱狀體包含通道膜、核心、及導電層。核心於上述第2方向上設置於較上述第1柱狀體之通道膜更靠上述第1柱狀體之中心側。上述導電層於上述第1方向上在第2柱狀體之通道膜與上述核心之間以與上述第2柱狀體之通道膜相接的方式配置。上述導電層包含金屬層及矽化物層中之至少一者。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知有將記憶胞三維積層而成之NAND(Not And，與非)型快閃記憶體。
本發明提供一種能夠降低耗電之半導體記憶裝置。
實施形態之半導體記憶裝置具有積層體、第1柱狀體、及第2柱狀體。積層體沿第1方向交替積層複數個導電層與複數個絕緣層。第1柱狀體設置於上述積層體內。第2柱狀體設置於上述積層體內，且於上述第1方向與上述第1柱狀體並排。上述第2柱狀體包含通道膜。上述第1柱狀體包含通道膜、核心、及導電層。核心於上述第2方向上設置於較上述第1柱狀體之通道膜更靠上述第1柱狀體之中心側。上述導電層於上述第1方向上在第2柱狀體之通道膜與上述核心之間以與上述第2柱狀體之通道膜相接的方式配置。上述導電層包含金屬層及矽化物層中之至少一者。
以下，參照圖式對實施形態之半導體記憶裝置進行說明。於以下說明中，對具有相同或相似功能之構成標註相同參照符號。對於具有相同或相似功能之構成，有時不重複進行說明。構成參照符號之文字之後之數字用於對藉由包含相同文字之參照符號來參照，且具有相同構成之要素彼此進行區分。於無須對由包含相同文字之參照符號所表示之要素彼此進行區分之情形時，該等要素藉由僅包含相同文字之參照符號來參照。
於以下說明中，+X方向、-X方向、+Y方向、及-Y方向係與實施形態之半導體記憶裝置之半導體基板之表面平行的方向。+X方向係自實施形態之半導體記憶裝置之1個串單元朝向另一串單元之方向。-X方向係+X方向之相反方向。於不對+X方向與-X方向進行區分之情形時，將該等方向簡稱為「X方向」。+Y方向及-Y方向係與X方向交叉之方向。-Y方向係+Y方向之相反方向。於不對+Y方向與-Y方向進行區分之情形時，將該等方向簡稱為「Y方向」。+Z方向及-Z方向係與X方向及Y方向交叉之方向。+Z方向係自實施形態之半導體記憶裝置之半導體基板朝向積層體之方向(參照圖4)。-Z方向係+Z方向之相反方向。於不對+Z方向與-Z方向進行區分之情形時，將該等方向簡稱為「Z方向」。有時將「+Z方向」稱為「上」，將「-Z方向」稱為「下」。「上」及「下」之表現係為了方便起見，並非規定重力之方向。於本實施形態中，+Z方向係「第1方向」之一例。
於本說明書中之「連接」中，除了包括物理連接以外，還包括電性連接。本說明書中之「沿A方向延伸」例如係指A方向之尺寸大於X方向、Y方向、及Z方向上之尺寸中之最小尺寸。「A方向」為任意之方向。
(第1實施形態)  對第1實施形態之半導體記憶裝置之整體構成進行說明。本實施形態之半導體記憶裝置係非揮發性之半導體記憶裝置，例如為NAND型快閃記憶體。
圖1係表示本實施形態之半導體記憶裝置1之系統構成之方塊圖。半導體記憶裝置1具備記憶胞陣列10、列解碼器11、感測放大器12、及定序器13。
記憶胞陣列10包含複數個區塊BLK0～BLKn。n為1以上之整數。各區塊BLK係複數個非揮發性之記憶胞電晶體之集合體。於記憶胞陣列10設置有複數個位元線及複數個字元線。各記憶胞電晶體與1條位元線及1條字元線建立關聯。
列解碼器11基於自外部之記憶體控制器2接收之地址資訊ADD而選擇1個區塊BLK。列解碼器11藉由對複數個字元線分別施加所期望之電壓，而控制對記憶胞陣列10之資料之寫入動作及讀出動作。
感測放大器12根據自記憶體控制器2接收之資料DAT而對複數個位元線分別施加所期望之電壓。感測放大器12基於位元線之電壓而判定記憶於記憶胞電晶體之資料，將判定出之資料DAT發送至記憶體控制器2。
定序器13基於自記憶體控制器2接收之命令CMD而對半導體記憶裝置1之整體動作進行控制。
以上所說明之半導體記憶裝置1與記憶體控制器2之組合構成1個半導體裝置。作為半導體裝置，例如可列舉SD(註冊商標)卡(secure digital card，安全數位卡)之類之記憶卡、或SSD(Solid State Drive，固態驅動器)等。
接下來，對記憶胞陣列10之電氣構成進行說明。圖2係表示記憶胞陣列10之等效電路之圖，表示1個區塊BLK。區塊BLK包含複數個串單元SU。於圖2中，區塊BLK包含4個串單元SU0～SU3。
串單元SU係複數個NAND串NS之集合體。各NAND串NS之一端連接於複數個位元線BL0～BLm之任一者。m為1以上之整數。各NAND串NS之另一端連接於源極線SL。NAND串NS包含複數個記憶胞電晶體MT、第1選擇電晶體ST1、及第2選擇電晶體ST2。於圖2中，NAND串NS包含15個記憶胞電晶體MT0～MT14。
複數個記憶胞電晶體MT相互串聯連接。各記憶胞電晶體MT包含控制閘極及電荷儲存膜，非揮發地記憶資料。記憶胞電晶體MT根據施加於控制閘極之電壓而將電荷儲存至電荷儲存膜中。記憶胞電晶體MT之控制閘極連接於複數個字元線WL之任一者。圖2中示出15條字元線WL0～WL14。記憶胞電晶體MT經由對應之字元線WL連接於列解碼器11。
第1選擇電晶體ST1連接於複數個記憶胞電晶體MT與對應之位元線BL之間。第1選擇電晶體ST1之汲極連接於位元線BL。第1選擇電晶體ST1之源極連接於複數個記憶胞電晶體MT。第1選擇電晶體ST1之控制閘極連接於對應之選擇閘極線SGD。於圖2中，與第1選擇電晶體ST1之控制閘極對應之選擇閘極線SGD為選擇閘極線SGD0～SGD3之任一者。第1選擇電晶體ST1經由選擇閘極線SGD連接於列解碼器11。第1選擇電晶體ST1於對選擇閘極線SGD施加有特定之電壓時，將NAND串NS與位元線BL連接。
第2選擇電晶體ST2連接於複數個記憶胞電晶體MT與源極線SL之間。第2選擇電晶體ST2之汲極連接於複數個記憶胞電晶體MT。第2選擇電晶體ST2之源極連接於源極線SL。第2選擇電晶體ST2之控制閘極連接於選擇閘極線SGS。第2選擇電晶體ST2經由選擇閘極線SGS連接於列解碼器11。第2選擇電晶體ST2於對選擇閘極線SGS施加有特定之電壓時，將NAND串NS與源極線SL連接。
接下來，對記憶胞陣列10之物理構成進行說明。圖3係記憶胞陣列10之一部分之俯視圖。例如，複數個串單元SU沿X方向排列。圖3中示出2個串單元SU0、SU1。各串單元SU沿Y方向延伸。於X方向上，複數個串單元SU藉由填充有絕緣材之狹縫SLT而相互分斷。各串單元SU包含沿Z方向延伸之複數個柱狀體40。各柱狀體40經由接觸插塞BLC而與1條位元線BL連接。位元線BL沿X方向延伸。
圖4係記憶胞陣列10之一部分之剖視圖。記憶胞陣列10包含半導體基板20、積層體30、複數個柱狀體40、複數個接觸插塞BLC、及複數條位元線BL。圖4中示出1個接觸插塞BLC及1條位元線BL。
半導體基板20沿X方向及Y方向延伸。於半導體基板20之上設置有絕緣層22。於絕緣層22之內部設置有包含CMOS(Complementary MOS(Complementary Metal Oxide Semiconductor)，互補金屬氧化物半導體)等之驅動電路。於絕緣層22之上設置有導電層23。導電層23形成為與X方向及Y方向大致平行之板狀，作為源極線SL而發揮功能。
積層體30設置於導電層23之上。積層體30包含1個導電層31、複數個導電層32、複數個導電層33、及複數個絕緣層34。圖4中示出2個導電層33。導電層31、32、33與絕緣層34沿Z方向積層。
導電層31、32、33例如由鎢形成。導電層31為積層體30中之最下層之導電層。導電層31作為選擇閘極線SGS而發揮功能。導電層33為積層體30中之最上層之導電層及其下一層之導電層。導電層33作為選擇閘極線SGD而發揮功能。複數個導電層32位於導電層31之上方且導電層33之下方。複數個導電層32作為字元線WL0～WL14而發揮功能。導電層31、32、33各自沿著X方向及Y方向形成為板狀。亦可於導電層31、32、33各者與絕緣層34之界面、及導電層31、32、33各者與柱狀體40之界面設置阻擋絕緣膜。
絕緣層34例如由氧化矽形成。絕緣層34設置於導電層31與導電層32之間、複數個導電層32彼此之間、導電層32與導電層33之間、複數個導電層33之間。絕緣層34將導電層31、32、33各者彼此絕緣。絕緣層34各自形成為沿著X方向及Y方向之板狀。
柱狀體40例如作為1個NAND串NS而發揮功能。柱狀體40沿著Z方向設置於積層體30內。柱狀體40自積層體30之Z方向之上表面30b遍至下表面30a而設置。柱狀體40包含第1柱狀體40A及第2柱狀體40B。
第1柱狀體40A設置於積層體30內。第1柱狀體40A之下端40c與導電層23相接。第1柱狀體40A與導電層33交叉之部分作為第1選擇電晶體ST1而發揮功能。第1柱狀體40A與複數個導電層32交叉之部分分別作為記憶胞電晶體MT而發揮功能。圖4中示出17個記憶胞電晶體MT0～MT14。第2柱狀體40B與導電層33交叉之部分作為第2選擇電晶體ST2而發揮功能。
第1柱狀體40A隨著自上端40d朝向下端40c前進而X方向及Y方向之寬度逐漸變細。自Z方向觀察時，第1柱狀體40A例如為圓形、橢圓形。
第1柱狀體40A至少包含通道膜44、核心45、及導電層99。核心45於X方向及Y方向上設置於較通道膜44更靠第1柱狀體40A之中心側。於本實施形態中，X方向及Y方向係與第1方向交叉之「第2方向」之一例。導電層99包含金屬層及矽化物層中之至少一者。於第1實施形態中，導電層99包含金屬層52，且於X方向及Y方向上設置於較通道膜44更靠第1柱狀體40A之中心側。金屬層52設置於第1柱狀體40A之中面向第2柱狀體40B之端部。金屬層52於Z方向上位於核心45與第2柱狀體40B之間。
第1柱狀體40A進而包含阻障膜41、電荷儲存膜42、隧道膜43、上覆層51。阻障膜41設置於在Z方向上貫通導電層31、導電層32、及較最上層之導電層32更下方之絕緣層34之孔的內壁。阻障膜41係能夠防止電荷自導電層32向電荷儲存膜42或核心45移動之現象之膜。
第1柱狀體40A包含相對於通道膜44而設置於與核心45及導電層99為相反側之電荷儲存膜42。電荷儲存膜42設置於阻障膜41之內壁。電荷儲存膜42係能夠根據施加於選擇閘極線SGD之電壓而儲存電荷之膜。隧道膜43設置於電荷儲存膜42之內壁。隧道膜43係藉由穿隧效應使來自通道膜44之胞電流流向電荷儲存膜42之膜。通道膜44設置於隧道膜43之內壁。通道膜44作為構成NAND串NS之電晶體之通道而發揮功能。
核心45於X方向及Y方向上設置於較通道膜49更靠第2柱狀體40B之中心側。核心45成為使阻障膜41、電荷儲存膜42、隧道膜43、通道膜44跨及Z方向配置之支柱。核心45、上覆層51、及金屬層52設置於在X方向及Y方向上由隧道膜43所包圍之區域內。上覆層51設置於核心45之上。上覆層51係能夠抑制來自金屬層52之金屬元素之移動或擴散之層。金屬層52設置於上覆層51之上。金屬層52形成使來自設置於上方之通道膜49之胞電流流向通道膜44之路徑。第1柱狀體40A於與Z方向交叉之截面中，自以核心45之中心為徑向中心之徑向內側起，依序包含核心45、上覆層51、及金屬層52之任一者、通道膜44、隧道膜43、電荷儲存膜42、阻障膜41。
阻障膜41例如係由氧化矽、氧化鋁、及氧化鋯等絕緣體形成。電荷儲存膜42例如係由氮化矽等絕緣體形成。隧道膜43例如係由氧化矽等絕緣體形成。通道膜44例如係由一部分中摻雜有雜質之多晶矽等半導體形成。通道膜44中所包含之雜質例如為選自由碳、磷、硼、鍺所組成之群中之任一種。核心45例如係由氧化矽等絕緣體形成。上覆層51例如係由非晶矽等半導體形成。金屬層52例如係由鎢等金屬形成。
於沿著Z方向觀察之情形時，核心45之全部由上覆層51所覆蓋，上覆層51之全部由金屬層52所覆蓋。上覆層51於包括X方向及Y方向且與Z方向交叉之任意方向上與通道膜44相接。金屬層52於與Z方向交叉之任意方向上與通道膜44相接。金屬層52之Z方向之厚度較上覆層51之Z方向之厚度薄。
第2柱狀體40B設置於積層體30內，且於Z方向上與第1柱狀體40A並排。於本實施形態中，第2柱狀體40B位於第1柱狀體40A之上方。第2柱狀體40B之下端40e與第1柱狀體40A相接。第2柱狀體40B之上端40f經由接觸插塞BLC連接於位元線BL。第2柱狀體40B可將接觸插塞BLC與第1柱狀體40A電性連接。第2柱狀體40B例如隨著自上端40f朝向下端40e前進而X方向及Y方向之寬度逐漸變細。自Z方向觀察時，第2柱狀體40B例如為圓形、橢圓形。
第2柱狀體40B至少包含通道膜49、及於X方向及Y方向上設置於較通道膜49更靠第2柱狀體40B之中心側之核心50。金屬層52與通道膜44相接，並且與通道膜49相接。
第2柱狀體40B包含阻障膜46、電荷儲存膜47、隧道膜48、通道膜49及核心50。阻障膜46設置於在Z方向上貫通導電層33及較最上層之導電層32更上方之絕緣層34之孔之內壁。電荷儲存膜47設置於阻障膜46之內壁。隧道膜48設置於電荷儲存膜47之內壁。通道膜49設置於隧道膜48之內壁。核心50設置於在X方向及Y方向上由隧道膜48所包圍之區域內。即，第2柱狀體40B自內側起依序包含核心50、通道膜49、隧道膜48、電荷儲存膜47、阻障膜46。
阻障膜46係能夠防止電荷自導電層33向電荷儲存膜42或核心45移動之現象之膜。電荷儲存膜47係能夠根據施加於選擇閘極線SGD之電壓而儲存電荷之膜。隧道膜48係藉由穿隧效應使來自通道膜44之胞電流流向電荷儲存膜47之膜。通道膜49與通道膜44一同作為構成NAND串NS之電晶體之通道而發揮功能。
核心50成為使阻障膜46、電荷儲存膜47、隧道膜48、通道膜49跨及Z方向配置之支柱。
阻障膜46例如係由氧化矽、氧化鋁、及氧化鋯之任一種形成。電荷儲存膜47例如為氮化矽。隧道膜48例如係由氧化矽形成。通道膜49例如係由一部分中摻雜有雜質之多晶矽形成。為了調整選擇閘極線SGD之閾值電流，而向在Z方向上靠近金屬層52之區域之通道膜49中適當注入硼等雜質。核心50例如係由氧化矽形成。
圖5係將第1柱狀體40A與第2柱狀體40B之交界部分放大之剖視圖。通道膜49設置於到達較上端40f靠下方並進入至金屬層52之孔之內壁。即，通道膜49與金屬層52相接。
金屬層52具有面向第2柱狀體40B之端面52d(第1面)。端面52d具有朝向核心45凹陷之凹部95。通道膜49之下端部位於凹部95內。藉此，通道膜49與金屬層52之接觸面接增加，因此，與通道膜49之下端部不位於凹部95內之情況相比，通道膜49與通道膜44之間之接觸電阻下降。
於第2柱狀體40B之下端部，電荷儲存膜47折入至隧道膜48之下方。又，於第2柱狀體40B之下端部，阻障膜46折入至電荷儲存膜47之下方。
自Z方向觀察時，於通道膜49中與金屬層52相接之下端部49x之寬度小於在金屬層52中包含與通道膜49相接之部分之上側之端面52d的寬度。包含端面52d之第1柱狀體40A之截面中，自內側起依序配置有金屬層52、通道膜44、隧道膜43、電荷儲存膜42、阻障膜41。
第1柱狀體40A具有與第2柱狀體40B相接之第1連接端91。第2柱狀體40B具有與第1柱狀體40A相接之第2連接端92。通道膜49具有作為X方向與Y方向之一端之第1通道端93a、及作為X方向與Y方向之另一端之第2通道端93b。第1連接端91中之金屬層52之X方向及Y方向之長度較第2連接端92中之第1通道端93a與第2通道端93b之間之X方向及Y方向的長度長。
於沿著Z方向觀察之情形時，電荷儲存膜47及隧道膜48與金屬層52重疊，且由金屬層52所包圍。
接觸插塞BLC係由導電材料形成之柱狀或倒圓錐台形狀等連接部件。
接下來，對記憶胞陣列10之製造方法之一例進行說明。記憶胞陣列10之製造方法例如具有前步驟、及第1積層步驟、第1孔形成步驟、第2積層步驟、開口形成步驟、通道膜形成步驟、細化步驟、核心形成步驟、置換步驟、狹縫加工步驟、上覆層形成步驟、金屬層形成步驟。圖6至圖13係表示記憶胞陣列10之各製造步驟之剖視圖。
於前步驟中，於半導體基板20之上形成絕緣層22及導電層23。於絕緣層22形成包含CMOS等之驅動電路。
圖6係表示第1積層步驟之剖視圖。於第1積層步驟中，於導電層23之上將絕緣層34與置換材150交替積層。將複數個絕緣層34與複數個置換材150交替積層而形成積層體39。置換材150例如為氮化矽等氮化膜。於最上層之絕緣層34之上形成絕緣層334。絕緣層334例如為正矽酸乙酯(TEOS)。
圖7係表示第1孔形成步驟之剖視圖。於第1孔形成步驟中，於積層體39加工出孔H1。孔H1係自積層體39之上表面到達下表面。孔H1係藉由光刻法及各向異性蝕刻加工而成。作為各向異性蝕刻，例如可使用反應性離子蝕刻(Reactive ion etching：RIE)。
圖8係表示第2積層步驟及通道膜形成步驟之放大剖視圖。於第2積層步驟中，於孔H1之內壁及絕緣層334之上表面依序積層阻障膜41、電荷儲存膜42、隧道膜43、及未圖示之覆蓋絕緣膜。阻障膜41、電荷儲存膜42、隧道膜43、及覆蓋絕緣膜分別具有底部，且形成為筒狀。
於開口形成步驟中，於阻障膜41、電荷儲存膜42、隧道膜43、及覆蓋絕緣膜之底部形成開口部。開口部例如係藉由RIE而形成。於形成開口部之後，將覆蓋絕緣膜去除。覆蓋絕緣膜例如係藉由蝕刻而去除。於開口部中，導電層23之上表面露出。
於通道膜形成步驟中，於隧道膜43之內壁及上表面形成通道膜68。由於在隧道膜43之底部形成有開口部，故而通道膜68自積層體39之上表面連接至導電層23之上表面。於成膜中途將雜質摻雜至通道膜68中。雜質例如以氣體之形式進行供給，摻雜至通道膜68中。
於通道膜形成步驟中，例如自隧道膜43之內表面起依序形成第1層481、第2層482、第3層483。形成第1層481及第3層483時，不向第1層481及第3層483供給雜質。第1層481及第3層483例如為非摻雜之非晶矽。形成第2層482時，向第2層482供給雜質。第2層482例如為摻雜有碳之非晶矽。
然後，對第1層481、第2層482、第3層483進行加熱。非晶矽係藉由加熱而結晶化成為多晶矽。第1層481及第3層483例如成為非摻雜之多晶矽。第2層482例如成為摻雜有碳之多晶矽。藉由加熱第2層482中所包含之雜質之一部分擴散至第1層481、第3層483。
然後，對在細化步驟中成膜之膜進行薄膜化。於細化步驟中，使通道膜68之表面氧化後，對氧化膜進行蝕刻。通道膜68之表面氧化例如使用過氧化氫進行。氧化膜之蝕刻例如使用三甲基-2羥乙基氫氧化銨(TMY)進行。於細化步驟中，例如將通道膜68之一部分去除至第2層482為止。通道膜68在藉由細化步驟較成膜後更為薄膜化，成為通道膜44。
圖9係表示核心形成步驟及置換步驟之剖視圖。於核心形成步驟中，於細化後之通道膜44中之孔H1之內壁形成核心45。核心45填充於X方向及Y方向上由通道膜44包圍之區域之內側。藉由形成核心45而形成第1柱狀體40A。
然後，藉由狹縫加工步驟形成狹縫SLT，將積層體39劃分為複數個串單元SU。圖9中示出複數個串單元SU中之1個串單元SU。於置換步驟中，藉由經由狹縫SLT進行之濕式蝕刻而將置換材150去除。然後，於經去除置換材150之空間填充導電材料，成為導電層31、32。藉由將置換材150置換為導電層31、32，積層體39成為積層體30。
圖10及圖11係表示上覆層形成步驟之剖視圖。於上覆層形成步驟中，藉由蝕刻而將核心45之上部去除。其後，填埋形成於核心45之上方之凹處而於通道膜44之上形成半導體層61。半導體層61例如為非晶矽。
然後，將通道膜44之上表面之半導體層61、通道膜44、隧道膜43、電荷儲存膜42、及阻障膜41去除而使絕緣層334露出。將殘留於較絕緣層334之上表面更下方、且核心45之上之半導體層61之上部去除。半導體層61藉由蝕刻而被去除。於核心45之上方形成自絕緣層334之上表面凹陷之上覆層51。
圖12及圖13係表示金屬層形成步驟之剖視圖。於金屬層形成步驟中，於絕緣層334之上表面及上覆層51之上表面以固定之厚度形成金屬層62。金屬層62例如為鎢。上覆層51之上方之金屬層62之上表面到達較絕緣層334之上表面更上方。其後，將金屬層62之上部去除直至絕緣層334露出為止。金屬層62例如係藉由化學機械研磨(chemical mechanical polishing：CMP)而去除。於上覆層51之上方形成由通道膜44包圍之金屬層52。
然後，與第1積層步驟同樣地，於在上方露出之絕緣層334、通道膜44、隧道膜43、電荷儲存膜42、阻障膜41、及金屬層52之上交替積層絕緣層與置換材。與第1孔形成步驟同樣地，於金屬層52之上方之絕緣層與置換材之積層體加工孔。於X方向及Y方向上，使上述孔之寬度小於金屬層52之上表面之寬度，使金屬層52於孔之整個底部露出。
然後，與第2積層步驟同樣地，於金屬層52之上方之孔之內壁形成阻障膜46、電荷儲存膜47、隧道膜48。其後，與開口形成步驟同樣地，於阻障膜46、電荷儲存膜47、隧道膜48、及覆蓋絕緣膜之底部形成開口部。開口部之底面位於較第3積層步驟結束時之金屬層52之上表面更下方。即，藉由開口部之形成，而於第3積層步驟結束時之金屬層52之上表面形成凹處。
然後，與通道膜形成步驟及細化步驟同樣地，於隧道膜48之內壁及金屬層52之凹處形成通道膜49。其後，與核心形成步驟同樣地，於通道膜49之內壁形成核心50。核心50填充至在X方向及Y方向上由通道膜49所包圍之區域之內側。藉由形成核心50而形成第2柱狀體40B。
藉由以上步驟形成積層體30及柱狀體40。但是，半導體記憶裝置1之製造方法並不限定於上述一例。
根據以上所說明之半導體記憶裝置1，可藉由具有金屬層52而降低耗電。圖14係將先前之半導體記憶裝置之記憶胞陣列之第1柱狀體40A與第2柱狀體40B之交界部分放大之剖視圖。於圖14所示之先前構成中，於X方向及Y方向上，於通道膜49之底部與通道膜44之上部之間介置有寬度較該等通道膜寬之上覆層51。因此，通道膜49與通道膜44之間之接觸電阻變高。於半導體記憶裝置1中，於通道膜49與通道膜44之間介置有金屬層52。因此，能夠降低通道膜49與通道膜44之間之接觸電阻。藉由記憶胞陣列10中之接觸電阻之降低，能夠降低半導體記憶裝置1之耗電。
根據半導體記憶裝置1，通道膜44之上端部與金屬層52相接。因此，對通道膜44施加胞電流時容易形成反轉層。藉由反轉層之形成，胞電流自通道膜49順利地流向通道膜44。
根據半導體記憶裝置1，可藉由在自Z方向觀察之情形時，下端部49x之寬度小於端面52d之寬度，而使下端部49x，即通道膜49之整個底面與端面52d接觸，從而降低耗電。可藉由下端部49x與端面52d穩定之連接，而防止發生胞電流之阻斷。
於半導體記憶裝置1中，於通道膜44、49與阻障膜41、46之間介置有隧道膜43、48及電荷儲存膜42、47。根據半導體記憶裝置1，若對通道膜49供給胞電流，則能夠藉由穿隧效應將電荷儲存至電荷儲存膜42、47中。
(第2實施形態)  圖15係表示第2實施形態之記憶胞陣列之一部分區域之剖視圖。於第2實施形態之記憶胞陣列中，導電層99包含矽化物層54。矽化物層54於X方向及Y方向上設置於較隧道膜43更靠第1柱狀體40A之中心側。矽化物層54設置於上覆層51及通道膜44之上。矽化物層54與金屬層52同樣地，形成使來自設置於上方之通道膜49之胞電流流向通道膜44之路徑。第2實施形態之記憶胞陣列之除以下所說明之構成以外之構成與第1實施形態之記憶胞陣列10的構成相同。
圖15係將第1柱狀體40A與第2柱狀體40B之交界部分放大之剖視圖。矽化物層54設置於上覆層51之上。即，於沿著Z方向觀察之情形時，第1柱狀體40A自內側起依序包含核心45、上覆層51、及矽化物層54之任一者、通道膜44、隧道膜43、電荷儲存膜42、阻障膜41。矽化物層54例如係鈦等過渡金屬經矽化物化而成。矽化物層54與金屬層52同樣地，形成使來自設置於上方之通道膜49之胞電流流向通道膜44之路徑。
自Z方向觀察時，於通道膜49中與矽化物層54相接之下端部49x之寬度小於在矽化物層54中包含與通道膜49相接之部分之端面54d的寬度。於包含端面54d之第1柱狀體40A之截面中，自內側起依序配置有矽化物層54、隧道膜43、電荷儲存膜42、阻障膜41。
第1連接端91中之矽化物層54之X方向及Y方向的長度較第2連接端92中之第1通道端93a與第2通道端93b之間之X方向及Y方向的長度長。又，第1連接端91中之矽化物層54之X方向及Y方向之長度較金屬層52長與通道膜44之長度大致相等的量。
第2實施形態之記憶胞陣列之製造方法具有矽化物層形成步驟，代替第1實施形態之記憶胞陣列10之製造方法之金屬層形成步驟。即，第2實施形態之記憶胞陣列之製造方法例如具有前步驟、及第1積層步驟、第1孔形成步驟、第2積層步驟、開口形成步驟、通道膜形成步驟、細化步驟、核心形成步驟、置換步驟、狹縫加工步驟、上覆層形成步驟、矽化物層形成步驟。以下，對矽化物層形成步驟進行說明。
圖16及圖17係表示矽化物層形成步驟之剖視圖。於矽化物層形成步驟中，於絕緣層334之上表面及上覆層51之上表面以固定之厚度形成過渡金屬層71。過渡金屬層71例如為鈦、鉬等。上覆層51之上方之過渡金屬層71之上表面到達較絕緣層334的上表面更上方。
然後，使過渡金屬層71例如發生固相反應而矽化物化。此時，已經於通道膜形成步驟中形成之通道膜44之上部亦被矽化物化。即，於圖15中圖示之矽化物層54中之Z方向上通道膜44之正上方的部分係使通道膜44於矽化物層形成步驟中矽化物化而形成之層。此外，於圖15及圖16中，Z方向上之通道膜44之正上方之矽化物層54之長度與核心45之正上方之矽化物層54的長度彼此相同，但通道膜44之正上方之矽化物層54之長度係根據進行上述過渡金屬層71之矽化物化時之條件或通道膜44的材料而改變。於矽化物層形成步驟中，亦可能存在如下情況，即，於通道膜形成步驟中形成之通道膜44之上部被矽化物化，Z方向上之通道膜44之正上方之矽化物層54的下端位於較核心45之正上方之矽化物層54之下端更上方。
繼而，如圖17所示，將矽化物化後之過渡金屬層71之上部去除直至絕緣層334露出為止。矽化物化後之過渡金屬層71例如藉由退火處理及濕式蝕刻而去除。於上覆層51之上方形成由通道膜44所包圍之矽化物層54。
根據以上所說明之第2實施形態之半導體記憶裝置，可藉由具有矽化物層54而降低耗電。於第2實施形態之半導體記憶裝置中，於通道膜49與通道膜44之間介置有矽化物層54。因此，能夠降低通道膜49與通道膜44之間之接觸電阻。藉由記憶胞陣列中之接觸電阻之降低，能夠降低第2實施形態之半導體記憶裝置1之耗電。
藉由在Z方向上，於核心50與核心45之間配置上覆層51、及金屬層52或矽化物層54，與先前構成相比能夠降低記憶胞陣列中之接觸電阻。藉由配置金屬層52，與配置矽化物層54之情況相比，能夠進一步降低接觸電阻。另一方面，矽化物層54與金屬層52相比，不易自上覆層51或核心50剝離。因此，藉由配置矽化物層54，與配置金屬層52之情況相比，能夠使胞電流穩定。但是，接觸電阻或胞電流之導通性係根據記憶胞陣列之各構成要素之材料及大小而改變。於Z方向上於核心50與核心45之間配置金屬層52及矽化物層54之哪一個可基於記憶胞陣列之各構成要素的材料及大小等進行選擇。
根據第2實施形態之半導體記憶裝置，可藉由下端部49x之寬度小於端面54d之寬度，而使下端部49x，即通道膜49之整個底面與端面54d接觸，從而降低耗電。可藉由下端部49x與端面54d穩定之連接，而防止發生胞電流之阻斷。
於第2實施形態之半導體記憶裝置中，於通道膜44、49與阻障膜41、46之間介置有隧道膜43、48及電荷儲存膜42、47。根據第2實施形態之半導體記憶裝置，若對通道膜49供給胞電流，則能夠藉由穿隧效應將電荷儲存至電荷儲存膜42、47中。
(附註)以下，對若干半導體記憶裝置進行附註。
[1].具備：  積層體，其沿第1方向交替積層複數個導電層與複數個絕緣層；  第1柱狀體，其設置於上述積層體內；及  第2柱狀體，其設置於上述積層體內，且於上述第1方向上與上述第1柱狀體並排；且  上述第2柱狀體包含通道膜，  上述第1柱狀體包含通道膜、於上述第2方向上設置於較上述第1柱狀體之通道膜更靠上述第1柱狀體之中心側之核心、及於上述第1方向上在第2柱狀體之通道膜與上述核心之間以與上述第2柱狀體之通道膜相接之方式配置之導電層，  上述導電層包含金屬層及矽化物層中之至少一者。
[2].如[1]中記載之半導體記憶裝置，其中  上述導電層包含金屬層，且於上述第2方向上設置於較上述第1柱狀體之通道膜更靠上述第1柱狀體之中心側，設置於上述第1柱狀體之中面向上述第2柱狀體之端部，於上述第1方向上位於上述核心與上述第2柱狀體之間，與上述第1柱狀體之通道膜相接。
[3].如[1]中記載之半導體記憶裝置，其中  上述導電層包含矽化物層，且設置於上述第1柱狀體之中面向上述第2柱狀體之端部，於上述第1方向上位於上述核心與上述第2柱狀體之間，與上述第1柱狀體之通道膜相接。
[4].如[1]中記載之半導體記憶裝置，其中  上述第1柱狀體具有與上述第2柱狀體相接之第1連接端，且  上述第2柱狀體具有與上述第1柱狀體相接之第2連接端，  上述第2柱狀體之通道膜具有上述第2方向之一端即第1通道端、及上述第2方向之另一端即第2通道端，  上述第1連接端處之上述導電層之上述第2方向的長度，長於上述第2連接端處之上述第1通道端與上述第2通道端之間之上述第2方向的長度。
[5].如[1]中記載之半導體記憶裝置，其中  上述第1柱狀體包含相對於上述第1柱狀體之通道膜而設置於與上述核心為相反側之電荷儲存膜。
[6].如[1]中記載之半導體記憶裝置，其中  於上述第1柱狀體之核心與上述導電層之間包括包含半導體之上覆層。
[7].如[6]中記載之半導體記憶裝置，其中  上述上覆層之上述第1方向之厚度大於上述導電層之上述第1方向的厚度。
[8].如[1]中記載之半導體記憶裝置，其中  上述導電層具有面向上述第2柱狀體之第1面，上述第1面具有朝向上述核心凹陷之凹部，且  上述第2柱狀體之通道膜包含位於上述凹部內之部分。
[9].如[1]中記載之半導體記憶裝置，其中  上述第2柱狀體包含於上述第2方向上設置於較上述第2柱狀體之通道膜更靠上述第2柱狀體之中心側之核心、及於上述第2方向上相對於上述第2柱狀體之通道而設置於與上述第2柱狀體之核心為相反側之絕緣膜，  上述導電層之一部分於上述第1方向上與上述絕緣膜相接。
[10].如[1]中記載之半導體記憶裝置，其中  上述第1柱狀體包含相對於上述第1柱狀體之通道膜而設置於與上述第1柱狀體之核心為相反側之電荷儲存膜。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並不意圖限定發明之範圍。該等實施形態能以其他多種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中記載之發明及其均等之範圍內。
例如，導電層32與柱狀體40之交叉部分亦可用作不用於儲存電荷之虛設電晶體，代替用作記憶胞電晶體MT。 [相關申請案]
本申請案享有以日本專利申請案2019-049665號(申請日：2019年3月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:列解碼器 12:感測放大器 13:定序器 20:半導體基板 22:絕緣層 23:導電層 30:積層體 30a:下表面 30b:上表面 31:導電層 32:導電層 33:導電層 34:絕緣層 39:積層體 40:柱狀體 40A:第1柱狀體 40B:第2柱狀體 40c:下端 40d:上端 40e:下端 40f:上端 41:阻障膜 42:電荷儲存膜 43:隧道膜 44:通道膜 45:核心 46:阻障膜 47:電荷儲存膜 48:隧道膜 49:通道膜 49x:下端部 50:核心 51:上覆層 52:金屬層 52d:端面 54:矽化物層 54d:端面 61:半導體層 62:金屬層 68:通道膜 71:過渡金屬層 91:第1連接端 92:第2連接端 93a:第1通道端 93b:第2通道端 95:凹部 99:導電層 150:置換材 334:絕緣層 481:第1層 482:第2層 483:第3層 BL:位元線 BL0～BLm:位元線 BLC:接觸插塞 BLK:區塊 H1:孔 MT0～MT14:記憶胞電晶體 NS:NAND串 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT:狹縫 ST1:第1選擇電晶體 ST2:第2選擇電晶體 SU0～SU3:串單元 WL0～WL14:字元線
圖1係表示第1實施形態之半導體記憶裝置之系統構成之方塊圖。 圖2係表示第1實施形態之記憶胞陣列之等效電路之圖。 圖3係表示第1實施形態之記憶胞陣列之一部分之俯視圖。 圖4係表示第1實施形態之記憶胞陣列之一部分之剖視圖。 圖5係將第1實施形態之記憶胞陣列之第1柱狀體與第2柱狀體之交界部分放大的剖視圖。 圖6係表示第1實施形態之記憶胞陣列之製造步驟之一例的剖視圖。 圖7係表示第1實施形態之記憶胞陣列之製造步驟之一例的剖視圖。 圖8係表示第1實施形態之記憶胞陣列之製造步驟之一例的剖視圖。 圖9係表示第1實施形態之記憶胞陣列之製造步驟之一例的剖視圖。 圖10係將第1實施形態之記憶胞陣列之製造步驟之一例中之第1柱狀體之上端部放大而表示的剖視圖。 圖11係將第1實施形態之記憶胞陣列之製造步驟之一例中之第1柱狀體之上端部放大而表示的剖視圖。 圖12係將第1實施形態之記憶胞陣列之製造步驟之一例中之第1柱狀體之上端部放大而表示的剖視圖。 圖13係將第1實施形態之記憶胞陣列之製造步驟之一例中之第1柱狀體之上端部放大而表示的剖視圖。 圖14係將先前之記憶胞陣列之第1柱狀體與第2柱狀體之交界部分放大的剖視圖。 圖15係將第2實施形態之記憶胞陣列之第1柱狀體與第2柱狀體之交界部分放大的剖視圖。 圖16係將第2實施形態之記憶胞陣列之製造步驟之一例中之第1柱狀體之上端部放大而表示的剖視圖。 圖17係將第2實施形態之記憶胞陣列之製造步驟之一例中之第1柱狀體之上端部放大而表示的剖視圖。
32:導電層
33:導電層
34:絕緣層
40A:第1柱狀體
40B:第2柱狀體
40d:上端
40e:下端
41:阻障膜
42:電荷儲存膜
43:隧道膜
44:通道膜
45:核心
46:阻障膜
47:電荷儲存膜
48:隧道膜
49:通道膜
49x:下端部
50:核心
51:上覆層
52:金屬層
52d:端面
91:第1連接端
92:第2連接端
93a:第1通道端
93b:第2通道端
95:凹部
99:導電層
334:絕緣層
SGD:選擇閘極線
WL14:字元線

Claims (5)

  1. 一種半導體記憶裝置，其具備：積層體，其沿第1方向交替積層複數個導電層與複數個絕緣層；第1柱狀體，其設置於上述積層體內；及第2柱狀體，其設置於上述積層體內，且於上述第1方向與上述第1柱狀體並排；且上述第2柱狀體包含通道膜，上述第1柱狀體包含通道膜、於上述第2方向上設置於較上述第1柱狀體之通道膜更靠上述第1柱狀體之中心側之核心、及於上述第1方向上在第2柱狀體之通道膜與上述核心之間以與上述第2柱狀體之通道膜相接之方式配置之導電層，上述導電層包含金屬層及導電體之矽化物層中之至少一者；上述矽化物層包含金屬。
  2. 如請求項1之半導體記憶裝置，其中上述導電層包含金屬層，且於上述第2方向上設置於較上述第1柱狀體之通道膜更靠上述第1柱狀體之中心側，設置於上述第1柱狀體之中面向上述第2柱狀體之端部，於上述第1方向上位於上述核心與上述第2柱狀體之間，與上述第1柱狀體之通道膜相接。
  3. 如請求項1之半導體記憶裝置，其中上述導電層包含矽化物層，且設置於上述第1柱狀體之中面向上述第 2柱狀體之端部，於上述第1方向上位於上述核心與上述第2柱狀體之間，與上述第1柱狀體之通道膜相接。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1柱狀體具有與上述第2柱狀體相接之第1連接端，且上述第2柱狀體具有與上述第1柱狀體相接之第2連接端，上述第2柱狀體之通道膜具有上述第2方向之一端即第1通道端、及上述第2方向之另一端即第2通道端，上述第1連接端處之上述導電層之上述第2方向的長度，長於上述第2連接端處之上述第1通道端與上述第2通道端之間之上述第2方向的長度。
  5. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1柱狀體包含相對於上述第1柱狀體之通道膜而設置於與上述核心為相反側之電荷儲存膜。
TW108125022A 2019-03-18 2019-07-16 半導體記憶裝置 TWI705560B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019049665A JP2020155450A (ja) 2019-03-18 2019-03-18 半導体記憶装置
JP2019-049665 2019-03-18

Publications (2)

Publication Number Publication Date
TWI705560B true TWI705560B (zh) 2020-09-21
TW202036869A TW202036869A (zh) 2020-10-01

Family

ID=72515777

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108125022A TWI705560B (zh) 2019-03-18 2019-07-16 半導體記憶裝置

Country Status (4)

Country Link
US (1) US10886295B2 (zh)
JP (1) JP2020155450A (zh)
CN (1) CN111725233A (zh)
TW (1) TWI705560B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210156014A (ko) * 2020-06-17 2021-12-24 삼성전자주식회사 메모리 소자 및 이를 포함하는 시스템
JP2022145313A (ja) * 2021-03-19 2022-10-04 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109065A1 (en) * 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
TW201814872A (zh) * 2016-09-21 2018-04-16 東芝記憶體股份有限公司 半導體裝置及其製造方法
TW201826504A (zh) * 2016-08-18 2018-07-16 東芝記憶體股份有限公司 半導體裝置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559724A (en) * 1994-09-27 1996-09-24 Lucent Technologies Inc. Methods and systems for designing beam array generators
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
JP4468433B2 (ja) 2007-11-30 2010-05-26 株式会社東芝 不揮発性半導体記憶装置
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5288936B2 (ja) * 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
JP5395460B2 (ja) * 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8829646B2 (en) * 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
KR101761366B1 (ko) * 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
JP2012119478A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置及びその製造方法
JP5398766B2 (ja) * 2011-03-16 2014-01-29 株式会社東芝 半導体装置及びその製造方法
JP2012199381A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
JP5543950B2 (ja) * 2011-09-22 2014-07-09 株式会社東芝 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
KR101884002B1 (ko) * 2012-04-13 2018-08-01 삼성전자주식회사 콘택 구조물 형성 방법
US9893076B2 (en) * 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
KR102389928B1 (ko) * 2017-06-27 2022-04-25 삼성전자주식회사 3차원 반도체 메모리 장치
US10103169B1 (en) * 2017-08-21 2018-10-16 Sandisk Technologies Llc Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process
KR102443029B1 (ko) * 2017-09-04 2022-09-14 삼성전자주식회사 절연성 캐핑 구조물을 포함하는 반도체 소자
US10727248B2 (en) * 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
KR102585222B1 (ko) * 2018-04-04 2023-10-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102612406B1 (ko) * 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
US20190312050A1 (en) * 2018-04-10 2019-10-10 Macronix International Co., Ltd. String select line gate oxide method for 3d vertical channel nand memory
KR102640174B1 (ko) * 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자
JP2020031149A (ja) * 2018-08-23 2020-02-27 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
JP2020035974A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
KR20200076879A (ko) * 2018-12-20 2020-06-30 삼성전자주식회사 수직형 메모리 장치
US10665607B1 (en) * 2019-01-18 2020-05-26 Sandisk Technologies Llc Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
US10748894B2 (en) * 2019-01-18 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing bond pad-based power supply network for a source line and methods of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109065A1 (en) * 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
TW201826504A (zh) * 2016-08-18 2018-07-16 東芝記憶體股份有限公司 半導體裝置
TW201814872A (zh) * 2016-09-21 2018-04-16 東芝記憶體股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN111725233A (zh) 2020-09-29
JP2020155450A (ja) 2020-09-24
TW202036869A (zh) 2020-10-01
US20200303405A1 (en) 2020-09-24
US10886295B2 (en) 2021-01-05

Similar Documents

Publication Publication Date Title
TWI707458B (zh) 半導體記憶體裝置
JP2020155543A (ja) 半導体記憶装置
TW202025155A (zh) 半導體記憶體裝置及製造半導體記憶體裝置之方法
JP2011035228A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2010021390A (ja) 不揮発性半導体記憶装置
JP2010010596A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2020031149A (ja) 半導体メモリ及び半導体メモリの製造方法
TW202006933A (zh) 半導體記憶體及其製造方法
TWI699876B (zh) 半導體裝置及其製造方法
US20200303406A1 (en) Semiconductor memory device
JP2020038930A (ja) 半導体メモリ装置及び半導体メモリ装置の製造方法
TWI707462B (zh) 半導體記憶裝置及其製造方法
TWI705560B (zh) 半導體記憶裝置
TWI715102B (zh) 半導體裝置
TWI714211B (zh) 半導體記憶裝置
TW202114167A (zh) 記憶體裝置
JP2021044512A (ja) 半導体記憶装置
TWI764086B (zh) 半導體記憶裝置
JP2019153741A (ja) 半導体装置
JP2023124667A (ja) 半導体装置およびその製造方法
TW202339213A (zh) 半導體記憶裝置以及半導體記憶裝置的製造方法
CN112310093A (zh) 半导体存储装置及半导体存储装置的制造方法