KR101884002B1 - 콘택 구조물 형성 방법 - Google Patents

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Abstract

콘택 구조물 형성 방법에 있어서, 층간 절연막 패턴 및 도전 패턴이 반복 적층된 구조물 및 이를 덮는 상부 층간 절연막에 1회의 사진 공정을 포함하여, 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이용하여, 상부의 제1군 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 1차 부분 식각하여 제1 예비 콘택홀들을 형성한다. 상기 제1 예비 콘택홀 저면의 1군 도전 패턴들의 표면 상에 선택적으로 제1 버퍼 도전 패턴들을 형성한다. 상기 예비 콘택홀 형성 및 버퍼 도전 패턴 형성은 반복 수행할 수 있다. 또한, 최하부에 위치하는 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 추가 식각하여 콘택홀들을 형성하고, 상기 콘택홀들 내부에 콘택 플러그를 형성한다. 상기 방법에 의하면, 간단한 공정을 통해 다양한 높이의 콘택 플러그를 포함하는 콘택 구조물을 형성할 수 있다.

Description

콘택 구조물 형성 방법 {Method of manufacturing a contact structure}
본 발명은 콘택 구조물 형성 방법에 관한 것이다. 보다 상세하게는 반도체 메모리 소자에 사용될 수 있는 콘택 구조물 형성 방법에 관한 것이다.
최근에, 기판 상에 수평 방향으로 메모리 셀들이 적층되는 수직형 메모리 소자가 개발되고 있다. 상기 수직형 메모리 소자는 기판 상에 수직 방향으로 적층된 메모리 셀들을 서로 전기적으로 연결시키기 위하여 서로 다른 수직 높이를 갖는 콘택 플러그들이 형성되어야 한다.
본 발명의 목적은 간단한 공정을 통해 다양한 수직 높이를 갖는 콘택 구조물들을 형성하는 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 콘택 구조물 형성 방법에서, 기판 상에 층간 절연막 패턴 및 도전 패턴이 반복 적층되고, 각 층의 도전 패턴들에는 콘택 형성을 위한 패드 영역이 각각 구비되는 도전 구조물을 형성한다. 상기 도전 구조물을 덮는 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막 상에 각 층 도전 패턴들의 패드 영역과 대향하는 홀들을 포함하는 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이용하여, 상부의 제1군 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 부분적으로 1차 식각하여 제1 예비 콘택홀들을 형성한다. 상기 제1 예비 콘택홀 저면에 노출된 1군 도전 패턴들의 표면 상에 선택적으로 제1 버퍼 도전 패턴들을 형성한다. 상기 하드 마스크 패턴을 이용하여, 최하부에 위치하는 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 추가 식각하여 각 층 도전 패턴 또는 버퍼 도전 패턴 상부면을 노출하는 콘택홀들을 형성한다. 상기 콘택홀들 내부에 도전 물질을 형성하여, 콘택 플러그를 형성한다.
본 발명의 일 실시예에서, 상기 1차 식각 공정은, 식각 공정에 의해 형성되는 제1 예비 콘택홀 내부에 최상부의 도전 패턴이 남아있도록 상기 제1 예비 콘택홀의 깊이를 결정할 수 있다.
본 발명의 일 실시예에서, 1회 식각에 의해 노출되는 도전 패턴들의 수를 결정하고, 상기 도전 패턴들의 수에 따라 최 상부 도전 패턴으로부터 최 하부 도전 패턴까지 각각 제1 내지 제n 군 도전 패턴(n은 3이상의 자연수)을 결정할 수 있다.
또한, 상기 제1 버퍼 도전 패턴을 형성한 다음에, 상기 하드 마스크 패턴을 이용하여, 제2 군 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 부분적으로 2차 식각하여 제2 예비 콘택홀들을 형성한다. 상기 예비 콘택홀 저면에 노출된 2군 도전 패턴들의 표면 상에 제2 버퍼 도전 패턴들을 형성한다. 상기 제3 내지 제n-1 군 도전 패턴들에 대하여 각각 상기 예비 콘택홀들을 형성하는 공정 및 버퍼 도전 패턴들을 형성하는 공정을 반복하여 수행한다.
본 발명의 일 실시예에서, 상기 도전 패턴들은 적어도 일 측 가장자리 부위가 상, 하부의 단차를 가지면서 계단 형상을 갖도록 적층될 수 있다.
본 발명의 일 실시예에서, 상기 하드 마스크 패턴은 비정질 탄소 또는 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 하드 마스크 패턴은 1회의 사진 공정을 수행하여 형성될 수 있다.
상기 하드 마스크 패턴을 형성하기 위하여, 상기 상부 층간 절연막 상에 하드 마스크막을 형성한다. 상기 하드 마스크 상에 1회의 사진 공정을 수행하여, 상기 각 층 도전 패턴들의 패드 영역과 대향하는 홀들을 포함하는 포토레지스트 패턴을 형성한다. 또한, 상기 포토레지스트 패턴을 이용하여 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 도전 패턴, 버퍼 도전 패턴 및 콘택 플러그는 각각 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 금속 물질은 텅스텐, 구리, 알루미늄을 포함하는 군에서 선택된 적어도 하나일 수 있다.
본 발명의 일 실시예에서, 상기 버퍼 도전 패턴은 제1 예비 콘택홀 저면에 노출된 도전 패턴의 표면 반응을 이용하여 금속 물질을 증착하여 형성할 수 있다.
상기 버퍼 도전 패턴은 텅스텐을 포함할 수 있다. 상기 버퍼 도전 패턴은 WF6를 전구체로 하고 수소를 환원제로 사용하여 200 내지 350도의 온도에서 증착할 수 있다.
본 발명의 일 실시예에서, 상기 콘택 플러그는 텅스텐을 포함할 수 있다. 상기 콘택 플러그를 형성하기 위하여, 400 내지 600℃의 온도 하에서, WF6가스를 전구체로 사용하고, SiH4 또는 B2H6를 환원제로 사용하여 핵 생성막을 형성한다. 400 내지 600℃의 온도 하에서, WF6가스를 전구체로 사용하고, 수소를 환원제로 사용하여 상기 핵 생성막 상에 벌크 텅스텐을 형성한다.
본 발명의 일 실시예에서, 상기 버퍼 도전 패턴과 하부에 위치하는 도전 패턴의 두께의 합은 후속에 진행되는 식각 공정에서 상기 버퍼 도전 패턴 및 하부의 도전 패턴을 이루는 도전 물질이 식각되는 두께보다 더 두껍게 되도록 상기 버퍼 도전 패턴의 두께를 조절할 수 있다.
본 발명의 일 실시예에서, 상기 버퍼 도전 패턴은 200 내지 500Å의 두께로 형성할 수 있다.
본 발명의 실시예들에 따르면, 1회의 사진 공정을 통해 다양한 높이를 갖는 콘택 플러그들을 포함하는 콘택 구조물을 형성할 수 있다. 따라서, 콘택 구조물을 형성하는 공정이 단순해지므로, 공정 불량 발생을 감소시킬 수 있다. 또한, 상기 콘택 구조물을 형성하는데 소요되는 공정 비용도 감소될 수 있다.
도 1은 본 발명의 실시예 1에 따른 콘택 구조물을 나타내는 단면도이다.
도 2 내지 도 9는 도 1에 도시된 콘택 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 본 발명의 실시예 2에 따른 콘택 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 12는 메모리 소자에서 셀 배치를 나타내는 평면도이다.
도 13a 내지 도 13c는 도 12에 도시된 셀 영역 내에서의 셀 블록 및 연결 영역의 배치를 나타내는 평면도들이다.
도 14 내지 도 24는 본 발명의 실시예 3에 따른 수직형 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 콘택 구조물을 나타내는 단면도이다.
도 1을 참조하면, 기판 상에 층간 절연막 패턴(12a~12g) 및 도전 패턴(22a~22f)들이 반복 적층된 계단 형상의 도전 구조물이 구비된다. 상기 층간 절연막 패턴(12a~12g) 및 도전 패턴(22a~22f)이 적층되는 층 수는 한정되지 않는다.
상기 도전 패턴(22a~22f)은 적어도 일 측 가장자리 부위에 콘택이 형성되는 패드 영역이 구비된다. 그러므로, 하부에 형성되는 도전 패턴(22a~22f)은 상부에 형성되는 도전 패턴보다 측방으로 더 돌출되는 형상을 갖는다.
상기 도전 패턴(22a~22f)은 금속 물질을 포함할 수 있다. 상기 도전 구조물에 포함되는 금속 물질은 텅스텐, 알루미늄, 구리 등을 포함할 수 있다.
상기 도전 구조물을 덮는 상부 층간 절연막(16)이 구비된다.
상기 상부 층간 절연막(16)을 관통하여 각 층의 도전 패턴들(22a~22f)의 상부면을 각각 노출하는 콘택홀들(30)이 구비된다.
일부의 콘택홀(30) 내부에는 버퍼 도전 패턴(28) 및 콘택 플러그(34)가 적층된다. 또한, 일부의 콘택홀(30) 내부에는 콘택 플러그(34)만이 구비된다.
상기 버퍼 도전 패턴(28)은 표면 반응에 의해 형성된 금속 물질을 포함하고, 상기 콘택 플러그(34)는 기상 반응 및 표면 반응에 의해 형성된 금속 물질을 포함한다.
상기 버퍼 도전 패턴(28) 및 콘택 플러그(34)는 동일한 금속 물질을 포함할 수 있다. 그러나, 상기 콘택 플러그(34)는 기상 반응 및 표면 반응에 의해 형성된 것이다. 이와같이, 상기 버퍼 도전 패턴(28) 및 콘택 플러그(34)는 각각 다른 증착 공정 조건에 의해 형성된 것이므로, 서로 다른 결정성을 가질 수 있다. 상기 버퍼 도전 패턴(28) 및 콘택 플러그(34)에 포함되는 금속 물질은 텅스텐, 알루미늄, 구리 일 수 있다.
상기 콘택홀들(30) 중에서 적어도 최하층의 도전 패턴(22a)을 노출하는 콘택홀(30)의 저면에는 상기 버퍼 도전 패턴(28)이 구비되지 않는다. 즉, 상기 최하층의 도전 패턴(22a)을 노출하는 콘택홀(30)에는 콘택 플러그(34)만이 구비된다.
도 2 내지 도 9는 도 1에 도시된 콘택 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 4에 도시된 것과 같이, 기판(10) 상에 층간 절연막 패턴(12a~12g) 및 도전 패턴들(22a~22f)이 복수의 층으로 적층되어 있는 도전 구조물들을 형성한다. 이하에서는, 6층의 도전 패턴이 형성되는 것으로 설명한다. 그러나, 상기 도전 패턴들(22a~22f)이 적층되는 층수는 증가 또는 감소될 수 있다.
상기 도전 패턴들(22a~22f)은 금속 물질을 포함할 수 있다. 예를들어, 상기 도전 패턴들(22a~22f)은 텅스텐, 알루미늄, 구리 등을 포함할 수 있다. 이하에서는, 상기 열거된 금속 물질들 중에서, 식각 공정이 용이하고, 오염 및 확산 불량이 상대적으로 작아서 반도체 공정에 사용하기에 적합한 텅스텐을 상기 도전 패턴(22a~22f)으로 사용하는 것으로 설명한다.
상기 도전 구조물은 다양한 방법으로 형성할 수 있으며, 도전 구조물의 형성 방법은 한정되지 않는다. 이하에서는 도전 구조물을 형성하는 하나의 예에 대해서 설명한다.
먼저, 도 2에 도시된 것과 같이, 기판(10) 상에 층간 절연막 및 희생막을 순차적으로 반복 적층한다. 상기 층간 절연막은 실리콘 산화물로 형성할 수 있다. 상기 희생막은 상기 층간 절연막과 식각 선택비를 갖는 물질로 형성할 수 있다. 상기 희생막은 실리콘 질화물 또는 폴리실리콘과 같은 물질로 형성할 수 있다.
상기 층간 절연막 및 희생막들에 대해 사진 식각 공정을 수행하여 층간 절연막 패턴(12a~12g) 및 희생막 패턴들(14a~14f)이 적층된 계단 형상의 몰드 구조물을 형성한다. 상기 사진 공정 및 식각 공정은 수 회에 걸쳐 수행될 수 있다.
도 3에 도시된 것과 같이, 상기 몰드 구조물을 덮는 상부 층간 절연막(16)을 형성한다. 상기 상부 층간 절연막(16)의 상부면이 평탄해지도록 평탄화 공정을 수행한다. 상기 평탄화 공정은 화학 기계적 연마, 에치백 공정 등을 들 수 있다.
상기 몰드 구조물 및 상부 층간 절연막(16)의 일부 영역을 식각하여 홀(18)들을 형성한다. 이 후, 상기 홀(18)들의 내부에는 필러 형상의 지지 패턴(20)을 형성한다. 상기 지지 패턴(20)은 반도체 패턴을 포함한다. 예를들어, 상기 반도체 패턴은 채널막으로 제공될 수 있다.
도 4에 도시된 것과 같이, 상기 몰드 구조물 및 상부 층간 절연막(16)의 일부 영역을 식각하여 트렌치들을 형성한다. 상기 트렌치들은 상기 층간 절연막 패턴(12a~12g)의 가장자리 패드 영역으로 향하는 방향으로 나란하게 위치하기 때문에, 본 단면도에서는 보이지 않는다.
상기 트렌치들의 측벽에 노출되어 있는 상기 희생막 패턴들(14a~14f)을 모두 제거하여, 상기 트렌치들과 연통하는 홈들을 형성한다. 이 때, 상기 층간 절연막 패턴들(12a~12g)은 상기 지지 패턴(20)에 의해 지지된다.
상기 홈 부위를 채우도록 도전 패턴들(22a~22f)을 형성한다. 즉, 상기 희생막 패턴들(14a~14f)은 상기 도전 패턴들(22a~22f)로 대체(replacement)된다. 이로써, 각 층별로 적층되어 있는 도전 패턴들(22a~22f)이 형성된다. 또한, 상기 트렌치 내부에는 절연 패턴(도시안됨)을 형성한다.
상기에서 설명한 것과 같이, 상기 도전 패턴(22a~22f)은 텅스텐, 알루미늄, 구리 등을 포함할 수 있다.
도 5를 참조하면, 상기 상부 층간 절연막(16) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 층간 절연막과 식각 선택비를 갖는 물질로 형성한다. 또한, 후속의 선택적 금속 박막 형성 공정 시에 금속이 거의 형성되지 않는 물질로 형성한다. 따라서, 상기 하드 마스크막은 비정질 탄소막(Amorphous Carbon Layer, ACL), 실리콘 질화막(SiN) 등을 사용하여 형성할 수 있다.
상기 하드 마스크막 상에 1회의 사진 공정을 수행하여 포토레지스트 패턴(24)을 형성한다. 상기 포토레지스트 패턴(24)은 상기 각 층 도전 패턴들에 콘택홀들이 형성되어야 할 부위를 노출한다.
상기 포토레지스트 패턴(24)을 식각 마스크로 사용하여 상기 하드 마스크막을 식각하여 하드 마스크 패턴(23)을 형성한다. 상기 하드 마스크 패턴(23)은 각 층 도전 패턴들에 형성되는 모든 콘택홀들 부위가 노출되도록 형성된다. 설명한 것과 같이, 상기 하드 마스크 패턴(23)은 1회의 사진 공정만으로 형성된다.
도 6을 참조하면, 상기 하드 마스크 패턴(23)을 식각 마스크로 사용하여, 최상부로부터 1개의 층 또는 복수의 층의 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막(16) 및 층간 절연막 패턴(12g)을 부분적으로 1차 식각한다. 상기 공정을 통해, 예비 콘택홀들(26)을 형성한다. 상기 예비 콘택홀들(26)의 저면에는 상부로부터 일부 층의 도전 패턴들(22d~22f)의 상부면이 노출된다. 상기 예비 콘택홀들(26)은 모든 층에 있는 도전 패턴들(22a~22f)의 상부면이 노출되지는 않도록 형성된다.
상기 1차 식각 공정은 상기 도전 패턴들(22a~22f)은 거의 식각되지 않으면서, 상부 층간 절연막(16) 및 층간 절연막 패턴(12g)이 주로 식각되도록 한다. 즉, 상기 도전 패턴(22a~22f)과의 식각 선택비가 높은 조건으로 공정을 수행한다. 상기 도전 패턴(22a~22f)과 상부 층간 절연막(16) 간의 식각 선택비는 1 : 40 이상인 것이 바람직하며, 상기 식각 선택비는 높을수록 유리하므로 상한은 한정되지 않는다. 그러나, 상기 도전 패턴(22a~22f)과 상부 층간 절연막(16) 간의 식각 선택비가 1:40 이하인 경우에도 동일하게 본 실시예를 적용할 수 있다.
상기 1차 식각 공정을 통해 상부 층간 절연막(16) 및 층간 절연막 패턴(12g)을 식각하면, 먼저 최상부에 형성된 제6 도전 패턴(22f)의 상부면이 노출된다. 이 후, 상기 제6 도전 패턴(22f)은 거의 식각되지 않으면서 다른 부위의 상부 층간 절연막(16)이 계속 식각되고, 그 결과 제5 도전 패턴(22e)의 상부면이 노출된다. 계속하여, 상기 제6 및 제5 도전 패턴(22f, 22e)은 거의 식각되지 않으면서 다른 부위의 층간 절연막이 식각되고, 그 결과 제4 도전 패턴(22d)의 상부면이 노출된다. 도시된 것과 같이, 복수의 예비 콘택홀들(26)이 형성되지만, 상기 예비 콘택홀들(26) 저면에는 상기 제1 내지 제3 도전 패턴들(22a~22c)은 노출되지 않고, 제4 내지 제6 도전 패턴들(22d~22f)만이 노출된다.
상기 1차 식각 공정을 수행하는 공정에서, 예비 콘택홀(26)의 식각 깊이가 깊어지는 경우, 상기 예비 콘택홀(26) 저면의 제6 도전 패턴(22f)이 모두 제거되어 하부의 제5 도전 패턴(22e)까지 노출되는 불량이 발생될 수 있다. 그러므로, 상기 1차 식각 공정에서는 식각 공정 후에도 상기 예비 콘택홀(26) 내부에 최상부의 도전 패턴(22f)이 충분한 두께로 남아있을 수 있도록 식각 깊이를 결정하여야 한다. 또한, 상기 식각 깊이가 결정되면, 상기 1차 식각 공정에 의해 상부면이 노출될 수 있는 도전 패턴들(22a~22f)의 층 수가 결정될 수 있다.
본 실시예에서는, 1차 식각 공정을 통해 상부로부터 3개의 층인 제6, 5 및 4 도전 패턴들(22f, 22e, 22d)의 상부면이 노출되는 예비 콘택홀(26)을 형성하는 것으로 설명하지만, 1차 식각 공정을 통해 노출되는 도전 패턴들(22a~22f)의 층수가 한정되지는 않는다. 예를들어, 각 층별로 도전 패턴들(22a~22f)의 두께가 증가될수록 상기 1차 식각 공정을 통해 노출되는 도전 패턴(22a~22f)의 층 수가 증가될 수 있다.
이 후, 상기 포토레지스트 패턴(도 5, 24)을 에싱 및 스트립 공정을 이용하여 제거할 수 있다.
도 7을 참조하면, 상기 예비 콘택홀(26)의 저면에 노출되어 있는 제4 내지 제6 도전 패턴들(22d~22f) 상에만 금속 물질이 증착되는 선택적 금속 증착 공정을 수행하여, 상기 노출된 도전 패턴들(22d~22f) 상에 버퍼 도전 패턴(28)을 형성한다. 상기 선택적으로 금속이 증착되기 위해서는 상기 노출된 도전 패턴들(22d~22f) 상부면의 표면 반응(surface reaction)만으로 금속이 형성되어야 한다.
상기 버퍼 도전 패턴(28)은 후속에 진행되는 2차 식각 공정에서 상기 버퍼 도전 패턴(28) 아래의 도전 패턴(22d~22f)이 소모되는 것을 방지하도록 하기 위하여 제공된다. 그러므로, 상기 버퍼 도전 패턴(28)은 후속에 진행되는 2차 식각 공정의 식각 마진에 따라 그 두께가 달라질 수 있다. 상기 버퍼 도전 패턴(28)과 그 하부에 위치하는 도전 패턴(22d~22f)의 두께의 합은 후속에 진행되는 식각 공정에서 상기 버퍼 도전 패턴(28) 및 그 하부의 도전 패턴(22d~22f)의 도전 물질이 식각되는 두께보다 더 두껍게 되도록, 상기 버퍼 도전 패턴(28)의 두께를 조절한다. 일 예로, 상기 버퍼 도전 패턴(28)은 200 내지 500Å의 두께를 가질 수 있다. 상기 버퍼 도전 패턴(28)이 200Å보다 얇으면, 하부의 도전 패턴(22d~22f)이 소모되는 것을 방지하기가 어렵다. 반면에, 상기 버퍼 도전 패턴(28)이 500Å보다 두꺼우면, 최종 형성되는 콘택 구조물에 버퍼 도전 패턴(28)이 지나치게 두껍게 남아있을 수 있다.
상기 버퍼 도전 패턴(28)은 텅스텐, 구리, 알루미늄 등을 들 수 있다. 상기 물질들 중에서, 상기 도전 패턴(22d~22f) 상에서만 선택적으로 가장 용이하게 증착될 수 있는 물질은 텅스텐이다. 그러므로, 이하에서는, 상기 버퍼 도전 패턴(28)을 텅스텐으로 형성하는 것에 대해 설명한다.
먼저, 선택적으로 텅스텐을 증착하기 위해서는 도전 패턴(22d~22f) 상부면의 표면 반응만으로 증착이 되도록 한다. 즉, 기상 반응에 의한 증착은 거의 이루어지지지 않도록 할 수 있다. 이를 위하여, 상기 표면 반응에 의해서만 증착되는 온도 구간에서 증착 공정이 수행되어야 한다. 선택적으로 텅스텐을 증착하는 공정은 200 내지 350도의 온도에서 진행되어야 하며, 이는 일반적인 화학기상증착 공정 시에 비해 낮은 온도이다. 상기 증착 온도가 200도보다 낮으면, 막이 거의 증착되지 않는다. 또한, 상기 증착 온도가 350도보다 높으면, 기상 반응에 의한 증착이 이루어지므로 상기 도전 패턴 상부면에만 텅스텐이 형성되지 않고 다른 부위에도 텅스텐이 형성될 수 있다. 그러므로, 상기 200 내지 350도의 온도에서 공정이 진행된다.
핵 생성(Nucleation) 공정을 수행하지 않은 상태에서 바로 텅스텐의 증착 공정이 수행되어야 한다. 핵 생성 공정을 수행하면, 상기 도전 패턴(22d~22f) 상부면 이외의 영역에도 텅스텐이 형성되므로, 상기 도전 패턴(22d~22f) 상에만 선택적으로 텅스텐이 증착되지 않는다.
즉, 상기 예비 콘택홀(26) 저면에 노출되어 있는 상기 도전 패턴(22d~22f)을 시드로 하여 텅스텐막을 형성한다. 상기 텅스텐막을 형성하는 공정에서는 WF6를 전구체로 하고 수소를 환원제로 사용할 수 있다.
상기 설명한 공정을 수행하면, 상기 예비 콘택홀(26) 저면에 노출되어 있는 제6, 5 및 4 도전 패턴(22f, 22e, 22d)에 각각 버퍼 도전 패턴(28)이 형성된다. 또한, 하부에 도전 패턴(22a~22c)이 노출되어 있지 않는 예비 콘택홀(26)의 저면에는 버퍼 도전 패턴(28)이 형성되지 않는다.
도 7을 참조하면, 상기 하드 마스크 패턴(23)을 식각 마스크로 사용하여 상기 예비 콘택홀(26) 저면에 노출되어 있는 상부 층간 절연막(16)을 2차 식각하여 콘택홀(30)들을 형성한다. 상기 2차 식각 공정은 상기 1차 식각에 의해 노출되지 않은 도전 패턴들(22a~22c)의 상부면이 노출되도록 수행된다. 상기 2차 식각 공정은 상기 도전 패턴들(22a~22f)은 거의 식각되지 않으면서, 상부 층간 절연막(16)이 주로 식각되도록 한다.
그러나, 2차 식각 공정에 의해 상부 층간 절연막(16)이 식각되는 식각 깊이가 깊어지는 경우, 상기 버퍼 도전 패턴(28)에도 어택을 받게 되어 상기 버퍼 도전 패턴(28)의 상부면이 식각될 수 있으며, 계속하여 버퍼 도전 패턴(28) 하부의 도전 패턴(22d~22f)도 일부 식각될 수 있다. 그러므로, 2차 식각 공정이 완료된 후, 상기 버퍼 도전 패턴(28)이 일부 또는 전부가 제거되더라도 상기 도전 패턴(22d~22f)은 충분한 두께로 남아있도록, 식각 깊이를 결정하여야 한다. 또한, 상기 식각 깊이가 결정되면, 상기 2차 식각 공정에 의해 상부면이 노출될 수 있는 도전 패턴(22a~22f)의 층 수가 결정될 수 있다.
즉, 상기 2차 식각 공정을 통해 상부 층간 절연막(16)을 식각하면, 먼저 제3 도전 패턴(22c), 제2 및 제1 도전 패턴(22b, 22a)의 상부면이 노출되는 콘택홀들(30)이 차례로 형성된다. 상기 식각 공정에서, 상기 예비 콘택홀들(26) 저면에 노출되어 있는 버퍼 도전 패턴(28)의 상부면의 일부 또는 전부가 제거될 수 있다. 예를들어, 콘택홀(30)의 깊이가 상대적으로 얕은 부위에서는 더 많은 식각 가스가 유입될 수 있으므로, 버퍼 도전 패턴(28)이 더 많이 제거될 수 있다.
상기 2차 식각 공정에 의해 상기 버퍼 도전 패턴(28)이 모두 제거될 수도 있다. 또는, 도시된 것과 같이, 상기 2차 식각 공정을 수행한 후에도 상기 버퍼 도전 패턴이 남아있을 수 있다. 실질적으로, 모든 콘택홀들 내부에서 상기 버퍼 도전 패턴(28)이 완전하게 제거하도록 공정을 제어하기는 어렵기 때문에, 적어도 일부의 콘택홀(30) 내에서는 상기 버퍼 도전 패턴(28)이 남아있을 수 있다.
또한, 상기 1차 및 2차 식각 공정에 의해 상기 하드 마스크 패턴(23)도 일부 두께만큼 제거될 수 있다.
본 실시예에서는, 2회의 식각 공정을 통해 최하부에 있는 도전 패턴의 상부면이 노출되도록 함으로써 콘택홀들(30)을 완성하였다. 그러나, 도전 구조물에 포함된 도전 패턴(22a~22f)의 적층 층 수가 증가되면, 식각 공정 및 선택적 금속 증착 공정을 수 회 더 반복하여 콘택홀들을 완성할 수 있다.
도 9를 참조하면, 상기 콘택홀(30) 내부에 베리어 금속막(도시안됨) 및 금속막(32)을 증착한다.
상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물 등을 들 수 있다. 상기 금속막(32)으로 사용될 수 있는 물질의 예로는, 텅스텐, 구리, 알루미늄 등을 들 수 있다. 상기 금속막(32)을 증착하는 공정은 화학기상 증착법, 물리 기상 증착법 또는 전기 도금법 등을 사용할 수 있다.
상기 금속막(32)은 콘택홀(30)의 내부 전체 및 하드 마스크 패턴(23)의 상부면에도 증착되도록 한다. 즉, 상기 금속막(32)은 선택적 증착이 이루어지는 것이 아니라 전면 증착이 이루어진다.
일 예로, 상기 콘택홀(30) 내부에 화학 기상 증착법으로 텅스텐을 형성할 수 있다. 상기 텅스텐을 형성하는 공정은 400 내지 600℃의 공정에서 수행된다. 상기 텅스텐을 형성하기 위하여, 먼저 핵 생성 공정을 수행한다. 상기 핵 생성은 WF6가스를 전구체로 사용하고, SiH4 또는 B2H6를 환원제로 사용하여 핵 생성막을 형성한다. 다음에, 상기 WF6가스를 전구체로 사용하고, H2 를 환원제로 사용하여 벌크 텅스텐을 형성한다.
다시, 도 1을 참조하면, 상기 베리어 금속막 및 금속막을 평탄화하여, 상기 콘택홀(30) 내부에 채워진 콘택 플러그들(34)을 형성한다. 상기 평탄화 공정에서, 상기 하드 마스크 패턴(23)도 제거될 수 있다.
상기 공정에 의해 형성된 콘택 구조물에서, 최종적인 식각 공정에 의해 형성된 콘택홀(30) 내에는 버퍼 도전 패턴(28)이 형성되지 않는다.
또한, 상기 공정에 의해 형성된 콘택 구조물에서, 상부에 위치하는 콘택홀의 적어도 일부에는 버퍼 도전 패턴(28)이 남아있을 수 있다. 그러므로, 일부 콘택홀 내부에는 버퍼 도전 패턴(28) 및 콘택 플러그(34)가 적층된 형상을 갖는다. 상기 버퍼 도전 패턴(28) 및 콘택 플러그(34)는 동일한 물질을 포함할 수 있다. 그러나, 상기 버퍼 도전 패턴(28) 및 콘택 플러그(34)는 동일한 물질을 포함한다 하더라도, 버퍼 도전 패턴(28)은 표면 반응에 의해 형성된 것이고, 상기 콘택 플러그(34)는 기상 반응 및 표면 반응에 의해 형성된 것이다. 이와같이, 증착 공정 조건들이 다르므로 서로 다른 결정성을 가질 수 있다.
상기 공정에 의하면, 단 1회의 사진 공정으로 하드 마스크 패턴을 형성하여 복수의 층에 각각 콘택홀들을 형성할 수 있다. 또한, 상기 각각의 콘택홀들이 과도식각에 의해 설정된 도전 패턴 아래까지 연장되는 불량을 억제할 수 있다.
실시예 2
도 10 및 도 11은 본 발명의 실시예 2에 따른 콘택 구조물 형성 방법을 설명하기 위한 단면도들이다.
이하에서는, 콘택 구조물을 형성하는 다른 방법을 설명한다.
이하에서 설명하는 방법은 도전 구조물들의 형성 방법에서만 차이가 있으며, 실질적으로 콘택을 형성하기 위한 식각 및 선택적 증착 과정은 상기에서 설명한 것과 동일하다.
도 10을 참조하면, 기판(10) 상에 층간 절연막(40a) 및 도전 패턴(42a)을 형성한다. 상기 도전 패턴(42a)은 사진 식각 공정을 통해 형성하거나 또는 다마신 공정을 통해 형성할 수 있다. 상기 도전 패턴(42a)은 금속 물질을 포함할 수 있다. 예를들어, 상기 도전 패턴(42a)은 텅스텐, 알루미늄, 구리 등을 포함할 수 있다.
계속하여, 층간 절연막(40b~40g) 및 도전 패턴(42b~42f)을 반복 형성함으로써, 층간 절연막(40a~40g) 및 도전 패턴들(42a~42f)이 복수의 층으로 적층되어 있는 도전 구조물들을 형성한다.
상기 각 층의 도전 패턴들(42a~42f)에서 적어도 일 측의 가장자리 부위는 콘택 플러그가 형성되기 위한 패드 영역이 된다. 도시된 것과 같이, 상기 각 층의 도전 패턴들(42a~42f)의 적어도 일 측 가장자리 부위는 상, 하부의 단차를 가지면서 계단 형상을 가질 수 있다. 즉, 상기 각 층의 도전 패턴들(42a~42f)은 하부에서 상부로 갈수록 측방으로의 길이가 짧아지게 된다.
이 후, 도 4 내지 도 9를 참조로 설명한 것과 동일한 공정을 수행한다. 이로써, 도 11에 도시된 콘택 구조물을 형성할 수 있다.
상기 설명한 콘택 구조물은 메모리 소자의 연결 영역에 배치될 수 있다.
도 12는 메모리 소자에서 셀 배치를 나타내는 평면도이다. 도 13a 내지 도 13c는 도 12에 도시된 셀 영역 내에서의 셀 블록 및 연결 영역의 배치를 나타내는 평면도들이다.
도 12를 참조하면, 메모리 소자는 메모리 셀들이 배치되는 셀 어레이 영역(CAL)과, 메모리 셀들을 구동시키기 위한 회로들이 배치되는 페리 회로 영역(PER)을 포함한다.
상기 셀 어레이 영역(CAL) 내에는 셀 블록들과 연결 영역이 포함될 수 있다. 셀 블록은 각 셀들이 형성되고, 연결 영역은 상기 셀 블록들(CBL) 주변에는 각 셀들으로부터 연장되는 도전 라인들과 연결되는 배선들이 배치될 수 있다.
도 13a 내지 도 13c에 도시된 것과 같이, 상기 연결 영역(CR)은 상기 셀 블록(CBL)의 일 측벽에 배치될 수 있다. 예를들어, 도 13a에 도시된 것과 같이, 상기 연결 영역(CR)은 상기 셀 블록(CBL)의 일 측에 배치될 수 있다. 도 13b에 도시된 것과 같이, 셀 블록(CBL)의 마주보는 양측에 배치되거나, 또한, 도 13c에 도시된 것과 같이, 셀 블록(CBL)의 모든 측벽에 배치될 수 있다.
수직형 메모리 소자의 경우, 상기 셀 블록(CBL) 내에 형성된 각 셀들은 수직 방향으로 적층될 수 있다. 상기 각 셀들에 포함되는 수직 적층된 도전 패턴들에는 각각 독립된 전기적 신호가 인가되어야 한다. 이를 위하여, 상기 도전 패턴들은 상기 연결 영역까지 수평 연장되는 형상을 갖고, 상기 연결 영역으로 연장된 부분은 각 패턴들은 각각의 콘택 플러그들과 연결될 수 있도록 형성되어야 한다. 즉, 수직형 메모리 소자의 연결 영역에는 도 1 또는 11에 도시된 것과 같은 콘택 구조물이 제공될 수 있다.
실시예 3
도 14 내지 도 24는 본 발명의 실시예 3에 따른 수직형 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 메모리 셀들이 형성되는 셀 영역 및 주변 회로들이 형성되는 페리 영역이 구분된 반도체 기판(100)을 마련한다. 상기 셀 영역 내에는 메모리 셀들이 형성되는 셀 형성 영역 및 상기 메모리 셀들을 전기적으로 연결하는 배선들이 형성되는 연결 영역이 포함된다. 상기 반도체 기판(100)은 단결정 실리콘 기판일 수 있다.
상기 반도체 기판(100) 상에 층간 절연막(102a~102i) 및 희생막들(104a~104h)을 순차적으로 반복 적층한다. 상기 층간 절연막들(102~102i)은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 희생막들(104~104h)은 상기 층간 절연막들(102a~102i)과 식각 선택비를 갖는 물질로 형성한다. 일 예로, 상기 희생막들(104a~104h)은 실리콘 질화물로 형성할 수 있다.
본 실시예에서, 희생막은 8층으로 형성하고, 층간 절연막은 9층으로 형성한다.
도 15를 참조하면, 상기 희생막들(104a~104h) 및 층간 절연막들(102a~102i)을 사진 식각 공정을 통해 패터닝하여, 층간 절연막 패턴(106a~106i) 및 희생막 패턴들(108a~108h)이 적층된 계단 형상의 구조물을 형성한다. 상기 사진 공정 및 식각 공정은 수 회에 걸쳐 수행될 수 있다.
도 16을 참조하면, 상기 구조물을 덮는 상부 층간 절연막(110)을 형성한다. 상기 상부 층간 절연막(110)은 실리콘 산화물로 형성할 수 있다. 상기 상부 층간 절연막(110)의 상부면이 평탄해지도록 평탄화 공정을 수행한다.
상기 상부 층간 절연막(110) 상에 채널홀을 형성하기 위한 식각 마스크 패턴(도시안함)을 형성한다. 상기 식각 마스크 패턴을 식각 마스크로 사용하여, 상부 층간 절연막(110), 층간 절연막 패턴들(105a~105g, 106a) 및 희생막 패턴들(103a~103h)을 순차적으로 식각하여 복수의 채널홀(112)을 형성한다. 상기 채널홀들(112)의 저면에는 기판(100) 표면이 노출된다. 상기 채널홀들(112)은 일렬로 배열된다.
상기 채널홀들(120)의 측벽, 기판(100) 저면 및 상부 층간 절연막(110)을 따라 채널막(114)을 형성한다. 상기 채널막(114)은 반도체 물질로 형성될 수 있다. 일 예로, 상기 채널막(114)은 도핑된 폴리실리콘, 단결정 실리콘 혹은 비정질 실리콘을 사용하여 형성할 수 있다.
상기 채널막(114) 상에 상기 채널홀(112)의 내부를 완전하게 채우는 매립 절연막을 형성한다. 이 후, 상기 채널홀(112) 내부에만 상기 매립 절연막이 채워지도록 상기 매립 절연막의 일부를 식각하여 매립 절연막 패턴(116)을 형성한다. 계속하여, 상기 상부 층간 절연막에 형성된 채널막(114)을 제거한다. 따라서, 상기 채널막(114)은 채널홀 측벽 및 기판 저면을 따라 형성된다.
또한, 상기 매립 절연막 패턴의 상부를 일부 식각한 다음, 상기 식각된 부위에 반도체막을 형성한다. 상기 반도체막은 상기 채널막(114)과 동일한 물질로 이루어진다. 이 후, 상기 반도체막을 연마하여 상기 채널홀(112) 상부에 반도체 패턴(118)을 형성한다.
다른 실시예로, 도시하지는 않았지만, 상기 채널홀 내부를 완전하게 채우도록 채널막을 형성할 수도 있다.
도 17a를 참조하면, 상기 채널막(114) 사이의 층간 절연막 패턴(106a~106i) 및 희생막 패턴(108a~108h)을 식각하여 개구부들(120)을 형성한다. 상기 개구부들(120)은 워드 라인의 연장 방향과 동일한 방향으로 연장되는 트렌치 형상을 가질 수 있다. 다른 예로, 상기 개구부들(120)은 홀의 형상을 가질 수도 있다. 상기 개구부들(120)은 워드 라인 연장 방향으로 홀 또는 트렌치의 형상을 가지므로, 비트 라인 방향 단면에서 보여진다.
상기 개구부들(120)을 형성한 다음, 상기 개구부(120)의 측벽에 노출되어 있는 상기 희생막 패턴들(108a~108h)을 제거하여 홈들을 형성한다.
도 17b는 도 17a의 A 부분을 확대한 것이다.
도 17b에 도시된 것과 같이, 상기 홈(123) 및 개구부들(120) 내부면을 따라 터널 절연막(123a), 전하 트랩막(123b) 및 블록킹 유전막(123c)을 차례로 형성한다. 상기 블록킹 유전막(123c) 상에는 상기 그루부 내부를 완전하게 채우는 도전막을 형성한다. 상기 도전막은 스텝 커버러지 특성이 양호한 도전 물질을 사용하여 증착함으로써 보이드의 발생을 억제할 수 있다. 상기 도전 물질은 금속을 포함할 수 있다. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.
이 후, 상기 개구부(120) 내부에 형성된 도전막을 식각한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 공정에 의해, 상기 홈 내부에는 복층으로 적층되는 콘트롤 게이트 전극들(122a~122h)이 형성된다. 상기 각 층 콘트롤 게이트 전극들(122a~122h)은 일 방향으로 연장되는 형상을 가지며 워드 라인으로 제공된다. 이하에서는, 각 층 콘트롤 게이트 전극(122)을 기판(100)으로부터 순서대로 제1 내지 제8 워드 라인(122a~122h)이라 하면서 설명한다.
본 실시예에서는 8단의 워드 라인이 적층되는 구조로 설명하였으나, 16단 및 16단 이상의 워드 라인이 적층되는 공정에서도 사용될 수 있다. 특히, 워드 라인의 적층 수가 증가될수록 이후에 설명하는 콘택홀 형성 방법이 더 유용하게 사용될 수 있다.
상기 연결 영역에 위치하는 제1 내지 제8 워드 라인들(122a~122h)은 측방 가장자리가 계단 형상을 가지게 된다. 따라서, 상기 측방 가장자리의 노출된 부위는 콘택 플러그와 연결되는 패드 전극으로 사용될 수 있다.
상기 제1 내지 제8 워드 라인들(122a~122h) 사이의 개구부(120) 저면의 기판(100)에 N형의 불순물을 도핑함으로써, 소오스 라인(S/L)으로 사용되는 불순물 영역(도시안함)을 형성한다.
상기 개구부(120)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 절연막 패턴(124)을 형성한다. 상기 채널막(114) 및 워드 라인들(122a~122h)을 포함하는 구조물들을 덮는 제2 상부 층간 절연막(126)을 형성한다.
이 후에, 상기 각 층 워드 라인의 패드 전극 부위를 노출하는 콘택홀들을 형성한다. 상기 콘택홀들을 형성하기 위한 과정들은 도 5 내지 도 9에서 설명한 것과 거의 동일하다. 이하에서는 상기 콘택홀들을 형성하는 과정을 간단하게 설명한다.
도 18을 참조하면, 상기 제2 상부 층간 절연막(126) 상에 하드 마스크막을 형성한다. 상기 하드 마스크막은 층간 절연막과 식각 선택비를 갖는 물질로 형성한다. 또한, 후속의 선택적 금속 박막 형성 공정 시에 금속이 거의 형성되지 않는 물질로 형성한다. 따라서, 상기 하드 마스크막은 비정질 탄소막(Amorphous Carbon Layer), 실리콘 질화막 등을 사용하여 형성할 수 있다.
상기 하드 마스크막 상에 1회의 사진 공정을 수행하여 포토레지스트 패턴(132)을 형성한다. 상기 포토레지스트 패턴(132)은 상기 각 층 워드 라인들의 패드 영역에 콘택홀들이 형성되는 부위를 선택적으로 노출한다.
상기 포토레지스트 패턴(132)을 식각 마스크로 사용하여 상기 하드 마스크막을 식각하여 하드 마스크 패턴(130)을 형성한다.
다음에, 1회 식각에 의해 노출되는 도전 패턴들의 수를 결정하고, 상기 도전 패턴들의 수에 따라 최 상부 도전 패턴으로부터 최 하부 도전 패턴까지 각각 제1 내지 제n 도전 패턴 군을 결정할 수 있다.
도 19를 참조하면, 상기 하드 마스크 패턴(130)을 식각 마스크로 사용하여, 최상부로부터 1군의 워드 라인들의 상부면이 노출되도록 상기 층간 절연막들(126, 106i, 110)을 부분적으로 1차 식각한다. 상기 1군의 워드 라인은 1개의 층 또는 복수의 층의 워드 라인들을 포함할 수 있다. 상기 공정을 통해, 제1 예비 콘택홀(134)이 형성된다.
상기 제1 예비 콘택홀(134)의 저면에는 1군의 워드 라인들(122h, 122g, 122f)의 상부면이 노출된다. 그러나, 상기 제1 예비 콘택홀(134)은 전체 층에 있는 워드 라인들의 상부면이 노출되지는 않도록 형성된다.
상기 1차 식각을 수행한 이 후에도 최상부의 워드 라인(122h)이 과도하게 소모되지 않고 충분한 두께로 남아있도록, 상기 1차 식각 공정에서의 식각 깊이를 결정하여야 한다. 또한, 상기 식각 깊이가 결정되면, 상기 1차 식각 공정에 의해 상부면이 노출될 수 있는 1군 워드 라인(122h, 122g, 122f)의 층 수가 결정될 수 있다.
본 실시예에서는, 1차 식각 공정을 통해 상부로부터 3개의 층인 제8, 7 및 6워드 라인들(122h, 122g, 122f)의 상부면이 노출되는 제1 예비 콘택홀(134)을 형성하는 것으로 설명한다. 그러나, 상기 1차 식각 공정에 의해 더 많은 층 또는 더 작은 층의 워드 라인들의 상부면이 노출되도록 할 수도 있다.
도 20을 참조하면, 상기 제1 예비 콘택홀(134)의 저면에 노출되어 있는 워드 라인들(122h, 122g, 122f) 상에만 금속 물질이 증착되는 선택적 금속 증착 공정을 수행하여, 상기 노출된 워드 라인들(122h, 122g, 122f) 상에 제1 버퍼 도전 패턴(136)을 형성한다. 상기 선택적으로 금속이 증착되기 위해서는 상기 노출된 워드 라인들(122h, 122g, 122f) 상부면의 표면 반응만으로 금속이 형성되어야 한다. 상기 제1 버퍼 도전 패턴(136)을 형성하는 공정은 도 6에서 설명한 것과 동일하다.
도 21을 참조하면, 상기 하드 마스크 패턴(130)을 식각 마스크로 사용하여 상기 제1 예비 콘택홀(134) 저면에 노출되어 있는 층간 절연막들을 2차 식각하여 제2 예비 콘택홀(138)을 형성한다. 상기 2차 식각 공정은 상기 1차 식각에 의해 노출되지 않은 2군 워드 라인(122e, 122d, 122c)의 상부면이 노출되도록 한다. 상기 2군 워드 라인(122e, 122d, 122c)은 1군 워드 라인(122h, 122g, 122f) 아래에 있는 1층 또는 복수의 층의 워드 라인들을 포함한다.
상기 2차 식각 공정을 수행하는 공정에서, 상기 제1 버퍼 도전 패턴의 적어도 일부가 남을 수 있다. 또는, 도 21에 도시된 것과 같이, 상기 2차 식각 공정에서, 상기 제1 버퍼 도전 패턴(136)도 함께 제거될 수 있다. 또는, 상기 제1 버퍼 도전 패턴(136) 및 그 하부의 워드 라인도 일부 식각될 수 있다.
상기 2차 식각 공정에서는, 식각 공정 후에 상기 제1 버퍼 도전 패턴(136)은 일부 제거되더라도 그 하부의 워드 라인(122h, 122g, 12f)이 충분한 두께로 남아있도록 식각 깊이를 결정하여야 한다. 또한, 상기 식각 깊이가 결정되면, 상기 2차 식각 공정에 의해 상부면이 노출되는 2군 워드 라인의 층 수가 결정될 수 있다.
본 실시예에서는, 2차의 부분 식각 공정을 통해 3개의 층인 제5, 4 및 3워드 라인들(122e, 122d, 122c)의 상부면이 추가적으로 노출되는 제2 예비 콘택홀(138)을 형성하는 것으로 설명한다.
도 22를 참조하면, 상기 제2 예비 콘택홀(138)의 저면에 노출되어 있는 워드 라인들 또는 제1 버퍼 도전 패턴 상에만 금속 물질이 증착되는 선택적 금속 증착 공정을 수행하여, 상기 노출된 워드 라인들 또는 제1 버퍼 도전 패턴 상에 제2 버퍼 도전 패턴(140)을 형성한다. 상기 선택적으로 금속이 증착되기 위해서는 상기 노출된 워드 라인들 상부면의 표면 반응만으로 금속이 형성되어야 한다. 상기 제2 버퍼 도전 패턴(140)을 형성하는 공정은 도 6에서 설명한 것과 동일하다.
상기 제2 버퍼 도전 패턴(140)은 상기 제1 버퍼 도전 패턴과 동일한 물질 및 동일한 공정으로 형성될 수 있다.
상기 제2 버퍼 도전 패턴(140)은 후속에 진행되는 3차 식각 공정에서 상기 제2 버퍼 도전 패턴(140) 아래의 워드 라인이 소모되는 것을 방지하도록 하기 위하여 제공된다. 그러므로, 상기 제2 버퍼 도전 패턴(140)은 후속에 진행되는 3차 식각 공정의 식각 마진에 따라 그 두께가 달라질 수 있다.
도 23을 참조하면, 상기 하드 마스크 패턴(130)을 식각 마스크로 사용하여 상기 제2 예비 콘택홀(138) 저면에 노출되어 있는 층간 절연막들을 3차 식각하여 콘택홀(142)을 형성한다. 상기 3차 식각 공정은 상기 2차 식각에 의해 노출되지 않은 워드 라인들(122a, 122b)의 상부면들이 모두 노출되도록 한다. 즉, 상기 콘택홀(142)의 저면에는 제2 및 1워드 라인들(122b, 122a)의 상부면이 추가적으로 노출된다.
본 실시예에서는, 3군의 도전 패턴들로 나누고, 3차의 부분 식각 공정을 수행하여 최종적인 콘택홀들(142)을 완성하였다. 그러나, 도전 구조물에 포함된 워드 라인의 적층 층 수에 따라, 상기 부분적인 식각 공정 및 선택적 금속 증착 공정을 수 회 더 반복하여 콘택홀들(142)을 완성할 수 있다.
다음에, 상기 콘택홀들(142) 내부에 베리어 금속 및 금속 물질을 증착하고, 평탄화 공정을 수행하여 콘택 플러그들(144)을 형성한다.
상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물 등을 들 수 있다. 상기 금속 물질로 사용될 수 있는 물질의 예로는, 텅스텐, 구리, 알루미늄 등을 들 수 있다. 상기 금속 물질을 증착하는 공정은 화학기상 증착법, 물리 기상 증착법 또는 전기 도금법 등을 사용할 수 있다.
상기 금속 물질은 콘택홀의 전면 및 하드 마스크 패턴의 상부면에도 증착되도록 한다. 즉, 상기 금속 물질은 선택적 증착이 이루어지는 것이 아니라 전면 증착이 이루어진다.
일 예로, 상기 콘택홀 내부에 화학 기상 증착법으로 텅스텐을 형성할 수 있다. 상기 텅스텐을 형성하는 공정은 400 내지 600℃의 공정에서 수행된다. 상기 텅스텐을 형성하기 위하여, 먼저 핵 생성 공정을 수행한다. 상기 핵 생성은 WF6가스를 전구체로 사용하고, SiH4 또는 B2H6를 환원제로 사용하여 핵 생성막을 형성한다. 다음에, 상기 WF6가스를 전구체로 사용하고, H2 를 환원제로 사용하여 벌크 텅스텐을 형성한다.
상기 공정에 의해 형성된 콘택 구조물에서, 일부 콘택 플러그의 아래에는 제1 또는 제2 버퍼 도전 패턴(140)이 남아있을 수 있다. 상기 버퍼 도전 패턴(140)은 콘택 플러그와 다르게 표면 반응만으로 형성된 것이다. 때문에, 상기 버퍼 도전 패턴은 상기 콘택 플러그와 결정성이 서로 다를 수 있다.
한편, 마지막 식각 공정에 의해 형성된 콘택홀들 내부에는 버퍼 도전 패턴(140)이 형성되지 않는다.
이 후, 평탄화 공정을 수행하며, 상기 평탄화 공정에서 상기 하드 마스크 패턴(130)이 완전하게 제거될 수 있다.
도 24를 참조하면, 상기 콘택 플러그들(144) 상부면과 각각 접촉하는 배선 라인들(146)을 형성한다.
상기 공정을 통해, 층별로 적층된 워드 라인들과 각각 접촉되는 콘택 플러그들을 정 위치에 형성할 수 있다. 또한, 사진 공정을 1회만 수행하여 다양한 높이를 갖는 콘택 플러그들을 형성할 수 있으며, 콘택 플러그들이 정위치에 형성되지 않아서 발생되는 펀치쓰루 불량을 억제할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들에 따르면, 다양한 높이를 갖는 콘택 플러그들을용이하게 형성할 수 있다. 그러므로, 본 발명에 따른 방법은 콘택 플러그들을 포함하는 반도체 소자에 적용할 수 있다. 특히, 수직 방향으로 셀들이 적층되는 반도체 메모리 소자에 적용될 수 있다.
10, 100 : 기판 12a~12g, 106a~106i : 층간 절연막 패턴
14a~14f, 108a, 108h : 희생막 패턴들
16, 110 : 상부 층간 절연막
22a~22f : 도전 패턴 23, 130 : 하드 마스크 패턴
24, 132 : 포토레지스트 패턴 26 : 예비 콘택홀
28 : 버퍼 도전 패턴 30, 142 : 콘택홀
34, 144 : 콘택 플러그
122a~122h : 제1 내지 제8 워드 라인
134 : 제1 예비 콘택홀 136 : 제1 버퍼 도전 패턴
138 : 제2 예비 콘택홀 140 : 제2 버퍼 도전 패턴

Claims (10)

  1. 기판 상에 층간 절연막 패턴 및 도전 패턴이 반복 적층되고, 각 층의 도전 패턴들에는 콘택 형성을 위한 패드 영역이 각각 구비되는 도전 구조물을 형성하는 단계;
    상기 도전 구조물을 덮는 상부 층간 절연막을 형성하는 단계;
    상기 상부 층간 절연막 상에, 1회의 사진 공정을 포함하여, 각 층 도전 패턴들의 패드 영역과 대향하는 홀들을 포함하는 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여, 상부의 제1군 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 부분적으로 1차 식각하여 제1 예비 콘택홀들을 형성하는 단계;
    상기 제1 예비 콘택홀 저면에 노출된 1군 도전 패턴들의 표면 상에 선택적으로 제1 버퍼 도전 패턴들을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여, 최하부에 위치하는 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 추가 식각하여 각 층 도전 패턴 또는 버퍼 도전 패턴 상부면을 노출하는 콘택홀들을 형성하는 단계; 및
    상기 콘택홀들 내부에 도전 물질을 형성하여, 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 1차 식각 공정은, 식각 공정에 의해 형성되는 제1 예비 콘택홀 내부에 최상부의 도전 패턴이 남아있도록 상기 제1 예비 콘택홀의 깊이를 결정하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 1회 식각에 의해 노출되는 도전 패턴들의 수를 결정하고, 상기 도전 패턴들의 수에 따라 최 상부 도전 패턴으로부터 최 하부 도전 패턴까지 각각 제1 내지 제n 군 도전 패턴(n은 3이상의 자연수)을 결정하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 제1 버퍼 도전 패턴을 형성한 다음에,
    상기 하드 마스크 패턴을 이용하여, 제2 군 도전 패턴들의 상부면이 노출되도록 상기 상부 층간 절연막 및 절연막 패턴을 부분적으로 2차 식각하여 제2 예비 콘택홀들을 형성하는 단계;
    상기 예비 콘택홀 저면에 노출된 2군 도전 패턴들의 표면 상에 제2 버퍼 도전 패턴들을 형성하는 단계; 및
    상기 제3 내지 제n-1 군 도전 패턴들에 대하여 각각 상기 예비 콘택홀들을 형성하는 단계 및 버퍼 도전 패턴들을 형성하는 단계를 반복하여 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 도전 패턴, 버퍼 도전 패턴 및 콘택 플러그는 각각 금속 물질을 포함하는 것을 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 버퍼 도전 패턴을 형성하는 단계는, 제1 예비 콘택홀 저면에 노출된 도전 패턴의 표면 반응을 이용하여 금속 물질을 증착하여 형성하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 버퍼 도전 패턴은 텅스텐을 포함하고, 상기 버퍼 도전 패턴을 형성하는 단계는 WF6를 전구체로 하고 수소를 환원제로 사용하여 200 내지 350도의 온도에서 증착하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 콘택 플러그는 텅스텐을 포함하고, 상기 콘택 플러그를 형성하는 단계는,
    400 내지 600℃의 온도 하에서, WF6가스를 전구체로 사용하고, SiH4 또는 B2H6를 환원제로 사용하여 핵 생성막을 형성하는 단계; 및
    400 내지 600℃의 온도 하에서, WF6가스를 전구체로 사용하고, 수소를 환원제로 사용하여 상기 핵 생성막 상에 벌크 텅스텐을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 버퍼 도전 패턴과 하부에 위치하는 도전 패턴의 두께의 합은 후속에 진행되는 식각 공정에서 상기 버퍼 도전 패턴 및 하부의 도전 패턴을 이루는 도전 물질이 식각되는 두께보다 더 두껍게 되도록 상기 버퍼 도전 패턴의 두께를 조절하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 버퍼 도전 패턴은 200 내지 500Å의 두께로 형성하는 반도체 소자의 제조 방법.
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