KR101166120B1 - 반도체 소자의 도전 배선 형성방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 도전 배선 형성방법은 제1 절연막을 관통하는 콘택 플러그를 포함하는 하부 구조 상부에 제2 절연막을 형성하는 단계, 상기 제2 및 제1 절연막의 일부를 식각하여 상기 콘택 플러그를 일정 높이로 노출하는 트렌치를 형성하는 단계, 상기 트렌치 및 상기 제2 절연막의 표면을 따라 베리어 메탈막을 증착하는 제1 증착 공정을 실시하는 단계, 상기 트렌치의 바닥면 및 상기 제2 절연막의 상부면 상에 형성된 상기 베리어 메탈막을 제거하는 제거 공정을 실시하는 단계, 상기 트렌치 및 상기 제2 절연막의 표면을 따라 상기 베리어 메탈막을 증착하는 제2 증착 공정을 실시하는 단계, 상기 콘택 플러그의 측벽 상에 형성된 상기 베리어 메탈막의 두께가 목표 두께가 될 때까지 상기 제거 공정 및 상기 제2 증착 공정을 적어도 1번 반복 실시하는 단계, 및 상기 트렌치가 채워지도록 상기 베리어 메탈막 상부에 도전막을 형성하는 단계를 포함한다.

Description

반도체 소자의 도전 배선 형성방법{Method of forming conductive line for semiconductor device}
본 발명은 반도체 소자의 도전 배선 형성방법에 관한 것으로 특히, 콘택 플러그가 형성된 하부 구조 상부에 다마신(Damascene) 방법으로 도전 배선을 형성하는 방법에 관한 것이다.
반도체 소자는 다수의 도전 배선들을 포함한다. 예를 들어, 낸드 플래시 메모리 소자는 드레인 셀렉트 라인, 소스 셀렉트 라인, 워드 라인, 비트 라인, 공통 소스 라인 등 다수의 도전 배선들을 포함한다. 드레인 셀렉트 라인은 드레인 셀렉트 트랜지스터의 게이트에 연결된 도전 배선이며, 소스 셀렉트 라인은 소스 셀렉트 트랜지스터의 게이트에 연결된 도전 배선이며, 워드 라인은 메모리 셀의 게이트에 연결된 도전 배선이다. 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이에는 다수의 메모리 셀들이 직렬로 연결되어 메모리 스트링을 구성한다. 비트 라인은 메모리 스트링의 일단에 연결된 도전 배선이며, 공통 소스 라인은 메모리 스트링의 타탄에 연결된 도전 배선이다.
상기에서 비트 라인은 메모리 스트링의 드레인 영역에 연결된 드레인 콘택 플러그를 경유하여 메모리 스트링에 연결된다. 드레인 콘택 플러그는 메모리 스트링을 포함한 하부 구조 상부에 형성된 제1 층간 절연막을 관통하여 메모리 스트링의 드레인 영역에 연결된다. 비트 라인은 드레인 콘택 플러그가 형성된 전체 구조 상부에 제2 층간 절연막을 형성한 후, 드레인 콘택 플러그를 노출시키는 트렌치가 형성되도록 제2 층간 절연막의 일부를 제거하고, 트렌치 내부를 도전 물질로 채우는 다마신(damascene) 공정을 통해 형성될 수 있다.
그러나, 상술한 바와 같이 콘택 플러그가 형성된 하부 구조 상부에 다마신(Damascene) 방법으로 비트 라인을 형성하는 경우, 도전 물질이 트렌치 전체를 채우지 못하는 매립 불량이 빈번하게 발생하여 문제가 된다.
본 발명은 콘택 플러그가 형성된 하부 구조 상부에 다마신(Damascene) 방법으로 도전 배선을 형성할 때 발생하는 도전 배선의 매립 불량을 개선할 수 있는 반도체 소자의 도전 배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 도전 배선 형성방법은 제1 절연막을 관통하는 콘택 플러그를 포함하는 하부 구조 상부에 제2 절연막을 형성하는 단계, 상기 제2 및 제1 절연막의 일부를 식각하여 상기 콘택 플러그를 일정 높이로 노출하는 트렌치를 형성하는 단계, 상기 트렌치 및 상기 제2 절연막의 표면을 따라 베리어 메탈막을 증착하는 제1 증착 공정을 실시하는 단계, 상기 트렌치의 바닥면 및 상기 제2 절연막의 상부면 상에 형성된 상기 베리어 메탈막을 제거하는 제거 공정을 실시하는 단계, 상기 트렌치 및 상기 제2 절연막의 표면을 따라 상기 베리어 메탈막을 증착하는 제2 증착 공정을 실시하는 단계, 상기 콘택 플러그의 측벽 상에 형성된 상기 베리어 메탈막의 두께가 목표 두께가 될 때까지 상기 제거 공정 및 상기 제2 증착 공정을 적어도 1번 반복 실시하는 단계, 및 상기 트렌치가 채워지도록 상기 베리어 메탈막 상부에 도전막을 형성하는 단계를 포함한다.
상기 제2 절연막을 형성하는 단계는 상기 하부 구조 상부에 식각 정지막인 질화막을 형성하는 단계, 및 상기 식각 정지막 상부에 층간 절연막인 산화막을 형성하는 단계를 포함한다.
상기 제1 및 제2 증착 공정은 PVD(Physical Vapor Deposition) 방식으로 실시하는 것이 바람직하다.
상기 제거 공정은 상기 트렌치 측벽 및 상기 콘택 플러그의 측벽 상에 상기 베리어 메탈막이 잔류하도록 실시하는 것이 바람직하다.
상기 제1 증착 공정에서 상기 콘택 플러그의 측벽 상에 형성된 상기 베리어 메탈막의 두께에 비해 상기 제2 증착 공정에서 상기 콘택 플러그의 측벽 상에 형성된 상기 베리어 메탈막의 두께가 더 두껍다.
상기 제거 공정은 이방성 식각 공정으로 실시하는 것이 바람직하다.
상기 콘택 플러그의 측벽 상에 형성된 상기 목표 두께는 40Å 내지 150Å인 것이 바람직하다.
상기 도전막 및 상기 베리어 메탈막이 상기 트렌치 내부에만 잔류하도록 상기 도전막 및 상기 베리어 메탈막의 일부를 제거하는 단계를 더 포함한다.
상기 도전막을 형성하는 단계는 전기 도금(electroplating) 방식으로 구리를 형성하는 단계를 포함한다.
본 발명은 트렌치를 도전막으로 채우기 전에, 베리어 메탈막을 1차로 증착한 후, 베리어 메탈막의 식각 공정 및 베리어 메탈막의 2차 증착 공정을 적어도 1회 반복 실시함으로써 콘택 플러그의 측벽 상에 후속에서 도전막이 도금될 수 있을 만큼 충분한 두께를 가진 베리어 메탈막을 형성할 수 있으며, 트렌치의 개구부에 오버행 구조가 형성되는 것을 방지할 수 있다. 그 결과, 본 발명은 후속에서 전기 도금 방식으로 트렌치 내부를 도전막으로 매립할 때, 도전막의 매립 불량을 개선하여 도전 배선의 매립 특성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 평면도이다.
도 2a 내지 도 2h는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 평면도이다. 특히, 도 1은 낸드 플래시 메모리 소자를 예로 들어 도시하였다.
도 1을 참조하면, 본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 셀 어레이는 트렌치 또는 소자 분리막이 형성되는 소자 분리 영역(B)과 소자 분리 영역(B)에 의해 구분되는 활성 영역(A)을 포함한다. 소자 분리 영역(B)과 활성 영역(A)은 서로 평행하게 교대로 정의된다. 그리고, 소자 분리 영역(B) 및 활성 영역(A)에 교차하도록 드레인 셀렉트 라인들(DSL), 소스 셀렉트 라인들(SSL), 및 워드 라인들(WL)이 형성된다. 서로 이웃한 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에는 다수의 워드라인들(WL)이 형성된다.
일반적으로 드레인 셀렉트 라인들(DSL) 끼리 서로 이웃하게 배치되며, 소스 셀렉트 라인들(SSL) 끼리 서로 이웃하게 배치된다. 셀렉트 라인들(DSL 및 SSL) 및 워드라인들(WL) 사이의 활성 영역(A)에는 불순물이 주입되어 접합 영역이 형성된다. 여기서, 드레인 셀렉트 라인들(DSL) 사이에 형성되는 접합 영역은 메모리 스트링(ST)의 드레인 영역(105)이 되고, 소스 셀렉트 라인들(SSL) 사이에 형성되는 접합 영역은 메모리 스트링(ST)의 소스 영역이 된다.
드레인 셀렉트 라인(DSL)과 활성 영역(A)의 교차부에 형성된 드레인 셀렉트 트랜지스터, 소스 셀렉트 라인(SSL)과 활성 영역(A)의 교차부에 형성된 소스 셀렉트 트랜지스터, 서로 이웃한 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이의 워드 라인들(WL)과 활성 영역(A)의 교차부에 형성된 다수의 메모리 셀들이 직렬로 연결되어 하나의 메모리 스트링(ST)을 구성한다. 각각의 메모리 스트링(ST)은 드레인 콘택 플러그(120)를 통해 그에 대응하는 비트 라인(133)에 전기적으로 연결되고, 소스 콘택 라인(150)을 통해 공통 소스 전압이 인가되는 금속 배선(미도시)에 전기적으로 연결된다. 비트 라인(133)은 활성 영역(A)의 상부에 형성되고 활성 영역(A)에 평행하게 형성된다. 그리고 비트 라인(133)은 메모리 셀들의 데이터를 저장하는데 필요한 전압을 인가하는 페이지 버퍼부(미도시)와 메모리 스트링(ST)을 연결한다.
상기에서 드레인 콘택 플러그(120)는 드레인 셀렉트 라인들(133) 사이의 활성 영역들(A) 각각의 상부에 형성된다. 그리고, 드레인 콘택 플러그(120)는 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL), 워드 라인(WL), 소자 분리 영역(B), 활성 영역(A), 및 소스 콘택 플러그(150) 등의 하부 구조를 덮는 적어도 한 층의 제1 절연막을 관통하여 활성 영역(A)의 표면에 형성된 드레인 영역에 연결된다.
비트 라인(133)은 활성 영역들(A) 각각의 상부에 형성된다. 그리고, 비트 라인(133)은 드레인 콘택 플러그(120)를 덮는 제2 절연막을 관통하여 드레인 콘택 플러그(120)의 상단부를 노출시키며 활성 영역(A)과 평행하게 형성된 트렌치 내부에 형성된다.
한편, 소스 콘택 라인(150)은 소스 셀렉트 라인(SSL)과 평행하게 소스 셀렉트 라인들(SSL) 사이의 소자 분리 영역(B) 및 소스 영역들 상부에 형성되어 다수의 소스 영역들에 공통으로 연결된다.
본 발명은 비트 라인(133)과 같은 도전 배선을 콘택 플러그(120)가 형성된 하부 구조 상부에 다마신(Damascene) 방법으로 형성할 때 발생하는 도전 배선의 매립 불량을 개선할 수 있는 반도체 소자의 도전 배선 형성방법에 관한 것이다. 이하, 도 2a 내지 도 2h를 참조하여, 본 발명에 따른 반도체 소자의 도전 배선 형성방법에 대해 보다 구체적으로 설명한다.
도 2a 내지 도 2h는 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 2a를 참조하면, 제1 절연막(113)을 관통하는 드레인 콘택 플러그(120)를 포함하는 하부 구조를 형성한다. 하부 구조는 드레인 콘택 플러그(120) 이외, 드레인 셀렉트 라인(DSL), 소자 분리막(106), 드레인 셀렉트 라인(DSL)과 같은 게이트 라인, 드레인 영역(101a)과 같은 접합 영역을 더 포함한다. 낸드 플래시 메모리 소자의 하부 구조를 형성하기 위한 구체적인 공정의 일례를 설명하면 이하와 같다.
먼저, 반도체 기판(101)의 상부에 터널 절연막(103) 및 플로팅 게이트용 도전막(105)을 증착하고, 플로팅 게이트용 도전막(105)의 상부에 다수의 소자 분리 마스크 패턴들(미도시)을 형성한다. 이 후, 소자 분리 마스크 패턴들 사이에 노출된 플로팅 게이트용 도전막, 터널 절연막을 제거하여 반도체 기판(101)의 소자 분리 영역(B)을 노출시킨다. 이어서, 소자 분리 영역(B)을 식각하여 반도체 기판(101)에 소자 분리 트렌치를 형성하고, 소자 분리 트렌치 내부를 절연물로 매립한다. 화학적 기계적 연마(CMP: Chemical Mechanical Polishing)등의 평탄화 공정으로 소자 분리 마스크 패턴이 노출되도록 절연물을 평탄화시킨다. 그리고 난 후, 소자 분리 마스크 패턴을 제거하고, 절연물의 높이를 식각 공정으로 제어하여 타겟으로 하는 높이를 가진 소자 분리막(106)을 형성한다.
반도체 기판(101)의 활성 영역들(A)은 소자 분리막(106)을 사이에 두고 분리된다. 이 후, 유전체막(107) 및 컨트롤 게이트용 도전막(109)을 증착한다. 컨트롤 게이트용 도전막(109) 증착 전, 셀렉트 라인들(DSL 및 SSL)이 형성될 영역의 유전체막에는 플로팅 게이트용 도전막(105)을 노출시키는 콘택홀(CT)이 형성된다. 이후, 컨트롤 게이트용 도전막(109) 상에 게이트 하드 마스크 패턴들(111)을 형성하고, 게이트 하드 마스크 패턴들(111) 사이의 컨트롤 게이트용 도전막, 유전체막, 플로팅 게이트용 도전막을 제거하여 워드 라인들(WL), 셀렉트 라인들(DSL 및 SSL), 플로팅 게이트 패턴들을 형성한다. 이 후, 워드 라인들(WL) 및 셀렉트 라인들(DSL 및 SSL) 사이의 활성 영역(A)에 불순물을 주입하여 셀 접합 영역, 소스 영역, 드레인 영역(101a)을 형성한다.
이 후, 드레인 영역(101a)의 상부에 적어도 한층의 제1 절연막(113)을 형성한다. 제1 절연막(113)은 워드 라인들(WL) 및 셀렉트 라인들(DSL 및 SSL)을 포함한 게이트 라인들과 셀 접합 영역, 소스 영역, 드레인 영역(101a)을 포함한 접합 영역들을 덮도록 형성된다. 제1 절연막(113)의 증착 두께는 반도체 소자의 디자인 룰에 따라 다양한 범위로 설정될 수 있으며, 통상 제1 절연막(113)은 실리콘 산화막(SiO2)과 같은 산화막이다. 이어서, 제1 절연막(113)의 상부에 제1 하드 마스크 패턴(미도시)을 형성한다. 제1 하드 마스크 패턴은 제1 절연막(113)과 다른 물질로 형성되는 것이 바람직하다. 이어서, 제1 하드 마스크 패턴을 식각 마스크로 한 식각 공정으로 드레인 콘택 플러그(120)가 형성될 영역의 제1 절연막을 제거하여 드레인 영역(101a)을 노출시킨다. 이 후, 잔류하는 제1 하드 마스크 패턴을 제거한다. 그리고 제1 절연막이 제거된 영역을 도전 물질로 채우고, 화학적 기계적 연마 등의 평탄화 공정으로 제1 절연막(113)이 노출되도록 도전 물질을 평탄화시킨다. 이로써, 제1 절연막(113)을 관통하여 드레인 영역(101a)에 접속된 드레인 콘택 플러그(120)가 형성된다.
도 2b를 참조하면, 콘택 플러그(120)를 포함하는 하부 구조 상부에 제2 절연막(115, 117)을 형성한다. 제2 절연막은 식각 정지막(115)인 질화막을 형성하는 단계와 층간 절연막(117)인 산화막(예를 들어, 실리콘 산화막(SiO2))을 형성하는 단계를 순차적으로 실시함으로써 형성된다. 식각 정지막(115) 및 층간 절연막(117)의 증착 두께는 반도체 소자의 디자인 룰에 따라 다양한 범위로 설정될 수 있다.
도 2c를 참조하면, 제2 및 제1 절연막(117, 115, 113)을 식각하여 드레인 콘택 플러그(120)의 상단을 노출시키는 트렌치(T)를 형성한다. 트렌치(T)는 층간 절연막(117)의 상부에 제2 하드 마스크 패턴들(미도시)을 형성한 후, 제2 하드 마스크 패턴들 사이에서 노출된 층간 절연막(117)을 제2 하드 마스크 패턴을 식각 마스크로 한 식각 공정으로 제거하는 단계, 층간 절연막(117)의 제거로 노출된 식각 정지막(115)을 식각 공정으로 제거하는 단계, 식각 정지막(115)의 제거로 노출된 제1 절연막(113)을 식각 공정을 통해 일정 높이로 제거하여 드레인 콘택 플러그(120)를 일정 높이로 노출시키는 단계를 순차로 실시하여 형성한다.
상기에서 제2 하드 마스크 패턴은 포토리소그래피 공정을 통해 형성할 수 있으며, 층간 절연막(117)에 대한 식각 선택비를 가진 물질 예를 들어, 비정질 카본막으로 형성할 수 있다. 그리고, 제2 하드 마스크 패턴은 트렌치(T) 형성 후 제거된다. 식각 공정을 통해 제거되는 층간 절연막(117) 및 식각 정지막(115)의 일부는 비트 라인이 형성될 영역에 대응하는 부분이다. 층간 절연막(117)의 식각 공정은 식각 정지막(115)의 노출시 정지된다. 그리고 제1 절연막(113)을 일정 높이로 식각하는 공정은 드레인 콘택 플러그(120)의 노출 면적을 확보하여 후속에서 형성되는 비트 라인과 드레인 콘택 플러그(120)의 접촉 면적을 개선하기 위해서 실시된다. 이러한 제1 절연막(113)의 식각 공정에 의해 트렌치(T) 저면의 제1 절연막(113)의 높이는 드레인 콘택 플러그(120)의 높이보다 낮아지며, 드레인 콘택 플러그(120)의 측벽이 일정 높이로 노출된다. 제1 절연막(113)의 식각 두께는 소자의 디자인 룰에 따라 다양한 범위로 설정될 수 있다.
도 2d를 참조하면, 제1 증착 공정을 통해 트렌치(T)의 표면과 층간 절연막(117)의 표면을 따라 베리어 메탈막(119a)을 증착한다. 베리어 메탈막(119a)은 후속에서 비트 라인용 도전막을 구성하는 도전물질이 제1 절연막(113) 등의 하부 구조로 확산하는 것을 억제한다. 예를 들어 비트 라인용 도전막으로 저저항 금속인 구리가 도입되는 경우, 베리어 메탈막(119a)은 하부의 제1 절연막(113)으로 구리가 확산되는 것을 방지하기 위해 Ta, Ti, 또는 Ru 등과 같은 물질로 형성할 수 있다.
베리어 메탈막(119a)은 타겟으로부터 이온들이 분리되어 증착될 수 있도록 타겟을 Ar등의 이온으로 스퍼터링하는 PVD(Physical Vapor Deposition) 방식을 통해 증착되는 것이 바람직하다. PVD방식에 의하면, 이온의 직진성 때문에 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 형성된 베리어 메탈막(119a)의 두께에 비해 드레인 콘택 플러그(120)의 노출된 측벽 및 트렌치(T)의 측벽 상에 형성된 베리어 메탈막(119a)의 두께가 더 얇다. 특히, 콘택 플러그(120)는 통상적으로 하부로 갈수록 폭이 좁아지는 형태로 형성되어 경사진 측벽을 가지므로 콘택 플러그(120)의 측벽 상에 형성된 베리어 메탈막(119a)의 두께가 상대적으로 더 얇게 형성된다.
한편, 후속에서 전기 도금(electroplating) 방식으로 트렌치(T) 내부를 도전막으로 채울 때, 도전막은 일정 두께를 가진 베리어 메탈막(119a) 상부에만 도금될 수 있다. 따라서, 도전막의 매립 불량은 콘택 플러그(120)의 측벽 상에 형성되는 베리어 메탈막(119a)의 두께가 충분히 확보되지 않아 발생할 수 있다. 이러한 문제를 개선하기 위해, 베리어 메탈막(119a)의 전체 두께를 증대시키면, 트렌치(T)의 개구부에 오버행(overhang) 구조의 베리어 메탈막(119a)이 형성되어 트렌치(T) 개구부가 좁아짐으로써 트렌치(T) 내부를 도전막으로 채우기가 더 어려워질 수 있다. 본 발명은 콘택 플러그(120) 상단부 측벽 상에 형성되는 베리어 메탈막(119a)의 두께가 충분히 확보되지 않아 발생하는 트렌치(T)의 매립 불량을 개선함과 아울러, 트렌치 개구부에 오버행 구조를 발생시키지 않으면서 콘택 플러그(120) 상단부 측벽 상에 형성되는 베리어 메탈막의 두께를 도전막이 도금될 수 있을 정도로 확보할 수 있는 방법을 제안한다.
도 2e를 참조하면, 이방성 식각 공정으로 베리어 메탈막(119a)의 일부를 제거한다. 이방성 식각 공정은 RF 장비를 이용하여 Ar등의 이온을 스퍼터링하는 방식으로 실시된다. 이러한 식각 공정 시, 이온의 직진성이라는 특성 때문에 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 형성된 베리어 메탈막(119a)이 모두 제거되더라도 드레인 콘택 플러그(120)의 측벽 및 트렌치(T)의 측벽 상에 형성된 베리어 메탈막(119a)은 거의 제거되지 않고 잔류한다. 따라서 드레인 콘택 플러그(120)의 측벽 및 트렌치(T)의 측벽 상에 형성된 베리어 메탈막(119a)의 두께는 이방성 식각 공정 후에도 거의 감소하지 않는다.
베리어 메탈막(119a)의 식각 공정시 식각 두께는 하부 구조의 손상을 방지할 수 있도록 베리어 메탈막(119a)의 증착 두께에 준하여 설정된다. 식각 장비의 바이어스 파워는 타겟으로 하는 식각 두께와 식각 속도 등을 고려하여 다양한 범위로 설정될 수 있다. 그리고, 베리어 메탈막(119a)의 식각 공정은 후속에서 실시되는 제2 증착 공정에 의해 트렌치(T)의 개구부에 오버행 구조가 형성되지 않도록 층간 절연막(117)의 상부면 및 드레인 콘택 플러그(120)의 상부면이 노출되도록 실시되는 것이 바람직하다.
도 2f를 참조하면, 드레인 콘택 플러그(120)의 상단 측벽 및 트렌치(T)의 측벽 상에 베리어 메탈막(119a)이 잔류하는 상태에서 제2 증착 공정을 통해 트렌치(T)의 표면과 층간 절연막(117)의 표면을 따라 베리어 메탈막(119b)을 증착한다. 제2 증착 공정시, 도 2d에서 상술한 베리어 메탈막(119a)과 동일한 방법 및 물질로 베리어 메탈막(119b)을 증착한다. 제2 증착 공정 또한 제1 증착 공정과 마찬가지로 PVD 방식으로 실시되므로 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 형성된 베리어 메탈막(119b)의 두께보다 드레인 콘택 플러그(120)의 측벽 및 트렌치(T)의 측벽 상에 형성된 베리어 메탈막(119b)의 두께가 더 얇다. 그러나, 제2 증착 공정은 드레인 콘택 플러그(120)의 측벽 및 트렌치(T)의 측벽 상에 베리어 메탈막(119a)이 잔류하는 상태에서 실시되므로 드레인 콘택 플러그(120)의 측벽 및 트렌치(T)의 측벽 상에 형성된 베리어 메탈막(119a, 119b)의 총 두께는 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 형성된 베리어 메탈막(119b)의 두께와 유사해진다.
상술한 베리어 메탈막의 식각 공정 및 제2 증착 공정은 드레인 콘택 플러그(120)의 측벽 상에 형성되는 베리어 메탈막(119)의 총 두께가 목표 두께가 될 때까지 적어도 1번 반복 실시되는 것이 바람직하다. 드레인 콘택 플러그(120)의 측벽 상에 형성되는 베리어 메탈막(119)의 목표 두께는 후속에서 베리어 메탈막(119) 상에 도전막이 도금될 수 있도록 하는 40Å 내지 150Å으로 설정되는 것이 바람직하다. 한편, 제1 또는 제2 증착 공정시 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 형성된 베리어 메탈막(119a 또는 119b)의 두께 또한, 후속에서 그 상부에 도전막이 도금될 수 있도록 최소한 목표 두께만큼 형성되어야 한다.
상기에서 드레인 콘택 플러그(120)의 측벽 상에 형성되는 베리어 메탈막(119)의 두께가 40Å 내지 150Å이면, 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 형성된 베리어 메탈막(119)은 50Å 내지 200Å의 두께를 가지므로 후속에서 도전막이 베리어 메탈막(119) 전면 상에 도금될 수 있다.
상기에서 제1 증착 공정, 베리어 메탈막의 식각 공정 및 제2 증착 공정은 동일한 장비 내에서 인-시츄(in-situ)로 실시할 수 있으므로 새로운 공정 장비를 도입하지 않아도 된다.
도 2g를 참조하면, 드레인 콘택 플러그(120)의 측벽 상에 형성된 베리어 메탈막(119)의 두께가 목표 두께가 되면, 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 베리어 메탈막(119)이 형성된 상태에서 도전막(133a)을 형성한다.
도전막(133a)은 트렌치(T) 내부를 채울 만큼 충분한 두께로 형성되는 것이 바람직하다. 이러한 도전막(133a)의 두께는 반도체 소자의 디자인 룰에 따라 다양한 범위로 설정될 수 있다. 또한 도전막(133a)은 전기 도금 방식으로 형성한 구리막인 것이 바람직하다. 구리는 저저항 배선을 위해 도입된 것이다. 베리어 메탈막(119)이 전체적으로 구리 도금이 가능한 두께를 갖도록 형성되었으므로 전기 도금 방식으로 도금된 구리는 베리어 메탈막(119) 상부에서 연속적으로 형성되어 매립 불량이 개선된다. 그리고, 본 발명은 트렌치(T)의 바닥면 및 층간 절연막(117)의 상부면 상에 베리어 메탈막(119)이 형성된 상태에서 전기 도금 방식으로 구리막등의 도전막(133a)을 형성하므로 트렌치(T) 내부를 도전막(133a)으로 매립하기가 용이하다.
도 2h를 참조하면, 도전막(133a) 및 베리어 메탈막(119)이 트렌치(T) 내부에만 잔류하도록 화학적 기계적 연마 공정 또는 에치-백 공정으로 도전막(133a) 및 베리어 메탈막(119)의 일부를 제거한다. 화학적 기계적 연마 공정 또는 에치-백 공정은 층간 절연막(117) 노출 시 정지하는 것이 바람직하다. 이로써, 트렌치(T) 내부에 비트 라인(133)이 형성된다.
상기에서는 드레인 콘택 플러그(120)를 포함하는 하부 구조 상에 비트 라인(133)을 형성하는 경우를 예로 들어 설명하였으나, 콘택 플러그를 포함하는 하부 구조 상에 콘택 플러그에 접속되는 도전성 라인을 다마신 공정으로 형성하는 공지의 어떠한 기술에도 적용될 수 있다.
상술한 바와 같이 본 발명은 트렌치를 도전막으로 채우기 전에, 베리어 메탈막을 1차로 증착한 후, 베리어 메탈막의 식각 공정 및 베리어 메탈막의 2차 증착 공정을 적어도 1회 반복 실시한다. 이에 따라 본 발명은 콘택 플러그의 측벽 상에 후속에서 도전막이 도금될 수 있을 만큼 충분한 두께를 가진 베리어 메탈막을 형성할 수 있으며, 트렌치의 개구부에 오버행 구조가 형성되는 것을 방지할 수 있다. 그 결과, 본 발명은 후속에서 전기 도금 방식으로 트렌치 내부를 도전막으로 매립할 때, 도전막의 매립 불량을 개선하여 도전 배선의 매립 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 반도체 기판 113: 제1 절연막
120: 드레인 콘택 플러그 115: 식각 정지막
117: 층간 절연막 119a, 119b, 119: 베리어 메탈막
133a: 도전막 133: 비트 라인

Claims (9)

  1. 제1 절연막을 관통하는 콘택 플러그를 포함하는 하부 구조 상부에 제2 절연막을 형성하는 단계;
    상기 제2 및 제1 절연막의 일부를 식각하여 상기 콘택 플러그를 일정 높이로 노출하는 트렌치를 형성하는 단계;
    상기 트렌치 및 상기 제2 절연막의 표면을 따라 베리어 메탈막을 증착하는 제1 증착 공정을 실시하는 단계;
    상기 트렌치의 바닥면 및 상기 제2 절연막의 상부면 상에 형성된 상기 베리어 메탈막을 제거하는 제거 공정을 실시하는 단계;
    상기 트렌치 및 상기 제2 절연막의 표면을 따라 상기 베리어 메탈막을 증착하는 제2 증착 공정을 실시하는 단계;
    상기 콘택 플러그의 측벽 상에 형성된 상기 베리어 메탈막의 두께가 목표 두께가 될 때까지 상기 제거 공정 및 상기 제2 증착 공정을 적어도 1번 반복 실시하는 단계; 및
    상기 트렌치가 채워지도록 상기 베리어 메탈막 상부에 도전막을 형성하는 단계를 포함하는 반도체 소자의 도전 배선 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 절연막을 형성하는 단계는
    상기 하부 구조 상부에 식각 정지막인 질화막을 형성하는 단계; 및
    상기 식각 정지막 상부에 층간 절연막인 산화막을 형성하는 단계를 포함하는 반도체 소자의 도전 배선 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 및 제2 증착 공정은 PVD(Physical Vapor Deposition) 방식으로 실시하는 반도체 소자의 도전 배선 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제거 공정은 상기 트렌치 측벽 및 상기 콘택 플러그의 측벽 상에 상기 베리어 메탈막이 잔류하도록 실시하는 반도체 소자의 도전 배선 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 증착 공정에서 상기 콘택 플러그의 측벽 상에 형성된 상기 베리어 메탈막의 두께에 비해 상기 제2 증착 공정에서 상기 콘택 플러그의 측벽 상에 형성된 상기 베리어 메탈막의 두께가 더 두꺼운 반도체 소자의 도전 배선 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제거 공정은 이방성 식각 공정으로 실시하는 반도체 소자의 도전 배선 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 콘택 플러그의 측벽 상에 형성된 상기 목표 두께는 40Å 내지 150Å인 반도체 소자의 도전 배선 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 도전막 및 상기 베리어 메탈막이 상기 트렌치 내부에만 잔류하도록 상기 도전막 및 상기 베리어 메탈막의 일부를 제거하는 단계를 더 포함하는 반도체 소자의 도전 배선 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 도전막을 형성하는 단계는 전기 도금(electroplating) 방식으로 구리를 형성하는 단계를 포함하는 반도체 소자의 도전 배선 형성방법.
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