CN100492605C - 制造具有钨栅电极的半导体器件的方法 - Google Patents
制造具有钨栅电极的半导体器件的方法 Download PDFInfo
- Publication number
- CN100492605C CN100492605C CNB2005101362250A CN200510136225A CN100492605C CN 100492605 C CN100492605 C CN 100492605C CN B2005101362250 A CNB2005101362250 A CN B2005101362250A CN 200510136225 A CN200510136225 A CN 200510136225A CN 100492605 C CN100492605 C CN 100492605C
- Authority
- CN
- China
- Prior art keywords
- film
- nitride film
- sacrifice
- dielectric
- hard mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 32
- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 32
- 239000010937 tungsten Substances 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 150000004767 nitrides Chemical class 0.000 claims abstract description 74
- 238000000034 method Methods 0.000 claims abstract description 59
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 229920005591 polysilicon Polymers 0.000 claims abstract description 43
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005498 polishing Methods 0.000 claims abstract description 7
- 230000008569 process Effects 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract 4
- 238000000059 patterning Methods 0.000 abstract 1
- 238000007667 floating Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Non-Volatile Memory (AREA)
Abstract
在此披露的是制造半导体器件的方法。该方法包括步骤：在半导体衬底上形成栅极氧化膜、多晶硅膜和氮化物膜；构图栅极氧化膜、多晶硅膜和氮化物膜以形成多晶硅栅极；在多晶硅栅极的侧面形成分隔体；在整个表面上形成牺牲氮化物膜；然后在整个表面上形成层间绝缘膜；抛光在层间绝缘膜上形成的牺牲氮化物膜及多晶硅栅极从而暴露氮化物膜；在去除氮化物膜时去除牺牲氮化物膜的顶部部分；在通过氮化物膜的去除而暴露的侧面形成绝缘膜分隔体；利用绝缘膜填充从其去除了牺牲氮化物膜的部分；以及在从其去除了氮化物膜的部分中形成钨栅极。
Description
技术领域
本发明涉及一种制造半导体器件的方法，尤其涉及一种制造具有钨栅电极的半导体器件的方法。
背景技术
在半导体存储器件中，闪速存储器件的特征在于，即使断开电源存储单元中存储的信息也不会丢失。因此，闪速存储器件已经广泛地应用于使用在计算机等中的存储卡中。
就像闪速存储器件的单位单元，广为人知的一种存储单元具有这样的结构：其中用于浮置栅极的导电膜和用于控制栅极的导电膜依次堆叠。
通常利用多晶硅形成用于浮置栅极的导电膜和用于控制栅极的导电膜。尤其是，多晶硅膜和硅化钨(WSix)膜的双重结构通常用作用于控制栅极的导电膜。
然而，随着闪速存储器件的集成度的增加，难以确保在多晶硅膜和硅化钨膜的双重结构中的电阻。如果为了确保电阻而增加厚度，就会存在内电容(intra-capacitance)增加且栅极间干扰变高的问题。
有鉴于此，已经提出了一种方法，其中堆叠用作阻挡膜的氮化钨(WN)膜和钨(W)膜代替硅化钨膜(WSix)，并且通过活性离子蚀刻(RIE)法蚀刻W膜、WN膜和下层，从而形成栅极。
在通过RIE法形成栅极的情况中，由于形成栅极后在栅极的侧壁中形成分隔体时钨的氧化，因此难以淀积分隔体。由于热裕量(thermal margin)的不足，因此也存在栅极的可靠性降低的问题。
因此，提出了一种将代替RIE法的金属镶嵌法。
在金属镶嵌法中，形成隧道氧化膜后，在半导体衬底上形成用于浮置栅极的多晶硅膜以及层间介质膜，通过光刻工艺构图层间介质膜、用于浮置栅极的多晶硅膜以及隧道氧化膜。然后形成层间绝缘膜以覆盖整个表面。在层间绝缘膜中形成通过其暴露层间介质膜的槽。在槽中淀积用于控制栅极的多晶硅膜、阻挡膜及W膜。整个表面经历化学机械抛光(CMP)从而暴露层间绝缘膜，形成栅极。
然而，如果在蚀刻槽时发生未对准(misalignment)，浮置栅极与控制栅极之间的耦合比(coupling ratio)就会减小。因此，存在着器件的速度被降低且用于操作器件所需的电压增加的问题。
此外，随着存储器件的集成度的增加且栅极宽度变窄、槽宽度减小。在这种情况下，不得不在形成用于控制栅极的多晶硅膜和阻挡膜后在狭窄的槽中淀积W膜。这导致了W膜的间隙填充特性(gap-fill characteristic)的很大退化。
发明内容
这里披露了一种制造具有钨栅电极的半导体器件的方法，其中，可以减小栅极电阻和栅极间的干扰。该方法通过提高浮置栅极与控制栅极之间的耦合比，实现了操作速度的改善和用于器件操作所需的电压的降低。通过披露的方法可以避免钨暴露于高温，从而披露的方法可以防止由于钨氧化导致的器件可靠性的降低。该披露的方法获得了钨(W)膜间隙填充特性的改进。
根据一个实施例，该方法包括步骤：(a)在半导体衬底上形成栅极氧化膜、多晶硅膜和氮化物膜，构图栅极氧化膜、多晶硅膜和氮化物膜以形成多晶硅栅极(poly gates)；(b)在多晶硅栅极的侧面形成分隔体；(c)在整个表面上形成牺牲氮化物膜，然后在整个表面上形成层间绝缘膜；(d)抛光在层间绝缘膜和多晶硅栅极上形成的牺牲氮化物膜从而暴露氮化物膜；(e)在去除氮化物膜时去除牺牲氮化物膜的顶部部分；(f)在通过氮化物膜的去除而暴露的侧面形成绝缘膜分隔体，利用绝缘膜填充从其去除了牺牲氧化膜的部分；以及(g)在从其去除了氮化物膜的部分中形成钨栅极。
优选地，形成多晶硅栅极的步骤可以包括步骤：在氮化物膜上形成硬掩模、构图硬掩模、利用已构图的硬掩模作为掩模蚀刻氮化物膜、多晶硅膜和栅极氧化膜；以及去除硬掩模膜。
优选地，硬掩模膜可以为α碳膜。
优选地，硬掩模膜可以形成至500到
的厚度。
优选地，可以利用氧等离子体去除硬掩模膜。
优选地，氮化物膜可以形成至500到
的厚度。
优选地，步骤(d)可以包括步骤：通过CMP抛光层间绝缘膜从而暴露牺牲氮化物膜；执行额外的CMP工艺从而完全去除在多晶硅栅极上形成的牺牲氮化物膜。
优选地，在额外的CMP工艺时，可以去除牺牲氮化物膜下的氮化物膜直到厚度为200到
优选地，在步骤(e)中，可以利用磷酸溶液去除氮化物膜和牺牲氮化物膜。
优选地，步骤(f)可以包括步骤：在整个表面上淀积绝缘膜，从而利用绝缘膜填充从其去除了牺牲氧化膜的部分；以及回蚀绝缘膜以在通过氮化物膜的去除而暴露的侧面形成绝缘膜分隔体。
优选地，绝缘膜可以形成至50到
的厚度。
优选地，可以利用氮化物膜或氧化膜形成绝缘膜。
优选地，该方法可以进一步包括步骤：在于步骤(f)后执行步骤(g)之前，去除接触区域的层间绝缘膜和牺牲氮化物膜以形成接触孔，其中当在步骤(g)中形成钨栅极时，接触孔被钨掩埋以形成接触。
通过结合附图和权利要求进行的以下的详细描述，所述披露方法的其他特征对于本领域的技术人员可以变得更明显。
附图说明
为了更全面地理解披露的方法，应该参考下列详细的描述和附图，其中：
图1A到1I为用于说明制造半导体器件的方法的第一实施例的截面图；
图2A到2J为用于说明制造半导体器件的方法的第二实施例的截面图。
尽管披露的方法受多种形式实施例的影响，并在披露方法的特定实施例的图中(将以下描述)示出，应当理解的是该公开意图是示范性的，而不是意在将所要求保护的本发明限定为所描述的特定实施例和这里的附图。
具体实施方式
现在，将参考附图描述根据披露的方法的优选实施例。由于提供优选地实施例的目的在于使本领域的普通技术人员能够理解所披露的方法，因此可以对其做出多种形式的修改，且要求保护的本发明的范围不局限于稍后描述的优选实施例。
图1A到1I为用于说明根据第一实施例的制造半导体器件的方法的截面图。
参考图1A，在半导体衬底10上依次形成用于浮置栅极的隧道氧化膜11、第一多晶硅膜12、用于控制栅极的层间介质膜13、第二多晶硅膜14，以及氮化物膜15。硬掩模膜16形成于氮化物膜15上。
氮化物膜15可以形成至500到
的厚度，且硬掩模膜16可以形成至500到的厚度。可以利用α碳膜形成硬掩模膜16。
利用α碳膜形成的硬掩模膜16为相对于隧道氧化膜11、第一多晶硅膜12、层间介质膜13、第二多晶硅膜14及氮化物膜15具有约4到10的蚀刻选择性的材料。它用来在随后的栅极蚀刻过程中均匀地维持氮化物膜15的厚度。
然后，在硬掩模膜16上涂布光致抗蚀剂PR，然后通过曝光和显影工艺构图光致抗蚀剂PR。
参考图1B，在通过采用构图的光致抗蚀剂PR作为蚀刻掩模的蚀刻工艺构图硬掩模膜16后，去除光致抗蚀剂PR。
接着参考图1C，采用构图的硬掩模膜16作为掩模蚀刻氮化物膜15、第二多晶硅膜14、层间介质膜13、第一多晶硅膜12和隧道氧化膜11，形成多晶硅栅极17。该硬掩模膜16相对于下方被蚀刻的层具有约4到10的蚀刻选择性。这样就有可能充分地保护在多晶硅栅极的蚀刻过程中的蚀刻裕量。
在多晶硅栅极的蚀刻过程中，也蚀刻硬掩模膜16。一些硬掩模膜16保留在氮化物膜15上。
利用氧(O2)等离子体去除保留的硬掩模膜16。
然后将源极和漏极杂质离子注入到整个表面中，以在多晶硅栅极17的两侧在半导体衬底10中形成源极和漏极结(未示出)。
参考图1D，在整个表面上淀积氧化膜18，然后回蚀以在接触形成区域中在多晶硅栅极17的侧面上形成分隔体18a。
在回蚀过程中，在多晶硅栅极17之间间隙窄的部分氧化膜18保持不变，然而在多晶硅栅极17之间间隙宽的接触区域中氧化膜18被蚀刻，从而在接触区域中形成分隔体18a。
然后，在半导体衬底10的整个表面上淀积牺牲氮化物膜19。如图1E所示，将高密度等离子体(HDP)氧化膜淀积在整个表面上以形成层间绝缘膜20。
参考图1F，层间绝缘膜20经历采用低选择性浆(Low Selective Slurry，LSS)和高选择性浆(High Selective Slurry，HSS)的CMP，从而暴露牺牲氮化物膜19。然后执行过CMP(over CMP)以去除在多晶硅栅极17上形成的牺牲氮化物膜19。
在过CMP时，牺牲氮化物膜19下的氮化物膜15被去除200到
，从而可以完全地去除在多晶硅栅极17上的牺牲氮化物膜19。
随后，如图1G所示，通过将其浸渍到磷酸(H3PO4)溶液中去除氮化物膜15，从而暴露部分氧化膜18的顶部和侧部。这时，部分地去除牺牲氮化物膜19的顶部以形成槽21。
接着参考图1H，在整个表面上形成厚度为50到
的氮化物膜或氧化物膜，形成绝缘膜。该绝缘膜被毯式蚀刻以在暴露的氧化膜18的侧面上形成绝缘膜侧壁22。利用绝缘膜填充槽21。
参考图1I，在整个表面上依次淀积阻挡膜和钨(W)膜。整个表面经历CMP使得氧化膜18和层间绝缘膜20被暴露，从而形成钨栅极23。
在W膜的淀积时，可以采用化学气相淀积(CVD)、脉冲成核层(PulsedNucleation Layer，PNL)和原子层淀积(ALD)方法之一。利用WN膜、Ti/TiN膜和Ta/TaN膜之一可以形成阻挡膜。
由此，完成由第二多晶硅膜14和钨栅极23构成的控制栅极。
尽管未在图中示出，但在整个表面上形成上部层间绝缘膜。通过光刻工艺选择性地去除上部层间绝缘膜、层间绝缘膜20及牺牲氮化物膜19，从而暴露接触区域的半导体衬底10，从而形成接触孔。将导电膜掩埋到接触孔中以形成源极接触。
如此，完成了根据披露方法的第一实施例的半导体器件。
图2A到2J为用于说明根据第二实施例制造半导体器件的方法的截面图。
第二实施例与第一实施例彼此不同之处在于，在第一实施例中，形成钨栅极且然后形成源极接触，而在第二实施例中，钨栅极和源极接触同时形成。
直到形成绝缘膜侧壁22为止的过程(参考图2A到2H)与第一实施例的图1A到1H所示的相同。为了避免重复将省略其描述。
在图2A到2H所示的过程完成后，如图2I所示，通过光刻工艺选择性地蚀刻接触区域的层间绝缘膜20和牺牲氮化物膜19，从而形成源极接触孔24。
接着参考图2J，在整个表面上淀积阻挡膜和W膜。该整个表面经历CMP从而暴露氧化膜18和层间绝缘膜20。如此，钨栅23极形成于第二多晶硅膜14上且源极接触25形成于源极接触孔24中。
在W膜淀积时，可以利用CVD、PNL和ALD方法之一。可以采用WN膜、Ti/TiN膜和Ta/TaN膜之一形成阻挡膜。
其次，为了执行后续工艺，形成上部层间绝缘膜26。
由此，完成根据本发明第二实施例的半导体器件的制造。
如此，由于和第一实施例不同，钨栅极和源极接触同时形成，因此第二实施例具有工艺步骤的数量可以减少的效果。
此外，在W膜的CMP时，源极接触位于栅极图案之间的距离宽的接触区域中。因此，W膜均匀地分布在整个衬底上。从而，在W膜的CMP过程中可以实现整体的平整性(global flatness)。
在上述的实施例中，已经描述了制造闪速存储器件的方法。然而，应当理解的是披露的方法不限于闪速存储器件的制造，而是可以应用到所有具有钨栅极的半导体器件。
披露的方法具有以下有利效果。
α碳膜用作硬掩模，氮化物膜的厚度均匀。因而可能改善在从其去除了氮化物膜的部分处所形成的钨栅极的厚度均匀性。
此外，由于钨栅极可以形成均匀的厚度，因此可以改善栅极电阻的均匀性。
更进一步，可以增加浮置栅极与控制栅极之间的重叠区域。因此，可以改善耦合比且可以提高器件的速度。
此外，在形成钨栅之前形成分隔体。从而可能防止钨栅极暴露于高温且防止由于钨氧化导致器件可靠性的降低。
此外，由于与使用的现有硅化钨相比钨具有低电阻，因此可以减小栅极电阻。
更进一步，为了降低栅电阻不需要增加栅极的高度。因此可以减小栅极间的干扰。
此外，由于钨栅和源极接触同时形成，因此可以减少工艺步骤的数量。
此外，在W膜的CMP时，源极接触位于栅极图案之间的距离宽的接触区域中。因此，W膜可以均匀地分布在整个衬底上。因此，在W膜的CMP过程中可以实现整体的平坦性。
Claims (13)
1.一种制造具有钨栅电极的半导体器件的方法，包括步骤：
(a)在半导体衬底上形成栅极氧化膜、多晶硅膜和氮化物膜，构图所述栅极氧化膜、所述多晶硅膜和所述氮化物膜以形成多晶硅栅极；
(b)在所述多晶硅栅极的侧面形成分隔体；
(c)在整个表面上形成牺牲氮化物膜，然后在所述整个表面上形成层间绝缘膜；
(d)去除所述层间绝缘膜的一部分以暴露在所述多晶硅栅极上形成的所述牺牲氮化物膜，然后抛光在所述多晶硅栅极上形成的所述牺牲氮化物膜从而暴露所述氮化物膜；
(e)去除所述氮化物膜，且同时去除所述牺牲氮化物膜的顶部部分；
(f)在通过所述氮化物膜的去除而暴露的分隔体的侧面上形成绝缘膜分隔体，利用绝缘膜填充从其去除了所述牺牲氮化物膜的部分；以及
(g)在从其去除了所述氮化物膜的部分中形成所述钨栅极。
2.如权利要求1所述的方法，其中形成所述多晶硅栅极的步骤包括步骤：
在所述氮化物膜上形成硬掩模；
构图所述硬掩模；
利用所述构图的硬掩模作为掩模蚀刻所述氮化物膜、所述多晶硅膜和所述栅极氧化膜；以及
去除所述硬掩模膜。
3.如权利要求2所述的方法，其中所述硬掩模膜为α碳膜。
4.如权利要求2所述的方法，其中所述硬掩模膜形成至500到2000
的厚度。
5.如权利要求2所述的方法，其中利用氧等离子体去除所述硬掩模膜。
6.如权利要求1所述的方法，其中所述氮化物膜形成至500到2000的厚度。
7.如权利要求1所述的方法，其中所述步骤(d)包括步骤：
通过化学机械抛光抛光所述层间绝缘膜以暴露所述牺牲氮化物膜；以及
执行额外的化学机械抛光工艺以完全地去除在所述多晶硅栅极上形成的所述牺牲氮化物膜。
8.如权利要求7所述的方法，其中在所述额外的化学机械抛光工艺时，将所述牺牲氮化物膜下的所述氮化物膜去除200到500
的厚度。
9.如权利要求1所述的方法，其中步骤(e)进一步包括利用磷酸溶液去除所述氮化物膜和所述牺牲氮化物膜。
10.如权利要求1所述的方法，其中步骤(f)进一步包括步骤：
在所述整个表面上淀积绝缘膜以利用所述绝缘膜填充从其去除了所述牺牲氧化膜的部分；以及
回蚀所述绝缘膜以在通过所述氮化物膜的去除而暴露的所述侧面形成所述绝缘膜分隔体。
11.如权利要求10所述的方法，其中所述绝缘膜形成至50到300的厚度。
12.如权利要求10所述的方法，其中利用氮化物膜或氧化膜形成所述绝缘膜。
13.如权利要求1所述的方法，其中步骤(g)进一步包括去除所述接触区域的所述层间绝缘膜和所述牺牲氮化物膜以形成接触孔，然后在已经从其去除了所述氮化物膜的部分中形成所述钨栅极，其中所述接触孔被钨掩埋以形成接触。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050044219A KR100672153B1 (ko) | 2005-05-25 | 2005-05-25 | 텅스텐 게이트 전극을 갖는 반도체 소자의 제조방법 |
| KR44219/05 | 2005-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1870231A CN1870231A (zh) | 2006-11-29 |
| CN100492605C true CN100492605C (zh) | 2009-05-27 |
Family
ID=37443841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101362250A Expired - Fee Related CN100492605C (zh) | 2005-05-25 | 2005-12-23 | 制造具有钨栅电极的半导体器件的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7390714B2 (zh) |
| JP (1) | JP5160738B2 (zh) |
| KR (1) | KR100672153B1 (zh) |
| CN (1) | CN100492605C (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672164B1 (ko) * | 2005-12-20 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100672721B1 (ko) * | 2005-12-29 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리의 제조방법 |
| KR100822592B1 (ko) | 2007-03-23 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| US8105948B2 (en) * | 2008-02-14 | 2012-01-31 | Magic Technologies, Inc. | Use of CMP to contact a MTJ structure without forming a via |
| KR100972713B1 (ko) * | 2008-04-08 | 2010-07-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8211762B1 (en) * | 2009-07-30 | 2012-07-03 | Micron Technology, Inc. | Non-volatile memory |
| CN102530831B (zh) * | 2010-12-27 | 2014-05-21 | 上海丽恒光微电子科技有限公司 | Mems器件的制作方法 |
| US9768070B1 (en) * | 2016-05-20 | 2017-09-19 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3602722B2 (ja) * | 1997-06-30 | 2004-12-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH1140780A (ja) * | 1997-07-17 | 1999-02-12 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3530104B2 (ja) * | 2000-04-19 | 2004-05-24 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
| FR2810157B1 (fr) * | 2000-06-09 | 2002-08-16 | Commissariat Energie Atomique | Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene |
| US6888198B1 (en) * | 2001-06-04 | 2005-05-03 | Advanced Micro Devices, Inc. | Straddled gate FDSOI device |
| KR100393229B1 (ko) | 2001-08-11 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬된 게이트 구조를 포함하는 불휘발성 메모리장치 제조 방법 및 이에 의한 불휘발성 메모리 장치 |
| JP2005045053A (ja) * | 2003-07-23 | 2005-02-17 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR100672762B1 (ko) * | 2003-10-29 | 2007-01-22 | 주식회사 하이닉스반도체 | 리버스 게이트 공정을 이용한 반도체소자의 제조 방법 |
| US7052972B2 (en) * | 2003-12-19 | 2006-05-30 | Micron Technology, Inc. | Method for forming sublithographic features during the manufacture of a semiconductor device and a resulting in-process apparatus |
-
2005
- 2005-05-25 KR KR1020050044219A patent/KR100672153B1/ko not_active IP Right Cessation
- 2005-12-06 US US11/164,804 patent/US7390714B2/en active Active
- 2005-12-16 JP JP2005363477A patent/JP5160738B2/ja not_active Expired - Fee Related
- 2005-12-23 CN CNB2005101362250A patent/CN100492605C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006332584A (ja) | 2006-12-07 |
| US7390714B2 (en) | 2008-06-24 |
| US20060270152A1 (en) | 2006-11-30 |
| JP5160738B2 (ja) | 2013-03-13 |
| CN1870231A (zh) | 2006-11-29 |
| KR20060122172A (ko) | 2006-11-30 |
| KR100672153B1 (ko) | 2007-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100492605C (zh) | 制造具有钨栅电极的半导体器件的方法 | |
| EP3376540A1 (en) | 3d memory device with layered conductors | |
| US20090117723A1 (en) | Methods of forming a conductive pattern in semiconductor devices and methods of manufacturing semiconductor devices having a conductive pattern | |
| KR100414507B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20090212345A1 (en) | Semiconductor Device and Method for Manufacturing the Same | |
| US20120217570A1 (en) | Semiconductor memory device and method for manufacturing the same | |
| JP2009010088A (ja) | 半導体装置とその製造方法 | |
| KR101078732B1 (ko) | 반도체 소자의 제조방법 | |
| KR100843054B1 (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| KR100580118B1 (ko) | 반도체 소자의 게이트 전극 패턴 형성방법 | |
| KR20100008942A (ko) | 반도체 소자 및 그 제조 방법 | |
| US6800522B2 (en) | Method for fabricating semiconductor device with storage node contact structure | |
| KR100830591B1 (ko) | 개구부들을 포함하는 반도체 소자의 형성 방법 | |
| US7300844B2 (en) | Method of forming gate of flash memory device | |
| JP2009049138A (ja) | 半導体装置の製造方法 | |
| US7566654B2 (en) | Method for manufacturing a semiconductor device including interconnections having a smaller width | |
| KR100973276B1 (ko) | 반도체 소자의 제조방법 | |
| CN100474569C (zh) | 制造闪存设备的方法 | |
| TWI512894B (zh) | 金屬內連線結構及其製程 | |
| KR100597090B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR20080055162A (ko) | 반도체 소자의 제조방법 | |
| KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2009253246A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR101044004B1 (ko) | 플래쉬 메모리 소자의 금속배선 형성방법 | |
| KR100875048B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090527 Termination date: 20131223 |