KR20080055162A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법은, 반도체 기판 상에 상부에 질화막 하드마스크와 텅스텐 하드마스크가 적층된 다수의 비트라인들을 형성하는 단계; 상기 반도체 기판 상에 비트라인들을 덮도록 유동성 절연막을 증착하는 단계; 상기 유동성 절연막을 비트라인들 사이 공간의 텅스텐 하드마스크 아래의 높이만큼만 매립하도록 식각하는 단계; 상기 식각된 유동성 절연막이 경화되도록 어닐링하는 단계; 상기 어닐링된 유동성 절연막 및 비트라인 상에 치밀한 절연막을 증착하는 단계; 상기 치밀한 절연막을 비트라인의 텅스텐 하드마스크가 노출되도록 평탄화하는 단계; 상기 치밀한 절연막과 유동성 절연막을 식각해서 홀을 형성하는 단계; 상기 비트라인의 텅스텐 하드마스크를 제거하는 단계; 및 상기 홀을 매립하도록 기판 비트라인 및 치밀한 절연막 상에 도전막을 증착하는 단계;를 포함한다.
Description
도 1은 스토리지 노드 콘택간 브리지가 발생된 모습을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
200 : 반도체 기판 202 : 베리어막
204 : 금속막 206 : 질화막 하드마스크
208 : 텅스텐 하드마스크 210 : 비트라인
220 : SOD막 230 : HDP막
H : 스토리지 노드 콘택플러그용 홀 240 : 폴리실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 라인 타입의 스토리지 노드 콘택플러그 형성시 비트라인의 텅스텐 하드마스크 손실을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체(Dielectric)막이 개재된 구조로 형성된다.
또한, 반도체 소자에는 채널을 통해 상기 캐패시터에 전하가 저장되도록 전류를 접합 영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense Amplifier)에 전달하는 역할을 하는 비트라인(Bit Line)이 형성된다.
한편, 반도체 고자의 고집적화가 진행됨에 따라 상하부 도전체간 전기적 연결통로 역할을 하는 콘택홀의 크기도 점차 감소하고 있으며, 이에, 0.60㎛급 디램 소자의 경우에는 스토리지 노드 콘택플러그를 라인 타입(Line Type)으로 형성하는 방법이 제안된 바 있다.
이하에서는, 라인 타입 스토리지 노드 콘택플러그 형성 공정을 포함하는 종래의 반도체 소자의 제조방법을 간략히 설명하도록 한다.
먼저, 반도체 기판 상에 비트라인용 도전막을 형성하고 상기 도전막 상에 하드마스크막을 형성한 다음, 상기 하드마스크막 및 도전막을 차례로 식각하여 비트라인을 형성한다. 여기서, 상기 하드마스크막으로서, 질화막과 금속막의 적층막을 적용하고 있다.
이어서, 상기 비트라인이 형성된 결과물 상에 비트라인간 공간을 메우도록 층간절연막으로서 SOD(Spin-On Dielectric)막을 증착한 후, SOD막의 경질화를 위해 기판 결과물을 어닐링한 다음, 상기 층간절연막을 비트라인의 하드마스크막이 노출 될 때까지 CMP(Chemical Mechanical Polishing)하여 비트라인들의 평탄화를 이룬다.
다음으로, 상기 CMP된 층간절연막 상에 상기 비트라인들 사이의 스토리지 노드 콘택 형성 영역을 노출시키면서 라인 타입의 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용해서 층간절연막을 식각하여 스토리지 노드용 콘택홀을 형성한다.
계속해서, 기판 결과물을 세정하여 텅스텐 하드마스크를 제거한 다음, 상기 스토리지 노드용 콘택홀을 폴리실리콘막으로 매립하고, 그리고 나서, 상기 폴리실리콘막을 비트라인의 질화막 하드마스크가 노출될 때까지 에치백하여 라인 타입의 스토리지 노드 콘택플러그를 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 종래 기술의 경우에는 상기 비트라인간 공간을 메우도록 형성된 SOD막의 Si-O 결합력이 약하기 때문에, 상기 SOD막의 경질화를 위한 어닐링시 고온에 의해 상기 Si-O의 결합이 끊어지면서 O와 텅스텐 하드마스크가 반응하여 WOx로 산화된다.
그 결과, 후속 스토리지 노드 콘택을 형성하기 위한 에치백 공정과 스토리지 노드 콘택의 스페이서를 형성하기 위한 식각 공정시 상기 텅스텐 하드마스크가 베리어 역할을 수행하지 못하고 일부 손실되며, 폴리실리콘막의 에치백시 상기 텅스텐 하드마스크가 손실된 부분의 질화막 하드마스크가 손실되어 스토리지 노드 콘택 간 브리지(Bridge)가 유발되기 때문에, 반도체 소자의 신뢰성이 저하된다.
도 1은 텅스텐 하드마스크의 손실로 인해 스토리지 노드 콘택간 브리지가 발생된 모습을 보여주는 반도체 소자의 사진이다.
따라서, 본 발명은 라인 타입의 스토리지 노드 콘택홀의 형성시 비트라인의 텅스텐 하드마스크 손실을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 비트라인의 텅스텐 하드마스크 손실을 방지함으로써, 스토리지 노드 콘택간 브리지(Bridge)를 억제하며, 이를 통해, 반도체 소자의 신뢰성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조방법은, 반도체 기판 상에 상부에 질화막 하드마스크와 텅스텐 하드마스크가 적층된 다수의 비트라인들을 형성하는 단계; 상기 반도체 기판 상에 비트라인들을 덮도록 유동성 절연막을 증착하는 단계; 상기 유동성 절연막을 비트라인들 사이 공간의 텅스텐 하드마스크 아래의 높이만큼만 매립하도록 식각하는 단계; 상기 식각된 유동성 절연막이 경화되도록 어닐링하는 단계; 상기 어닐링된 유동성 절연막 및 비트라인 상에 치밀한 절연막을 증착하는 단계; 상기 치밀한 절연막을 비트라인의 텅스텐 하드마스크가 노출되도록 평탄화하는 단계; 상기 치밀한 절연막과 유동성 절연막을 식각해서 홀을 형성하는 단계; 상기 비트라인의 텅스텐 하드마스크를 제거하는 단계; 및 상기 홀을 매립하도록 기판 비트라인 및 치밀한 절연막 상에 도전막을 증착하는 단계;를 포함한다.
상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 형성하며, 상기 치밀한 절연막은 HDP(High Density Plasma)막으로 형성한다.
상기 텅스텐 하드마스크는 300∼2000Å의 두께로 형성하며, 상기 질화막 하드마스크는 1000∼3000Å의 두께로 형성한다.
상기 어닐링는 100∼500℃의 온도로 수행한다.
상기 평탄화는 세리아 계열의 연마제를 갖는 슬러리를 사용하여 수행한다.
상기 홀은 라인 타입으로 형성한다.
다른 실시예에 있어서, 반도체 소자의 제조방법은, 반도체 기판 상에 상부에 질화막 하드마스크와 텅스텐 하드마스크가 적층된 다수의 비트라인들을 형성하는 단계; 상기 반도체 기판 상에 비트라인들을 덮도록 유동성 절연막을 증착하는 단계; 상기 유동성 절연막을 비트라인들 사이 공간의 텅스텐 하드마스크 아래의 높이만큼만 매립하도록 식각하는 단계; 상기 식각된 유동성 절연막 및 비트라인 상에 치밀한 절연막을 증착하는 단계; 상기 치밀한 절연막을 비트라인의 텅스텐 하드마스크가 노출되도록 평탄화하는 단계; 상기 유동성 절연막이 경화되도록 어닐링하는 단계; 상기 치밀한 절연막과 유동성 절연막을 식각해서 홀을 형성하는 단계; 상기 비트라인의 텅스텐 하드마스크를 제거하는 단계; 및 상기 홀을 매립하도록 기판 비트라인 및 치밀한 절연막 상에 도전막을 증착하는 단계;를 포함한다.
상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 형성하며, 상기 치밀한 절연막은 HDP(High Density Plasma)막으로 형성한다.
상기 텅스텐 하드마스크는 300∼2000Å의 두께로 형성하며, 상기 질화막 하 드마스크는 1000∼3000Å의 두께로 형성한다.
상기 어닐링는 100∼500℃의 온도로 수행한다.
상기 평탄화는 세리아 계열의 연마제를 갖는 슬러리를 사용하여 수행한다.
상기 홀은 라인 타입으로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
본 발명은, 라인 타입의 스토리지 노드 콘택플러그를 형성하는 반도체 소자의 제조방법에 있어서, 상부에 질화막과 텅스텐 하드마스크를 갖는 비트라인을 형성한 후에 상기 비트라인을 덮도록 SOD막을 증착한다. 그 다음, 상기 SOD막을 비트라인의 텅스텐 하드마스크 아래의 높이만큼만 매립하도록 식각한 후, HDP막을 증착하여 비트라인간 공간을 완전히 매립한다.
이때, 상기 SOD막의 경질화를 위해 수행하는 어닐링 공정을 SOD막의 식각 후와 HDP막의 증착 전 사이에 수행해야 한다.
이렇게 하면, 상기 어닐링를 수행시 SOD막의 Si-O의 결합이 끊어져 O와 텅스텐이 반응해서 텅스텐 하드마스크가 산화되는 것을 방지할 수 있고, 후속 공정시 산화된 텅스텐 하드마스크가 손실되어 스토리지 노드 콘택간 브리지가 발생하는 것을 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 개선할 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부구조물이 형성된 반도체 기판(200) 상에 베리어막(202), 금속막(204), 질화막 하드마스크(206) 및 텅스텐 하드마스크(208)을 차례로 증착한다. 상기 금속막(204)은 100∼2000Å 정도의 두께로, 상기 질화막 하드마스크(206)는 1000∼3000Å 정도의 두께로, 그리고, 상기 텅스텐 하드마스크(208)는 300∼2000Å 정도의 두께로 각각 형성한다.
다음으로, 상기 텅스텐 하드마스크(208), 질화막 하드마스크(206), 금속막(204) 및 베리어막(202)를 패터닝하여 상부에 질화막 하드마스크(206)와 텅스텐 하드마스크(208)가 적층된 다수의 비트라인(210)들을 형성한다.
도 2b를 참조하면, 상기 비트라인(210)이 형성된 반도체 기판(200) 상에 비트라인(210)들을 덮도록 갭필(Gap-Fill) 특성이 우수한 SOD(Spin-On Dielectric)막(220)을 증착한다.
도 2c를 참조하면, 상기 SOD막(220)을 비트라인(210)들 사이 공간의 텅스텐 하드마스크(208) 아래의 높이만큼만 매립하도록 식각한다. 상기 식각은 습식 식각 방식으로 수행하며, 식각 후에 SOD막은 비트라인(210) 상부의 텅스텐 하드마스크(208)를 제외한 나머지 비트라인(210) 부분만을 매립한다.
도 2d를 참조하면, 상기 식각된 SOD막(220)이 경화되도록 기판(200) 결과물을 어닐링한다. 이때, 상기 어닐링은 500℃ 이하의 온도, 바람직하게는, 100∼500℃ 정도의 온도로 수행한다.
여기서, 상기 어닐링시 SOD막(220)의 Si-O의 결합이 끊어지더라도 비트라인(210)의 텅스텐 하드마스크(208) 부분은 SOD막(220)에 의해 매립되지 않았기 때 문에 산화되지 않는다.
도 2e를 참조하면, 상기 어닐링된 SOD막(220) 및 비트라인(210) 상에 상기 비트라인(210)간 공간을 완전히 매립하도록 HDP(High Density Plasma)막(230)을 증착한다.
도 2f를 참조하면, 상기 HDP막(230)을 비트라인(210)의 텅스텐 하드마스크(208)가 노출되도록 CMP(Chemical Mechanical Polishing)하여 비트라인(210)들의 평탄화를 이룬다. 상기 CMP는 세리아 계열의 연마제를 갖는 슬러리를 사용하여 수행한다.
이때, 상기 SOD막(220)의 경질화를 위해 수행하였던 어닐링을 상기 HDP막(230)의 CMP 후에 수행하여도 무방하다.
도 2g를 참조하면, 상기 CMP된 HDP막(230) 상에 상기 비트라인(210)들 사이의 스토리지 노드 콘택 형성 영역을 노출시키면서 라인 타입의 개구부를 갖는 마스크 패턴(도시안됨)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용해서 HDP막(230)과 SOD막(220)을 식각해서 비트라인(210)을 포함하여 스토리지 노드 콘택플러그 형성 영역을 한정하는 라인 타입 홀(H)을 형성한다.
도 2h를 참조하면, 상기 라인 타입 홀(H)이 형성된 기판(200) 결과물을 클리닝하여 비트라인(210)의 텅스텐 하드마스크를 제거한다.
도 2i를 참조하면, 상기 라인 타입 홀(H)을 매립하도록 기판(200) 결과물 상에 도전막으로서 폴리실리콘막(240)을 증착하고, 그리고 나서, 상기 폴리실리콘막(240)을 비트라인(210)의 질화막 하드마스크(206)가 노출될 때까지 에치백(Etch Back)하여 라인 타입의 스토리지 노드 콘택플러그를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 SOD막을 비트라인의 텅스텐 하드마스크 아래의 높이만큼 매립시킨 후, 상기 SOD막이 경화되도록 어닐링을 수행함으로써 상기 어닐링시 텅스텐 하드마스크가 산화되어 손실되는 것을 방지할 수 있으며, 또한, 상기 텅스텐 하드마스크의 손실로 인한 질화막 하드마스크의 손실을 방지할 수 있다.
따라서, 발명은 상기 텅스텐 및 질화막 하드마스크가 손실됨으로써 유발되는 스토리지 노드 콘택간 브리지를 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 SOD막의 어닐링시 텅스텐 하드마스크의 산화를 방지함으로써, 후속 식각 공정시 산화된 텅스텐 하드마스크가 손실되는 것을 방지할 수 있다.
또한, 본 발명은 상기 텅스텐 하드마스크가 손실됨으로써 유발되는 스토리지 노드 콘택간 브리지를 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 개선 할 수 있다.
Claims (12)
- 반도체 기판 상에 상부에 질화막 하드마스크와 텅스텐 하드마스크가 적층된 다수의 비트라인들을 형성하는 단계;상기 반도체 기판 상에 비트라인들을 덮도록 유동성 절연막을 증착하는 단계;상기 유동성 절연막을 비트라인들 사이 공간의 텅스텐 하드마스크 아래의 높이만큼만 매립하도록 식각하는 단계;상기 식각된 유동성 절연막이 경화되도록 어닐링하는 단계;상기 어닐링된 유동성 절연막 및 비트라인 상에 치밀한 절연막을 증착하는 단계;상기 치밀한 절연막을 비트라인의 텅스텐 하드마스크가 노출되도록 평탄화하는 단계;상기 치밀한 절연막과 유동성 절연막을 식각해서 홀을 형성하는 단계;상기 비트라인의 텅스텐 하드마스크를 제거하는 단계; 및상기 홀을 매립하도록 기판 비트라인 및 치밀한 절연막 상에 도전막을 증착하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 형성하며, 상기 치밀한 절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 텅스텐 하드마스크는 300∼2000Å의 두께로 형성하며, 상기 질화막 하드마스크는 1000∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 어닐링는 100∼500℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화는 세리아 계열의 연마제를 갖는 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 홀은 라인 타입으로 형성하는 반도체 소자의 제조방법.
- 반도체 기판 상에 상부에 질화막 하드마스크와 텅스텐 하드마스크가 적층된 다수의 비트라인들을 형성하는 단계;상기 반도체 기판 상에 비트라인들을 덮도록 유동성 절연막을 증착하는 단계;상기 유동성 절연막을 비트라인들 사이 공간의 텅스텐 하드마스크 아래의 높이만큼만 매립하도록 식각하는 단계;상기 식각된 유동성 절연막 및 비트라인 상에 치밀한 절연막을 증착하는 단계;상기 치밀한 절연막을 비트라인의 텅스텐 하드마스크가 노출되도록 평탄화하는 단계;상기 유동성 절연막이 경화되도록 어닐링하는 단계;상기 치밀한 절연막과 유동성 절연막을 식각해서 홀을 형성하는 단계;상기 비트라인의 텅스텐 하드마스크를 제거하는 단계; 및상기 홀을 매립하도록 기판 비트라인 및 치밀한 절연막 상에 도전막을 증착하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 유동성 절연막은 SOD(Spin-On Dielectric)막으로 형성하며, 상기 치밀 한 절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 텅스텐 하드마스크는 300∼2000Å의 두께로 형성하며, 상기 질화막 하드마스크는 1000∼3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 어닐링는 100∼500℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 평탄화는 세리아 계열의 연마제를 갖는 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 홀은 라인 타입으로 형성하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1020060128132A KR20080055162A (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자의 제조방법 |
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| KR1020060128132A KR20080055162A (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080055162A true KR20080055162A (ko) | 2008-06-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060128132A KR20080055162A (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자의 제조방법 |
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|---|---|
| KR (1) | KR20080055162A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979245B1 (ko) * | 2008-11-06 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7910480B2 (en) | 2008-12-26 | 2011-03-22 | Hynix Semiconductor Inc. | Method for insulating wires of semiconductor device |
-
2006
- 2006-12-14 KR KR1020060128132A patent/KR20080055162A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979245B1 (ko) * | 2008-11-06 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7910480B2 (en) | 2008-12-26 | 2011-03-22 | Hynix Semiconductor Inc. | Method for insulating wires of semiconductor device |
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