KR20080058007A - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법은, 반도체 기판 상에 상부에 질화막과 텅스텐막 및 상기 질화막과 텅스텐막 사이에 개재되어 질화막과 텅스텐막의 접착성을 향상시키는 텅스텐질화막의 적층막 구조로 이루어진 하드마스크를 갖는 다수의 비트라인들을 형성하는 단계; 상기 비트라인들을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각해서 홀을 형성하는 단계; 상기 하드마스크의 텅스텐막을 제거하는 단계; 및 상기 홀을 매립하도록 도전막을 형성하여 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1e는 본 발명의 실시에에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 베리어막
104 : 금속막 106 : 질화막
108 : 텅스텐질화막 110 : 텅스텐막
120 : 하드마스크 130 : 비트라인
140 : 층간절연막 H : 스토리지 노드 콘택 플러그용 홀
150 : 폴리실리콘막 160 : 스토리지 노드 콘택 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 라인 타입(Line Type)의 스토리지 노드 콘택 플러그 형성시 비트라인의 텅스텐 하드마스크의 필링(Peeling) 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에는 채널을 통해 캐패시터에 전하가 저장되도록 전류를 접합 영역에 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense Amplifier)에 전달하는 역할을 하는 비트라인(Bit Line)이 형성된다.
또한, 상기 캐패시터는 데이터를 저장하는 기억 장소로서 기능하며, 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체(Dielectric)막이 개재된 구조로 형성된다.
한편, 반도체 고자의 고집적화가 진행됨에 따라 상하부 도전체간 전기적 연결통로 역할을 하는 콘택홀의 크기도 점차 감소하고 있으며, 이에, 스토리지 노드 콘택 플러그를 라인 타입으로 형성하는 방법이 제안된 바 있다.
이하에서는, 라인 타입의 스토리지 노드 콘택 플러그 형성 공정을 포함하는 종래의 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 베리어막과 비트라인용 도전막을 형성하고 상기 도전막 상에 하드마스크막을 형성한 다음, 상기 하드마스크막 및 도전막을 차례로 식각하여 비트라인을 형성한다.
이어서, 상기 비트라인이 형성된 결과물 상에 비트라인간 공간을 메우도록 층간절연막을 증착한 후, 상기 층간절연막을 비트라인의 질화막 하드마스크가 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 비트라인들의 평탄화를 이룬다.
다음으로, 상기 CMP된 층간절연막 상에 상기 비트라인들 사이의 스토리지 노 드 콘택 형성 영역을 노출시키면서 라인 타입의 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용해서 층간절연막을 식각하여 콘택홀을 형성한다.
계속해서, 상기 콘택홀을 폴리실리콘막으로 매립한 후, 상기 폴리실리콘막을 비트라인의 질화막 하드마스크가 노출될 때까지 에치백하여 라인 타입의 스토리지 노드 콘택 플러그를 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 반도체 소자를 제조한다.
한편, 상기 층간절연막의 CMP과 콘택홀을 형성하기 위한 식각 공정 및 스토리지 노드 콘택 플러그를 형성하기 위한 폴리실리콘막의 에치백시 질화막 하드마스크의 손실을 최소화하기 위해 상기 질화막 하드마스크 상에 텅스텐 하드마스크를 형성하는 방법이 제안된 바 있다. 상기 텅스텐 하드마스크는 통상 PVD(Physical Vapor Deposition) 방식을 통해 형성한다.
그러나, 이 경우에는 PVD 방식을 통해 형성된 텅스텐 하드마스크와 그 아래의 질화막 하드마스크는 서로 접착성이 좋지 않기 때문에, 후속 식각과 클리닝 및 열처리 공정시 텅스텐 하드마스크에 필링 현상이 유발된다.
이러한 텅스텐 하드마스크의 필링 현상은 스토리지 노드 콘택 플러그를 형성하기 위한 에치백 공정시 스토리지 노드 콘택 플러그 간의 분리(Isolation)를 어렵게 하여 스토리지 노드 콘택 플러그간 브리지(Bridge)를 유발하며, 그 결과, 반도체 소자 특성 및 신뢰성이 저하된다.
따라서, 본 발명은 라인 타입(Line Type)의 스토리지 노드 콘택 플러그 형성시 비트라인의 텅스텐 하드마스크의 필링(Peeling) 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 텅스텐 하드마스크의 필링 현상을 방지함으로써, 스토리지 노드 콘택 플러그간 브리지(Bridge)를 방지하여 반도체 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조방법은, 반도체 기판 상에 상부에 질화막과 텅스텐막 및 상기 질화막과 텅스텐막 사이에 개재되어 질화막과 텅스텐막의 접착성을 향상시키는 텅스텐질화막의 적층막 구조로 이루어진 하드마스크를 갖는 다수의 비트라인들을 형성하는 단계; 상기 비트라인들을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각해서 홀을 형성하는 단계; 상기 하드마스크의 텅스텐막을 제거하는 단계; 및 상기 홀을 매립하도록 도전막을 형성하여 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함한다.
상기 텅스텐질화막은 텅스텐막과 동일 챔버 내에서 인-시튜(In-Situ) 방식으로 형성된다.
상기 텅스텐질화막은 10∼100Å의 두께를 갖는다.
상기 홀은 라인 타입으로 형성한다.
상기 스토리지 노드 콘택 플러그를 형성하는 단계는, 상기 홀을 매립하도록 도전막을 증착하는 단계; 및 상기 도전막을 비트라인 하드마스크의 텅스텐질화막이 노출되도록 에치백, 또는, CMP(Chemical Mechanical Polishing)하는 단계;를 포함한다.
하부 구조물이 형성된 반도체 기판 상에 비트라인용 도전막을 형성하는 단계; 상기 비트라인용 도전막 상에 하드마스크를 형성하는 단계; 및 상기 하드마스크와 비트라인용 도전막을 식각하여 비트라인을 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 하드마스크는 질화막과 텅스텐막 및 상기 질화막과 텅스텐막 사이에 개재되어 질화막과 텅스텐막의 접착성을 향상시키는 텅스텐질화막의 적층막 구조로 형성한다.
상기 텅스텐질화막은 텅스텐막과 동일 챔버 내에서 인-시튜(In-Situ) 방식으로 형성한다.
상기 텅스텐질화막은 10∼100Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 라인 타입의 스토리지 노드 콘택 플러그를 형성하는 반도체 소자의 제조방법에 있어서, 비트라인의 상부에 질화막, 텅스텐질화막 및 텅스텐막의 적층막 구조를 갖는 하드마스크를 형성한다.
이렇게 하면, 질화막 하드마스크 상부에 텅스텐 하드마스크를 형성함으로써 후속 CMP 및 에치백 공정시 질화막 하드마스크의 손실을 최소화할 수 있으며, 또 한, 질화막 하드마스크와 텅스텐 하드마스크 사이에 상기 질화막 하드마스크와 텅스텐 하드마스크간의 접착성을 향상시킬 수 있는 텅스텐질화막 하드마스크를 형성함으로써 후속 공정시 텅스텐 하드마스크의 필링(Peeling) 현상을 방지할 수 있다.
따라서, 본 발명은 상기 텅스텐 하드마스크의 필링 현상으로 인해 유발되는 스토리지 노드 콘택 플러그간 브리지(Bridge)를 방지하여 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1e는 본 발명의 실시에에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하부구조물(도시안됨)이 형성된 반도체 기판(100) 상에 베리어막(102), 금속막(104), 질화막(106), 텅스텐질화막(108) 및 텅스텐막(110)을 차례로 증착한다. 그리고, 상기 금속막(104)은 텅스텐막으로 형성한다.
다음으로, 상기 텅스텐막(110), 텅스텐질화막(108), 질화막(106), 금속막(104) 및 베리어막(102)를 패터닝하여 상부에 질화막(106)과 텅스텐질화막(108) 및 텅스텐막(110)으로 이루어진 하드마스크(120)가 구비된 다수의 비트라인(1300)들을 형성한다.
여기서, 상기 텅스텐질화막(108)은 질화막(106)과 텅스텐막(110) 사이에 형성되어 상기 질화막(106)과 텅스텐막(110)의 접착성을 향상시키는 역할을 하며, 이를 통해, 후속 식각, 클리닝 및 열처리 공정시 텅스텐(110)의 필링 현상을 방지할 수 있다.
도 1b를 참조하면, 상기 비트라인(130)이 형성된 반도체 기판(100) 결과물 사에 상기 비트라인(130)들을 덮도록 층간절연막(140)을 형성한다. 그 다음, 상기 층간절연막(140)을 비트라인(130) 상부에 형성된 하드마스크(120)의 텅스텐막(110)이 노출되도록 평탄화시킨다.
도 1c를 참조하면, 상기 평탄화 공정이 수행된 기판(100) 결과물 상에 비트라인(130)을 포함하여 상기 비트라인(130)들 사이의 스토리지 노드 콘택 플러그 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한다. 다음으로, 상기 마스크패턴에 의해 노출된 층간절연막 부분을 식각하여 라인 타입의 개구부를 갖는 스토리지 노드 콘택 플러그용 홀(H)을 형성한 후, 마스크패턴을 제거한다.
도 1d를 참조하면, 상기 홀(H)이 형성된 기판(100) 결과물을 세정하여 하드마스크의 텅스텐막을 제거한 다음, 스토리지 노드 콘택 플러그용 홀(H)을 매립하도록 폴리실리콘막(150)을 증착한다.
도 1e를 참조하면, 상기 폴리실리콘막(150)을 비트라인(130) 상부에 형성된 텅스텐질화막(108)이 노출되도록 에치백(Etch Back)하여 반도체 기판의 비트라인(130) 사이의 스토리지 노드 콘택 플러그 형성 영역에 라인 타입의 스토리지 노드 콘택 플러그(160)를 형성한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 반도체 소자를 제조한다.
여기서, 본 발명은 비트라인 상부의 하드마스크를 질화막과 텅스텐막, 그리고, 상기 질화막과 텅스텐막 사이에 질화막과 텅스텐막의 접착성을 향상시키기 위한 텅스텐질화막이 개재된 구조로 형성함으로써, 후속 공정시 텅스텐막에 필링 현 상이 발생하는 것을 방지할 수 있다.
따라서, 본 발명은 상기 텅스텐 하드마스크의 필링 현상으로 인해 유발되는 스토리지 노드 콘택 플러그간 브리지(Bridge)를 억제할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 라인 타입의 스토리지 노드 콘택 플러그를 형성하는 반도체 소자의 제조방법에 있어서, 비트라인 상부에 질화막과 텅스텐질화막 및 텅스텐막의 적층막 구조를 갖는 하드마스크를 형성함으로써 후속 공정시 텅스텐 하드마스크의 필링 현상을 방지할 수 있다.
또한, 본 발명은 상기 텅스텐 하드마스크의 필링 현상을 방지함으로써 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
Claims (8)
- 반도체 기판 상에 상부에 질화막과 텅스텐막 및 상기 질화막과 텅스텐막 사이에 개재되어 질화막과 텅스텐막의 접착성을 향상시키는 텅스텐질화막의 적층막 구조로 이루어진 하드마스크를 갖는 다수의 비트라인들을 형성하는 단계;상기 비트라인들을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각해서 홀을 형성하는 단계;상기 하드마스크의 텅스텐막을 제거하는 단계; 및상기 홀을 매립하도록 도전막을 형성하여 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 텅스텐질화막은 텅스텐막과 동일 챔버 내에서 인-시튜(In-Situ) 방식으로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 텅스텐질화막은 10∼100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 홀은 라인 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 콘택 플러그를 형성하는 단계는,상기 홀을 매립하도록 도전막을 증착하는 단계; 및상기 도전막을 비트라인 하드마스크의 텅스텐질화막이 노출되도록 에치백, 또는, CMP(Chemical Mechanical Polishing)하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 하부 구조물이 형성된 반도체 기판 상에 비트라인용 도전막을 형성하는 단계;상기 비트라인용 도전막 상에 하드마스크를 형성하는 단계; 및상기 하드마스크와 비트라인용 도전막을 식각하여 비트라인을 형성하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서,상기 하드마스크는 질화막과 텅스텐막 및 상기 질화막과 텅스텐막 사이에 개재되어 질화막과 텅스텐막의 접착성을 향상시키는 텅스텐질화막의 적층막 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 텅스텐질화막은 텅스텐막과 동일 챔버 내에서 인-시튜(In-Situ) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 텅스텐질화막은 10∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|---|
| CN111919284A (zh) * | 2018-03-01 | 2020-11-10 | 应用材料公司 | 在器件制造中形成金属硬掩模的系统和方法 |
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2006
- 2006-12-21 KR KR1020060132018A patent/KR20080058007A/ko not_active Application Discontinuation
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