KR100429877B1 - 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법 - Google Patents

금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명의 금속막-절연체-금속막 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법은, 비아 컨택 형성 영역과 금속-절연체-금속 커패시터 형성 영역을 갖는 반도체 소자를 제조하는 방법이다. 본 발명에 따르면, 먼저 제1 층간 절연막상에 비아 컨택 및 커패시터 전극 형성을 위한 제1 금속막들을 상호 이격된 트랜치 형태로 형성한다. 비아 컨택 형성을 위한 제1 금속막은 덮고 커패시터 전극 형성을 위한 제1 금속막은 노출시키는 개구부를 갖는 제2 층간 절연막을 형성한다. 노출된 제1 금속막 표면 위에 유전체막을 형성한다. 개구부 내부를 채우도록 유전체막 위에 제2 금속막을 형성한다. 비아 컨택 형성 영역만을 노출시키는 제1 마스크막 패턴을 사용하여 비아 컨택 형성 영역의 제1 금속막 표면을 노출시키는 비아 컨택을 형성한다. 비아 컨택 내에 제3 금속막을 형성한다. 제2 층간 절연막, 제2 금속막 및 제3 금속막 표면 위에 제3 층간 절연막을 형성한다. 비아 컨택 형성 영역 및 커패시터 형성 영역을 노출시키는 제2 마스크막 패턴을 사용하여 제2 금속막 및 제3 금속막의 표면을 노출시키는 컨택 홀들을 형성한다. 그리고 컨택 홀들 내에 제4 금속막들을 형성한다.

Description

금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법{Method for semiconductor device having metal-insulator-metal capacitor and via contact}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함으로써 칩에서 각 소자가 차지하는 면적도 점차 줄어들고 있다. DRAM(Dynamic Random Access Memory) 소자의 정보를 저장하는 커패시터의 경우에도 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 커패시턴스를 가질 것이 요구되고 있다. 이에 따라, 하부 전극 및 상부 전극이 금속으로 이루어진 금속-절연체-금속(MIM : Metal-Insulator-Metal) 커패시터가 제안된 바 있다.
이와 같은 MIM 커패시터에 있어서, 금속으로 이루어진 상부 전극 및 하부 전극을 형성하기 위해서는, 금속막을 패터닝하기 위한 식각 과정이 요구된다. 그러나 소자의 고집적화 추세에 따라 금속막에 대한 식각이 용이하지 않으며, 특히 양호한 일렉트로마이그레이션(electromigration) 저항과 대략 1.7Ω㎝의 비교적 낮은 전기 저항을 갖는 구리(Cu)의 경우 그 식각이 더욱 어렵다는 문제에 직면한다. 따라서 최근에 금속막에 대한 식각 과정을 제거한 다마신(damascene) 공정을 사용하여 상부 전극 및 하부 전극을 형성하는 방법이 제안된 바 있다. 미합중국 특허 번호 제 6,025,226호에는 이와 같이 다마신 공정을 사용하여 MIM 커패시터 및 비아 컨택을 형성하는 방법이 개시되어 있다. 이를 도면을 참조하여 설명하면 다음과같다.
도 1 내지 도 7은 상기 미합중국 특허 번호 제 6,025,226호에 개시된 종래의 다마신 공정을 사용한 MIN 커패시터 및 비아 컨택을 형성하는 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 도시된 바와 같이, 제1 도전성 배선(110) 및 제2 도전성 배선(115)을 포함하는 제1 배선층(101)을 제1 층간 절연막(105) 위에 형성한다. 이어서 제2 층간 절연막(107)을 제1 층간 절연막(105)과 제1 및 제2 도전성 배선(110, 115) 위에 형성한다. 다음에 도 2에 도시된 바와 같이, 제2 층간 절연막(107)을 패터닝하여 제1 개구부(120) 및 제2 개구부(130)를 형성한다. 제1 및 제2 개구부(120, 130)는 제1 도전성 배선(110) 및 제2 도전성 배선(115)의 표면을 각각 노출시킨다.
다음에 도 3에 도시된 바와 같이, 전면에 절연체(122)를 적층한다. 그리고 도 4에 도시된 바와 같이, 제2 개구부(130)의 상부에 트랜치(132)를 형성한다. 이 트랜치(132)를 형성하기 위한 식각 공정을 진행하는 동안, 제1 개구부(120)와 제1 개구부(120) 내의 절연체(122)는 소정의 마스크막 패턴에 의해 식각되지 않고 보호된다. 반면에, 상기 식각 공정을 진행하는 동안, 절연체(122)는 제2 개구부(130)의 바닥으로부터 제거된다. 상기 트랜치(132)는 제2 개구부(130)의 폭보다 큰 폭을 가진다.
다음에 도 5에 도시된 바와 같이, 제1 도전체(124)를 제1 및 제2 개구부(120, 130) 내에 적층하고, 제2 층간 절연막(107) 및 제1 도전체(124)가 각각 노출되도록 평탄화(polishing) 공정을 진행한다. 다음에 도 6에 도시된 바와 같이, 제3 층간 절연막(109)을 제2 층간 절연막(107) 및 제1 도전체(124) 위에 형성하고, 패터닝하여 제3 개구부(140)를 형성한다. 제3 개구부(140)는 제1 및 제2 개구부(120, 130) 내의 제1 도전체(124) 표면을 노출시킨다. 다음에 도 7에 도시된 바와 같이, 전면에 제2 도전체(142)를 적층하여 제3 개구부(140) 내부를 채운다.
이와 같은 종래 방법은 다마신 방법을 채택함으로써 식각 공정이 어려운 금속막에 대해 식각 공정을 진행할 필요가 없으며, 또한 기존의 방법에 비하여 적은 개수의 마스크막만을 요구한다는 장점이 있다. 그러나 다음과 같은 문제점도 또한 내포하고 있다.
첫째로, MIM 커패시터 부분과 비아 컨택 부분에 절연체(122)가 동시에 만들어진다. 즉 이 절연체(122)는 MIM 커패시터의 유전체막으로서 작용하므로 MIM 커패시터 부분에서는 존재하여야 하지만, 비아 컨택 부분에서는 존재하지 않아야 할 물질막이다. 따라서 비아 컨택 부분에서 절연체(122)는 제2 개구부(130)의 바닥으로부터 제거되어야 한다(도 4 참조). 이때 상기 제2 개구부(130)의 바닥으로부터 절연체(122)를 제거하고 이어서 장벽 금속층(미도시)을 적층하기 전에 자연 산화막을 제거하기 위한 RF(Radio Frequency) 식각 공정이 필수적으로 수반되어야 한다. 그러나 상기 RF 식각 공정에 의한 유전체막 표면의 데미지(damage)로 인하여 MIM 커패시터의 성능이 저하된다는 문제가 있다.
둘째로, 비아 컨택 부분의 제1 도전체(124) 측면에 절연체(122)가 존재함으로써, 비아 컨택 저항이 감소될 뿐만 아니라, 어스팩트 비(aspect ratio)가 증가하게 되어 후속의 제1 도전체(124) 적층이 정상적으로 이루어지기 어렵다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 비아 컨택 부분에는 절연체가 존재하지 않으며, RF 식각 공정이 불필요한 MIM 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1 내지 도 7은 종래의 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8 내지 도 14는 본 발명에 따른 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
700, 720, 780...제1, 제2 및 제3 층간 절연막
710, 740, 770...제1, 제2 및 제3 캡핑층
730, 760, 870, 970...컨택 홀 750, 790...마스크막 패턴
800, 900...제1 장벽 금속층 810, 910...제1 금속막
830...제3 장벽 금속층 840...제3 금속막
850, 950...제4 장벽 금속층 860, 960...제4 금속막
920...유전체막 930...제2 장벽 금속층
940...제2 금속막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법은, 비아 컨택 형성 영역과 금속-절연체-금속 커패시터 형성 영역을 갖는 반도체 소자를 제조하는 방법으로서, 먼저 제1 층간 절연막상에 비아 컨택 및 커패시터 전극 형성을 위한 제1 금속막들을 상호 이격된 트랜치 형태로 형성한다. 상기 비아 컨택 형성을 위한 제1 금속막은 덮고 상기 커패시터 전극 형성을 위한 제1 금속막은 노출시키는 개구부를 갖는 제2 층간 절연막을 형성한다. 상기 노출된 제1 금속막 표면 위에 유전체막을 형성한다. 상기 개구부 내부를 채우도록 상기 유전체막 위에 제2 금속막을 형성한다. 상기 비아 컨택 형성 영역만을 노출시키는 제1 마스크막 패턴을 사용하여 상기 비아 컨택 형성 영역의 제1 금속막 표면을 노출시키는 비아 컨택을 형성한다. 상기 비아 컨택 내에 제3 금속막을 형성한다. 상기 제2 층간 절연막, 제2 금속막 및 제3 금속막 표면 위에 제3 층간 절연막을 형성한다. 상기 비아 컨택 형성 영역 및 커패시터 형성영역을 노출시키는 제2 마스크막 패턴을 사용하여 상기 제2 금속막 및 제3 금속막의 표면을 노출시키는 컨택 홀들을 형성한다. 그리고 상기 컨택 홀들 내에 제4 금속막들을 형성한다.
상기 제1 금속막들을 형성하는 단계는, 상기 제1 층간 절연막 위에 상기 비아 컨택 영역 및 커패시터 형성 영역을 각각 노출시키는 마스크막 패턴을 형성하는 단계와, 상기 마스크막 패턴을 식각 마스크로 상기 제1 층간 절연막을 일정 깊이로 식각하여 상기 비아 컨택 영역 및 커패시터 형성 영역에 상호 일정 간격 이격된 트랜치들을 형성하는 단계와, 상기 마스크막 패턴을 제거하는 단계와, 상기 트랜치가 채워지도록 상기 제1 금속막을 형성하는 단계, 및 상기 제1 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하여 상기 제1 금속막들을 상호 분리시키는 단계를 포함하는 것이 바람직하다. 이 경우 상기 층간 절연막과 상기 제1 금속막 사이에 제1 장벽 금속층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 금속막들을 형성한 후에, 상기 제1 층간 절연막 및 상기 제1 금속막들 표면 위에 제1 캡핑층을 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 제1 캡핑층은 200-1000Å의 두께를 갖는 나이트라이드막을 사용하여 형성할 수 있다.
상기 제2 층간 절연막은 상기 커패시터 형성 영역 위의 제1 캡핑층 표면을 노출시키는 개구부를 갖도록 형성하는 것이 바람직하다. 그리고 상기 제2 층간 절연막은 3000-10000Å의 두께를 갖는 산화막을 사용하여 형성하는 것이 바람직하다.
상기 유전체막은 산화막, 나이트라이드막 또는 상기 산화막과 나이트라이드막의 복합막으로 형성하는 것이 바람직하다.
상기 제2 금속막을 형성하는 단계는, 상기 유전체막 위에 제2 금속막을 형성하는 단계, 및 상기 제2 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것이 바람직하다. 이 경우 상기 유전체막 및 제2 금속막 사이에 제2 장벽 금속층을 형성하는 단계를 더 포함할 수 있다.
본 발명에 있어서, 상기 비아 컨택을 형성하고 상기 제1 마스크막 패턴이 있는 상태에서 RF 식각 공정을 수행하는 단계를 더 포함하는 것도 바람직하다.
또한 상기 제2 금속막들을 형성한 후에, 상기 제2 층간 절연막 및 상기 제2 금속막들 표면 위에 제2 캡핑층을 형성하는 단계를 더 포함하는 것도 바람직하다. 이 경우 상기 제2 캡핑층은 나이트라이드막을 사용하여 형성할 수 있다.
또한 상기 제3 금속막을 형성하기 전에 상기 비아 컨택 내에서 상기 비아 컨택 영역의 제1 금속막 표면과 접하는 제3 장벽 금속층을 형성하는 단계를 더 포함하는 것도 바람직하다.
또한 상기 제4 금속막들을 형성하기 전에 상기 컨택 홀 내에서 상기 제2 금속막 및 상기 제3 금속막 표면과 각각 접하는 제4 장벽 금속층들을 형성하는 단계를 더 포함하는 것도 바람직하다.
그리고 상기 제1 금속막들, 제2 금속막, 제3 금속막 및 제4 금속막들은 구리막을 사용하여 형성하는 것이 바람직하다. 이 경우 상기 제1 금속막들, 제2 금속막, 제3 금속막 및 제4 금속막들은 스퍼터링법에 의한 구리 종자를 형성한 후에 전기 도금법을 사용하여 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 8 내지 도 14는 본 발명에 따른 MIM 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8에 도시된 바와 같이, 제1 층간 절연막(700) 위에 제1 금속막들(810, 910)을 상호 일정 간격 이격되도록 형성한다. 이때 제1 금속막(810)은 비아 컨택(via contact)을 형성하기 위한 것이며, 제1 금속막(910)은 MIM 커패시터를 형성하기 위한 것이다. 제1 층간 절연막(700)과 제1 금속막들(810, 910) 사이에는 각각 제1 장벽 금속층들(800, 900)이 개재되도록 한다.
상기 제1 금속막들(810, 910)을 형성하기 위해서는, 먼저 제1 층간 절연막(700) 위에 마스크막 패턴(미도시)을 형성한다. 이 마스크막 패턴은 제1 금속막들(810, 910)이 형성될 부분의 제1 층간 절연막(700) 표면을 노출시킨다. 다음에 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제1 층간 절연막(700) 일정 깊이까지 트랜치를 형성한다. 그리고 상기 마스크막 패턴을 제거한 후, 제1 장벽 금속층(800, 900) 및 제1 금속막(810, 910)을 각각 적층한다. 제1 장벽 금속층(800, 900)은 스퍼터링을 사용하여 적층할 수 있다. 제1 금속막(810, 910)은 구리(Cu) 종자(seed)를 형성한 후에 전기 도금(electroplating)법을 사용하여 적층할 수 있다. 상기 제1 장벽 금속층(800, 900) 및 제1 금속막(810, 910)을 적층한 후에는 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)법을 사용하여 제1 금속막들(810, 910)을 상호 분리시킨다. 이때 상기 제1 금속막들(810, 910)의 두께는 대략 3000-10000Å이 되도록 한다.
다음에 도 9에 도시된 바와 같이, 제1 층간 절연막(700) 및 제1 금속막들(810, 910) 표면 위에 제1 캡핑층(710) 및 제2 층간 절연막(720)을 순차적으로 형성한다. 제1 캡핑층(710)은 구리 성분이 확산하는 것을 방지하고, 후속 비아 컨택 홀 형성을 위한 식각 공정시에 식각 정지막으로 사용하기 위한 것이다. 이 제1 캡핑층(710)은 대략 200-1000Å의 두께를 갖는 나이트라이드(nitride)막을 사용하여 형성한다. 상기 제2 층간 절연막(720)은 대략 3000-10000Å의 두께를 갖는 산화막을 사용하여 형성한다.
다음에 도 10에 도시된 바와 같이, 제1 금속막(910)의 표면 일부를 노출시키는 컨택 홀(730)을 형성한다. 그리고 전 표면상에 유전체막(920)을 형성한다. 상기 컨택 홀(730) 형성을 위하여, 먼저 제2 층간 절연막(720) 위에 마스크막 패턴(미도시)을 형성한다. 그리고 이 마스크막 패턴을 식각 마스크로 한 식각 공정을 진행하여 제2 층간 절연막(720) 및 제1 캡핑층(710)의 일부를 제거한다. 상기 식각 공정은 제1 금속막(910) 표면이 노출될 때까지 진행한다. 경우에 따라서, 상기 식각 공정은 제1 캡핑층(710) 표면이 노출될 때까지 진행할 수도 있다. 이 경우는 후속의 커패시터 유전체막으로서 제1 캡핑층(710)과 동일한 막질인 나이트라이드막을 사용하는 경우이다. 상기 컨택 홀(730)을 형성한 후에는, 제2 층간 절연막(720) 노출 표면 및 제1 금속막(910) 표면 위에 유전체막(920)을 형성한다. 이 유전체막(920)은 화학 기상 증착법을 이용한 산화막이나 나이트라이드막을 사용하여 형성하며, 경우에 따라서는 상기 산화막과 나이트라이드막의 복합막을 사용하여 형성할 수 있다. 상기 유전체막(920)의 두께는 소망하는 커패시터의 정전 용량에 맞게 조절한다. 예컨대 소망하는 단위 면적당 정전 용량이 1.0fF/㎛2인 경우, 사용하는 막질이 유전 상수가 3.9인 산화막일 때는 대략 345Å의 두께로 형성하고, 사용하는 막질이 유전 상수가 7.5인 나이트라이드막일 때는 대략 664Å의 두께로 형성한다.
다음에 도 11에 도시된 바와 같이, 유전체막(920) 위에 제2 장벽 금속층(930) 및 제2 금속막(940)을 각각 적층한다. 제2 장벽 금속층(930)은 스퍼터링을 사용하여 적층할 수 있다. 제2 장벽 금속층(920)으로서는 대략 200-1000Å 두께의 TaN막을 사용한다. 제2 금속막(940)은, 먼저 제2 장벽 금속층(930) 위에대략 500-2000Å 두께의 구리(Cu) 종자(seed)를 형성한 후에, 전기 도금법을 사용하여 적층할 수 있다. 상기 제2 장벽 금속층(930) 및 제2 금속막(940)을 적층한 후에는 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)법을 사용하여, 제2 층간 절연막(720) 표면이 노출되도록 제2 금속막(940), 제2 장벽 금속층(930) 및 유전체막(920)의 일부를 제거한다.
이때 유전체막(920)은 MIM 커패시터 형성 부분에만 만들어진다. 그리고 비아 컨택 형성 부분은 제2 층간 절연막(720)에 의해 덮여 있는 상태이다. 따라서 상기 제2 장벽 금속층(930)을 형성하기 전에, 유전체막(920) 위의 자연 산화막을 제거하기 위한 RF 식각 공정을 수행할 필요가 없으며, 이에 따라 기존의 RF 식각에 따른 커패시터의 성능 저하를 방지할 수 있다.
다음에는 제2 층간 절연막(720), 유전체막(920), 제2 장벽 금속층(930) 및 제2 금속막(940)의 노출 표면 위에 제2 캡핑층(740)을 형성한다. 상기 제2 캡핑층(740)은, 제1 캡핑층(710)과 마찬가지로, 구리 성분이 확산하는 것을 방지하고, 후속 비아 컨택 홀 형성을 위한 식각 공정시에 식각 정지막으로 사용하기 위한 것이다. 이 제2 캡핑층(740)은 나이트라이드막을 사용하여 형성한다.
다음에 도 12에 도시된 바와 같이, 제2 캡핑층(740) 위에 마스크막 패턴(750)을 형성한다. 이 마스크막 패턴(750)은 포토레지스트막 패턴으로서, 비아 컨택이 형성될 부분의 제2 캡핑층(740) 표면을 노출시키는 개구부를 갖는 반면에, 커패시터가 형성될 부분은 완전히 덮는다. 다음에 상기 마스크막 패턴(750)을 식각 마스크로 한 식각 공정을 진행하여 제2 캡핑층(740), 제2 층간 절연막(720)및 제1 캡핑층(710)을 순차적으로 제거한다. 그러면 제1 금속막(820)의 일부 표면을 노출시키는 비아 컨택 홀(760)이 형성된다. 상기 식각 공정은 건식 식각 공정을 사용하여 수행할 수 있다. 상기 비아 컨택 홀(760)을 형성한 후에는 마스크막 패턴(750)을 제거한다.
다음에 도 13에 도시된 바와 같이, 도 12의 비아 컨택 홀(760)을 제3 장벽 금속층(830) 및 제3 금속막(840)으로 채우고, 이어서 제3 캡핑층(770), 제3 층간 절연막(780) 및 마스크막 패턴(790)을 순차적으로 형성한다. 보다 구체적으로 설명하면, 상기 제3 금속막(840)을 형성하기 위해서는, 먼저 전 영역에 제3 장벽 금속층(830)을 스퍼터링을 사용하여 적층한다. 다음에 제3 금속막(840)을 상기 비아 컨택 홀(도 12의 760)이 완전히 채워지도록 제2 장벽 금속층(930) 위에 형성한다. 즉, 상기 제3 장벽 금속층(830)을 형성한 후, 전 영역에 구리(Cu) 종자(seed)를 형성하고, 이어서 전기 도금법을 사용하여 상기 제3 금속막(840)을 형성할 수 있다.
한편, 상기 제3 장벽 금속층(830)을 형성하기 전에, 제1 금속막(810) 위의 자연 산화막을 제거하기 위한 RF 식각 공정이 수행되어야 한다. 이때 커패시터가 만들어지는 영역은 제2 캡핑층(도 12의 740) 및 마스크막 패턴(도 12의 750)에 의해 덮여 있으므로 상기 RF 식각 공정에 의한 영향이 없으며, 이에 따라 커패시터 성능 저하는 발생되지 않는다.
상기 제3 장벽 금속층(830) 및 제3 금속막(840)을 적층한 후에는 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)법을 사용하여, 제2 층간 절연막(720) 표면이 노출되도록 제2 캡핑층(도 12의 740), 제3 금속막(840) 및 제3장벽 금속층(830)의 일부를 제거한다.
다음에 제2 층간 절연막(720)과, 비아 컨택 형성 부분의 제3 장벽 금속층(830) 및 제3 금속막(840)과, 그리고 커패시터 형성 부분의 유전체막(920), 제2 장벽 금속층(930) 및 제2 금속막(940)의 노출 표면 위에 제3 캡핑층(770)을 형성한다. 제3 캡핑층(770)은, 제1 캡핑층(710) 및 제2 캡핑층(740)과 마찬가지로, 구리 성분이 확산하는 것을 방지하고, 후속 식각 공정시에 식각 정지막으로 사용하기 위한 것이다. 이 제3 캡핑층(770)은 나이트라이드막을 사용하여 형성한다. 다음에 상기 제3 캡핑층(770) 위에 제3 층간 절연막(780)을 형성하고, 이어서 제3 층간 절연막(780) 위에 마스크막 패턴(790)을 형성한다. 상기 마스크막 패턴(790)은 포토레지스트막 패턴으로서 비아 컨택이 형성될 부분의 제3 층간 절연막(780) 표면과 커패시터가 형성될 부분의 제3 층간 절연막(780) 표면을 노출시키는 개구부들을 갖는다.
다음에 도 14에 도시된 바와 같이, 상기 마스크막 패턴(790)을 식각 마스크로 한 식각 공정을 수행하여 제3 층간 절연막(780) 및 제3 캡핑층(770)의 노출 부분을 순차적으로 제거한다. 상기 식각 공정은 제2 금속막(940)의 표면 일부와, 제3 장벽 금속층(830) 및 제3 금속막(840)의 표면이 노출될 때까지 수행한다. 그러면 커패시터 형성 영역의 제2 금속막(940) 표면을 노출시키는 컨택 홀(970)과, 비아 컨택 형성 영역의 제3 금속막(840) 표면을 노출시키는 컨택 홀(870)이 만들어진다. 상기 컨택 홀들(870, 970)을 만들고 난 후에는 상기 마스크막 패턴(780)을 제거한다.
다음에 상기 컨택 홀들(870, 970) 내부를 제4 장벽 금속층들(850, 950) 및 제4 금속막들(860, 960)로 각각 채운다. 이를 위해서는, 먼저 컨택 홀들(870, 970)들이 형성된 구조체 전면에 제4 장벽 금속층(850, 950)을 형성하고, 그 위에 제4 금속막들(860, 960)을 형성한다. 이때 제4 금속막들(860, 960)은 컨택 홀들(870, 970) 내부를 완전히 채울 수 있도록 충분한 두께로 형성한다. 상기 제4 장벽 금속층(850, 950)은 스퍼터링법을 사용하여 형성할 수 있다. 상기 제4 금속막(860, 960)은, 상기 제4 장벽 금속층(850, 950)을 형성한 후, 전 영역에 구리(Cu) 종자(seed)를 형성하고, 이어서 전기 도금법을 사용하여 형성할 수 있다. 상기 제4 장벽 금속층(850, 950) 및 제4 금속막(860, 960)을 적층한 후에는 화학적 기계적 폴리싱(CMP; Chemical Mechanical Polishing)법을 사용하여, 제3 층간 절연막(770) 표면이 노출되도록 한다. 그러면 제1 금속막(810), 제3 금속막(840) 및 제4 금속막(860)으로 이루어진 비아 컨택과, 제1 금속막(910), 유전체막(920), 제2 금속막(940) 및 제4 금속막(960)으로 이루어진 MIM 커패시터를 갖는 반도체 소자가 만들어진다.
이상의 설명에서와 같이, 본 발명에 따른 MIM 커패시터 및 비아 컨택을 갖는 반도체 소자의 제조 방법에 의하면 다음과 같은 효과가 있다.
첫째로, 비아 컨택 홀이 층간 절연막에 의해 덮여진 상태에서, 커패시터의 유전체막 위에 장벽 금속층을 형성하므로, 비아 컨택 홀을 채우는 공정과 커패시터 컨택 홀을 채우는 공정이 별개로 분리되어 수행된다. 따라서 상기 장벽 금속층 형성 전에 RF 식각 공정을 수행할 필요가 없으며, 이에 따라 RF 식각 공정에 의한 유전체막 표면 데미지를 방지하여 커패시터의 성능 저하를 방지할 수 있다.
둘째로, 비아 컨택을 형성하는 금속막들의 측면에 어떠한 절연체도 존재하지 않으므로 비아 컨택 저항이 감소되지 않고, 또한 비아 컨택 홀의 어스펙트 비가 감소되며, 이에 따라 후속 공정인 금속막 적층 공정을 용이하게 수행할 수 있다.
셋째로, 다마신 공정을 사용하므로 전기적 특성이 상대적으로 좋은 구리 재료를 사용하여 컨택 배선 및 커패시터 전극을 형성할 수 있으며, 이에 따라 전기적 저항이 적은 배선 구조 및 커패시터 전극을 제공할 수 있다.
그리고 넷째로, 식각 공정 전에 식각 정지막으로서의 캡핑층을 이용함으로써 별도의 얼라인 키 형성을 위한 마스크가 불필요하다.

Claims (17)

  1. 비아 컨택 형성 영역과 금속-절연체-금속 커패시터 형성 영역을 갖는 반도체 소자의 제조 방법에 있어서,
    제1 층간 절연막상에 비아 컨택 및 커패시터 전극 형성을 위한 제1 금속막들을 상호 이격된 트랜치 형태로 형성하는 단계;
    상기 비아 컨택 형성을 위한 제1 금속막은 덮고 상기 커패시터 전극 형성을 위한 제1 금속막은 노출시키는 개구부를 갖는 제2 층간 절연막을 형성하는 단계;
    상기 노출된 제1 금속막 표면 위에 유전체막을 형성하는 단계;
    상기 개구부 내부를 채우도록 상기 유전체막 위에 제2 금속막을 형성하는 단계;
    상기 비아 컨택 형성 영역만을 노출시키는 제1 마스크막 패턴을 사용하여 상기 비아 컨택 형성 영역의 제1 금속막 표면을 노출시키는 비아 컨택을 형성하는 단계:
    상기 비아 컨택 내에 제3 금속막을 형성하는 단계:
    상기 제2 층간 절연막, 제2 금속막 및 제3 금속막 표면 위에 제3 층간 절연막을 형성하는 단계:
    상기 비아 컨택 형성 영역 및 커패시터 형성 영역을 노출시키는 제2 마스크막 패턴을 사용하여 상기 제2 금속막 및 제3 금속막의 표면을 노출시키는 컨택 홀들을 형성하는 단계; 및
    상기 컨택 홀들 내에 제4 금속막들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1 금속막들을 형성하는 단계는,
    상기 제1 층간 절연막 위에 상기 비아 컨택 영역 및 커패시터 형성 영역을 각각 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 상기 제1 층간 절연막을 일정 깊이로 식각하여 상기 비아 컨택 영역 및 커패시터 형성 영역에 상호 일정 간격 이격된 트랜치들을 형성하는 단계;
    상기 마스크막 패턴을 제거하는 단계:
    상기 트랜치가 채워지도록 상기 제1 금속막을 형성하는 단계; 및
    상기 제1 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하여 상기 제1 금속막들을 상호 분리시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 층간 절연막과 상기 제1 금속막 사이에 제1 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 금속막들을 형성한 후에, 상기 제1 층간 절연막 및 상기 제1 금속막들 표면 위에 제1 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 캡핑층은 200-1000Å의 두께를 갖는 나이트라이드막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 제2 층간 절연막은 상기 커패시터 형성 영역 위의 제1 캡핑층 표면을노출시키는 개구부를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 유전체막은 산화막, 나이트라이드막 또는 상기 산화막과 나이트라이드막의 복합막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 층간 절연막은 3000-10000Å의 두께를 갖는 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 제2 금속막을 형성하는 단계는,
    상기 유전체막 위에 제2 금속막을 형성하는 단계; 및
    상기 제2 층간 절연막 표면이 노출되도록 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 유전체막 및 제2 금속막 사이에 제2 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 비아 컨택을 형성하고 상기 제1 마스크막 패턴이 있는 상태에서 RF 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 제2 금속막들을 형성한 후에, 상기 제2 층간 절연막 및 상기 제2 금속막들 표면 위에 제2 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 캡핑층은 나이트라이드막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 제3 금속막을 형성하기 전에 상기 비아 컨택 내에서 상기 비아 컨택 영역의 제1 금속막 표면과 접하는 제3 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 제4 금속막들을 형성하기 전에 상기 컨택 홀 내에서 상기 제2 금속막 및 상기 제3 금속막 표면과 각각 접하는 제4 장벽 금속층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제1항에 있어서,
    상기 제1 금속막들, 제2 금속막, 제3 금속막 및 제4 금속막들은 구리막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 금속막들, 제2 금속막, 제3 금속막 및 제4 금속막들은 스퍼터링법에 의한 구리 종자를 형성한 후에 전기 도금법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6511877B2 (en) * 1997-07-17 2003-01-28 Kabushiki Kaisha Toshiba Semiconductor integrated circuit and method for manufacturing the same
US6830984B2 (en) * 2002-02-15 2004-12-14 Lsi Logic Corporation Thick traces from multiple damascene layers
KR100471163B1 (ko) * 2002-03-14 2005-03-09 삼성전자주식회사 커패시터들을 갖는 반도체소자의 제조방법
CN1295917C (zh) * 2002-08-23 2007-01-17 国际商业机器公司 可以感知用户周围环境的消息传递系统和方法
US6949442B2 (en) * 2003-05-05 2005-09-27 Infineon Technologies Ag Methods of forming MIM capacitors
US6913965B2 (en) * 2003-06-12 2005-07-05 International Busniess Machines Corporation Non-Continuous encapsulation layer for MIM capacitor
US6964908B2 (en) * 2003-08-19 2005-11-15 International Business Machines Corporation Metal-insulator-metal capacitor and method of fabricating same
US20050048762A1 (en) * 2003-08-26 2005-03-03 Qi-Zhong Hong Integrated circuit capacitor in multi-level metallization
IL157838A (en) * 2003-09-10 2013-05-30 Yaakov Amitai High-brightness optical device
KR100572828B1 (ko) * 2003-12-31 2006-04-24 동부아남반도체 주식회사 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
TWI229411B (en) * 2004-04-20 2005-03-11 Powerchip Semiconductor Corp Method of manufacturing a semiconductor device
DE102004039803B4 (de) * 2004-08-17 2006-12-07 Infineon Technologies Ag Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung
CN100394545C (zh) * 2004-10-21 2008-06-11 力晶半导体股份有限公司 半导体元件的制造方法
KR100684432B1 (ko) * 2004-12-22 2007-02-16 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
KR100684433B1 (ko) * 2004-12-22 2007-02-16 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
KR100679828B1 (ko) * 2004-12-22 2007-02-06 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
KR100684439B1 (ko) * 2004-12-22 2007-02-16 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
KR100678298B1 (ko) * 2004-12-27 2007-02-02 동부일렉트로닉스 주식회사 트랜치 구조의 금속-절연체-금속 커패시터 제조 방법
KR100640631B1 (ko) 2005-01-29 2006-10-31 삼성전자주식회사 반도체 소자의 커패시터 및 그 제조방법
FR2890783B1 (fr) * 2005-09-12 2007-11-30 St Microelectronics Circuit electronique integre incorporant un condensateur
KR100727257B1 (ko) * 2005-12-29 2007-06-11 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7439151B2 (en) * 2006-09-13 2008-10-21 International Business Machines Corporation Method and structure for integrating MIM capacitors within dual damascene processing techniques
US8232175B2 (en) * 2006-09-14 2012-07-31 Spansion Llc Damascene metal-insulator-metal (MIM) device with improved scaleability
KR100806034B1 (ko) * 2006-12-05 2008-02-26 동부일렉트로닉스 주식회사 Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법
US7994052B1 (en) * 2007-03-08 2011-08-09 Marvell International Ltd. High-density patterning
JP2011181627A (ja) * 2010-02-26 2011-09-15 Hitachi Ltd 半導体装置およびその製造方法
US8513815B2 (en) * 2011-07-21 2013-08-20 International Business Machines Corporation Implementing integrated circuit mixed double density and high performance wire structure
US8623735B2 (en) 2011-09-14 2014-01-07 Globalfoundries Inc. Methods of forming semiconductor devices having capacitor and via contacts
US9178009B2 (en) 2012-10-10 2015-11-03 Globalfoundries Inc. Methods of forming a capacitor and contact structures
US8809149B2 (en) 2012-12-12 2014-08-19 Globalfoundries Inc. High density serial capacitor device and methods of making such a capacitor device
US9343399B2 (en) * 2013-07-12 2016-05-17 Qualcomm Incorporated Thick conductive stack plating process with fine critical dimension feature size for compact passive on glass technology
US9349787B1 (en) 2014-12-10 2016-05-24 GlobalFoundries, Inc. Integrated circuits with capacitors and methods of producing the same
US9373680B1 (en) 2015-02-02 2016-06-21 Globalfoundries Inc. Integrated circuits with capacitors and methods of producing the same
CN105070642B (zh) * 2015-06-30 2019-01-22 上海华力微电子有限公司 金属氧化物金属电容器制作方法
US9613862B2 (en) * 2015-09-02 2017-04-04 International Business Machines Corporation Chamferless via structures
US9666661B2 (en) 2015-09-08 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Coplanar metal-insulator-metal capacitive structure
CN111128866A (zh) * 2019-12-20 2020-05-08 华虹半导体(无锡)有限公司 在铝互连结构中集成mim电容的方法及铝互连结构
CN111128867B (zh) * 2019-12-20 2022-10-28 华虹半导体(无锡)有限公司 Mim电容的制造方法以及包含mim电容的器件
US11430950B2 (en) * 2020-03-27 2022-08-30 Micron Technology, Inc. Low resistance via contacts in a memory device
CN113594096B (zh) * 2021-07-20 2023-10-13 长鑫存储技术有限公司 一种半导体结构的制备方法、半导体结构和电容结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990036598A (ko) * 1997-10-30 1999-05-25 윤종용 반도체 집적회로의 커패시터 및 그 제조방법
US6081021A (en) * 1998-01-15 2000-06-27 International Business Machines Corporation Conductor-insulator-conductor structure
US6150707A (en) * 1999-01-07 2000-11-21 International Business Machines Corporation Metal-to-metal capacitor having thin insulator
KR20010017503A (ko) * 1999-08-12 2001-03-05 윤종용 반도체 집적회로의 커패시터 제조방법
JP2001237375A (ja) * 1999-12-14 2001-08-31 Toshiba Corp Ｍｉｍキャパシタ
WO2001065610A1 (de) * 2000-03-01 2001-09-07 Infineon Technologies Ag Integriertes bauelement mit metall-isolator-metall-kondensator

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025226A (en) 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6313003B1 (en) * 2000-08-17 2001-11-06 Taiwan Semiconductor Manufacturing Company Fabrication process for metal-insulator-metal capacitor with low gate resistance
US6391713B1 (en) * 2001-05-14 2002-05-21 Silicon Integrated Systems Corp. Method for forming a dual damascene structure having capacitors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990036598A (ko) * 1997-10-30 1999-05-25 윤종용 반도체 집적회로의 커패시터 및 그 제조방법
US6081021A (en) * 1998-01-15 2000-06-27 International Business Machines Corporation Conductor-insulator-conductor structure
US6150707A (en) * 1999-01-07 2000-11-21 International Business Machines Corporation Metal-to-metal capacitor having thin insulator
KR20010017503A (ko) * 1999-08-12 2001-03-05 윤종용 반도체 집적회로의 커패시터 제조방법
JP2001237375A (ja) * 1999-12-14 2001-08-31 Toshiba Corp Ｍｉｍキャパシタ
WO2001065610A1 (de) * 2000-03-01 2001-09-07 Infineon Technologies Ag Integriertes bauelement mit metall-isolator-metall-kondensator

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