CN111128866A - 在铝互连结构中集成mim电容的方法及铝互连结构 - Google Patents

在铝互连结构中集成mim电容的方法及铝互连结构 Download PDF

Info

Publication number
CN111128866A
CN111128866A CN201911324627.1A CN201911324627A CN111128866A CN 111128866 A CN111128866 A CN 111128866A CN 201911324627 A CN201911324627 A CN 201911324627A CN 111128866 A CN111128866 A CN 111128866A
Authority
CN
China
Prior art keywords
layer
aluminum
dielectric layer
metal
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911324627.1A
Other languages
English (en)
Inventor
刘俊文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hua Hong Semiconductor Wuxi Co Ltd
Original Assignee
Hua Hong Semiconductor Wuxi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hua Hong Semiconductor Wuxi Co Ltd filed Critical Hua Hong Semiconductor Wuxi Co Ltd
Priority to CN201911324627.1A priority Critical patent/CN111128866A/zh
Publication of CN111128866A publication Critical patent/CN111128866A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223Capacitor integral with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了一种在铝互连结构中集成MIM电容的方法及铝互连结构,该方法包括:在第一介质层中形成至少两个第一层铝引线;在第一介质层上形成第二介质层;打开至少两个第一层铝引线中的目标铝引线上方的第二介质层,形成第一沟槽;在第二介质层和第一沟槽表面形成电介质层;打开目标铝引线的预定区域和其它第一层铝引线上方的第二介质层和电介质层,使目标铝引线的预定区域和其它第一层铝引线暴露,形成至少两个第一通孔;在第一通孔和第一沟槽中填充金属后,对金属进行平坦化处理形成第二层接触通孔和金属层。由于在铝互连结构的中间层中形成的金属层‑电介质层‑目标铝引线构成的电容不需要额外的形成MIM电容上极板的工艺,提高了制造效率。

Description

在铝互连结构中集成MIM电容的方法及铝互连结构
技术领域
本申请涉及集成电路制造技术领域,具体涉及一种在铝互连结构中集成MIM电容的方法及铝互连结构。
背景技术
电容元件常应用于如射频、单片微波等集成电路中作为电子无源器件。常见的电容元件包括金属氧化物半导体(Metal-Oxide-Semiconductor,MOS)电容、PN结(PositiveNegative Junction)电容以及金属-介质层-金属(Metal-Insulator-Metal,MIM)电容等。其中,MIM电容在某些特殊应用中提供较优于MOS电容以及PN结电容的电学特性,这是由于MOS电容以及PN结电容均受限于其本身结构,在工作时电极容易产生空穴层,导致其频率特性降低,而MIM电容可以提供较好的频率以及温度相关特性。此外,在半导体制造中,MIM电容可形成于层间金属以及金属互连制程中,也降低了与集成电路制造的前端工艺整合的困难度及复杂度。
图1示出了相关技术中提供的包含MIM电容的铝互连结构的剖面图,如图1所示,第一介质层110中形成有第一层铝引线111、第一层铝引线112以及第一层接触孔113;第二介质层120中形成有电介质层121、金属层122、第二层接触孔123、第二层接触孔124、第二层接触孔125、第二层铝引线126、第二层铝引线127以及第二层铝引线128。
第一层接触孔113的一端与第一层铝引线111的一侧连接,第一层接触孔113的另一端可与下方的器件或者下一层铝引线连接,第一层铝引线111的另一侧与第二层接触孔123的一端连接,第二层接触孔123的另一端与第二层铝引线126的一侧连接,第二层接触孔124的一端与第一层铝引线112连接,第二层接触孔124的另一端与第二层铝引线127的一侧连接,电介质层121的一侧与第一层铝引线112连接,电介质层121的另一侧与金属层122的一侧连接,金属层122的另一侧与第二层接触孔125的一端连接,第二层接触孔125的另一端与第二层铝引线128的一侧连接。其中,金属层122、电介质层121以及第一层铝引线112构成了MIM电容,金属层122作为MIM电容的上极板,第一层铝引线112作为MIM电容的下极板。
在上述器件的制造过程中,在第一介质层110中形成第一层铝引线111、第一层铝引线112以及第一层接触孔113之后,需要在中间层的铝互连结构中形成电介质层121和金属层122的叠加结构,因此需要增加额外的光刻和对准步骤以形成该叠加结构,故相关技术中提供的MIM电容的制造方法工艺较为复杂,制造效率较低。
发明内容
本申请提供了一种在铝互连结构中集成MIM电容的方法及铝互连结构,可以解决相关技术中提供的包含MIM电容的铝互连结构的制造方法制造效率较低的问题。
一方面,本申请实施例提供了一种在铝互连结构中集成MIM电容的方法,包括:
在第一介质层中形成至少两个第一层铝引线;
在所述第一介质层上形成第二介质层;
打开所述至少两个第一层铝引线中的目标铝引线上方的第二介质层,形成第一沟槽;
在所述第二介质层和所述第一沟槽表面形成电介质层;
打开所述目标铝引线的预定区域和其它第一层铝引线上方的第二介质层和电介质层,使所述目标铝引线的预定区域和所述其它第一层铝引线暴露,形成至少两个第一通孔;
在所述第一通孔和所述第一沟槽中填充金属后,对所述金属进行平坦化处理形成第二层接触通孔和金属层;
其中,所述金属层、所述金属层下方的电介质层和所述目标铝引线形成MIM电容。
可选的,所述在所述第一通孔中填充金属,形成第二层接触通孔,在所述第一沟槽中填充金属,形成金属层之后,还包括:
在所述金属层、所述电介质层以及所述第二层接触通孔上形成铝金属层;
对所述铝金属层的预定区域进行刻蚀,形成第二层铝引线,所述铝金属层的预定区域是所述第二层铝引线之间的区域;
在所述第二层铝引线上沉积第三介质层,对所述第三介质层进行平坦化,使所述第二层铝引线暴露。
可选的,所述金属层包括钨。
可选的,所述电介质层包括氮化硅。
可选的,所述第二层接触通孔包括钨。
可选的,所述第一层铝引线的下方形成有第一层接触通孔,所述第一层接触通孔与所述第一层铝引线连接。
可选的,所述第一层接触通孔包括钨。
另一方面,本申请提供了一种铝互连结构,包括:
第一介质层,所述第一介质层中形成有至少两个第一层铝引线;
第二介质层,所述第二介质层形成于所述第一介质层上,所述第二介质层中形成有第一沟槽和至少两个第二层接触通孔,所述第一沟槽中依次形成有电介质层和金属层,所述第二层接触通孔之间的第二介质层上形成有电介质层;
其中,所述金属层、所述金属层下方的电介质层和目标铝引线形成MIM电容,所述目标铝引线是与所述金属层下方的电介质层连接,且位于所述金属层下方的电介质层下方的第一层铝引线。
可选的,所述金属层、所述电介质层以及所述第二层接触通孔上还形成有第三介质层;
所述第三介质层中形成有至少三个第二层铝引线,所述至少三个第二层铝引线分别于所述金属层和所述第二层接触通孔连接。
可选的,所述金属层包括钨。
可选的,所述电介质层包括氮化硅。
可选的,所述第二层接触通孔包括钨。
可选的,所述第一层铝引线的下方形成有第一层接触通孔,所述第一层接触通孔与所述第一层铝引线连接。
可选的,所述第一层接触通孔包括钨。
本申请技术方案,至少包括如下优点:
通过在形成第一介质层中的第一层铝引线后,在第一介质层上形成第二介质层,打开第一层铝引线中的目标引线,在目标铝引线上依次沉积电介质层和金属层,使金属层、电介质层和目标引线构成MIM电容,再在第二介质层中形成第二层接触通孔,由于在铝互连结构的中间层中形成的MIM电容不需要额外的平坦化工艺,提高了包含MIM电容的铝互连结构的制造效率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是相关技术提供的包含MIM电容的铝互连结构的剖面图;
图2是本申请一个示例性实施例提供的铝互连结构中集成MIM电容的方法的流程图;
图3至图6是本申请一个示例性实施例提供的铝互连结构中集成MIM电容的方法的示意图;
图7是本申请一个示例性实施例提供的铝互连结构中集成MIM电容的方法的流程图;
图8是本申请一个示例性实施例提供的铝互连结构的剖面图;
图9是本申请一个示例性实施例提供的铝互连结构的剖面图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
示例性实施例1:
参考图2,其示出了本申请一个示例性实施例提供的铝互连结构中集成MIM电容的方法的流程图,该方法包括:
步骤S1,在第一介质层中形成至少两个第一层铝引线。
参考图3,其示出了在第一介质层310中形成至少两个(图3中以两个第一层铝引线311、312做示例性说明)第一层铝引线的示意图。第一介质层310以及形成于其中的器件(第一层铝引线311、312以及第一层接触通孔3101)可以是铝互连结构的最下层结构,也可以是铝互连结构中的中层结构。其中,第一层接触通孔3101的一端分别与第一层铝引线311连接,第一层接触通孔3101的另一端可与下一层的互连结构或者半导体器件连接。
示例性的,第一层铝引线311、312可在第一层接触通孔3101后,通过物理气相沉积(Physical Vapour Deposition,PVD)工艺沉积形成铝金属层,通过光刻工艺刻蚀形成图形后,填充介质形成。
示例性的,本申请实施例中的接触通孔可通过化学气相沉积(Chemical VaporDeposition,CVD)在其所在的介质层的通孔中填充金属后,通过平坦化工艺(例如化学机械抛光工艺)研磨形成。
步骤S2,在第一介质层上形成第二介质层。
参考图4,其示出了在第一介质层310上形成第二介质层320的示意图。示例性的,可通过CVD工艺在第一介质层310上形成第二介质层320。
步骤S3,打开至少两个第一层铝引线中的目标铝引线上方的第二介质层,形成第一沟槽。
步骤S4,在第二介质层和第一沟槽表面形成电介质层。
参考图5,其示出了形成第一沟槽301以及在第二介质层320和第一沟槽301表面形成电介质层330的示意图。示例性的,以第一层铝引线312为目标引线做示例性说明,可通过光刻工艺在第二介质层320上除第一沟槽301所在区域的其它区域涂布光阻,通过干法刻蚀或者湿法刻蚀工艺对暴露的第二介质层进行刻蚀,去除目标引线312上的第二介质层,形成第一沟槽301;可通过CVD工艺在第二介质层320和第一沟槽301表面形成电介质层330。可选的,本实施例中,第二介质层320包括低介电常数材料;可选的,电介质层330包括氮化硅(SiN)。
步骤S5,打开目标铝引线的预定区域和其它第一层铝引线上方的第二介质层和电介质层,使目标铝引线的预定区域和其它第一层铝引线暴露,形成至少两个第一通孔。
步骤S6,在第一通孔和第一沟槽中填充金属后,对金属进行平坦化处理形成第二层接触通孔和金属层。
参考图6,其示出了在第二介质层320中形成第二层接触通孔3201、3202以及金属层340的示意图。示例性的,可通过光刻工艺在第二介质层320上除第二层接触通孔3201、3202所在区域的其它区域涂布光阻,通过干法刻蚀或者湿法刻蚀工艺对暴露的第二介质层进行刻蚀,去除目标引线312的预定区域上方的第二介质层,以及其它第二层铝引线上方的第二介质层,形成至少两个第二通孔;通过CVD工艺在第一通孔和第一沟槽301中填充金属后,进行平坦化处理,形成第二层接触通孔3201、3202,以及金属层340(该金属层340也是第二层接触通孔)。其中,金属层340、金属层340下方的电介质层330和目标铝引线312形成MIM电容,金属层340为MIM电容的上极板,目标铝引线312为MIM电容的下极板;同时,金属层340也可作为第二层互联结构中的第二层接触通孔。需要说明的是,在第一通孔和第一沟槽中填充金属同时进行,在填充金属后,可通过平坦化工艺对多余的金属进行平坦化处理。
可选的,本实施例中,第二层接触通孔3201、3202包括钨(W);可选的,金属层340包括钨。
综上所述,本实施例中,通过在形成第一介质层中的第一层铝引线后,在第一介质层上形成第二介质层,打开第一层铝引线中的目标引线,在目标铝引线上依次沉积电介质层和金属层,使金属层、电介质层和目标引线构成MIM电容,再在第二介质层中形成第二层接触通孔,由于在铝互连结构的中间层中形成的MIM电容不需要额外的形成MIM电容上极板的光刻工艺,提高了包含MIM电容的铝互连结构的制造效率。
示例性实施例2:
参考图7,其示出了本申请一个示例性实施例提供的铝互连结构中集成MIM电容的方法的流程图,该方法可在图2实施例中步骤S6之后执行,该方法包括:
步骤S7,在金属层、电介质层以及第二层接触通孔上形成铝金属层。
示例性的,可通过PVD工艺在金属层、电介质层以及第二层接触通孔上沉积形成铝金属层。
步骤S8,对铝金属层的预定区域进行刻蚀,形成第二层铝引线。
其中,铝金属层的预定区域是第二层铝引线之间的区域。示例性的,可通过光刻工艺在除预定区域的其它区域涂布光阻,对暴露的第三介质层进行刻蚀,形成第二层铝引线。
步骤S9,在第二层铝引线上沉积第三介质层,对第三介质层进行平坦化处理,使第二层铝引线暴露。
参考图8,其示出了形成第三介质层350以及至少三个(图8以三个第二层铝引线321、322、323做示例性说明)第二层铝引线的示意图。可选的,第一介质层310、第二介质层320以及第三介质层350包括低介电常数材料。
可选的,在步骤S9之后,可在第三介质层、至少三个第二层铝引线以及金属层上形成第四介质层、第三层接触通孔和第三层铝引线。
其中,每个第三层接触通孔分别和位于其上的第三层铝引线以及位于其下的第二层铝引线(或者金属层)连接。如图9所示,第三介质层350、第二层铝引线321、322、323上形成有第四介质层360,以及第四介质层中的第三层接触通孔3301、3302、3303以及第三层铝引线331、332、333。其中,第三层接触通孔3301的一端与第二层铝引线321连接,第三层接触通孔3301的另一端与第三层铝引线331连接,第三层接触通孔3302的一端与第二层铝引线322连接,第三层接触通孔3302的另一端与第三层铝引线332连接,第三层接触通孔3303的一端与第二层铝引线323连接,第三层接触通孔3303的另一端与第三层铝引线333连接。
示例性实施例3:
参考图6,其示出了本申请一个示例性实施例提供的铝互连结构的剖面示意图,该铝互连结构可通过上述任一实施例中的方法进行制造,其包括:
第一介质层310,其中形成有至少两个(图8中以两个第一层铝引线311、312做示例性说明)第一层铝引线。
第二介质层310,其形成于第一介质层310上,其中形成有第一沟槽301和至少两个(图8中以两个第二层接触通孔3201、3202做示例性说明)第二层接触通孔,第一沟槽301中依次形成有电介质层330和金属层340,第二层接触通孔之间的第二介质层上形成有电介质层330。
其中,金属层340、金属层340下方的电介质层330和至少两个第一层铝引线中的目标铝引线312形成MIM电容。
示例性实施例4:
参考示例性实施例3和图8,示例性实施例4和示例性实施例3的区别在于:金属层340、电介质层330以及第二层接触通孔3201、3202上还形成有第三介质层350。
第三介质层350中形成有至少三个(图8中以三个第二层铝引线321、322、323做示例性说明)第二层铝引线,第二层铝引线321与第二层接触通孔3201连接,第二层铝引线322与第二层接触通孔3202连接,第二层铝引线323与金属层340连接。
可选的,示例性实施例3和示例性实施例4中,金属层340包括钨;可选的,电介质层330包括氮化硅;可选的,第一介质层310、第二介质层320和第三介质层350包括低介电常数材料;可选的,第二层接触通孔3201、3202、3203包括钨;可选的,第一层铝引线311的下方形成有第一层接触通孔3101,第一层接触通孔3101与第一层铝引线311连接;可选的,第一层接触通孔3101包括钨。
可选的,上述实施例中,低介电常数材料为介电常数低于4的材料。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (14)

1.一种在铝互连结构中集成MIM电容的方法,其特征在于,包括:
在第一介质层中形成至少两个第一层铝引线;
在所述第一介质层上形成第二介质层;
打开所述至少两个第一层铝引线中的目标铝引线上方的第二介质层,形成第一沟槽;
在所述第二介质层和所述第一沟槽表面形成电介质层;
打开所述目标铝引线的预定区域和其它第一层铝引线上方的第二介质层和电介质层,使所述目标铝引线的预定区域和所述其它第一层铝引线暴露,形成至少两个第一通孔;
在所述第一通孔和所述第一沟槽中填充金属后,对所述金属进行平坦化处理形成第二层接触通孔和金属层;
其中,所述金属层、所述金属层下方的电介质层和所述目标铝引线形成MIM电容。
2.根据权利要求1所述的方法,其特征在于,所述在所述第一通孔中填充金属,形成第二层接触通孔,在所述第一沟槽中填充金属,形成金属层之后,还包括:
在所述金属层、所述电介质层以及所述第二层接触通孔上形成铝金属层;
对所述铝金属层的预定区域进行刻蚀,形成第二层铝引线,所述铝金属层的预定区域是所述第二层铝引线之间的区域;
在所述第二层铝引线上沉积第三介质层,对所述第三介质层进行平坦化,使所述第二层铝引线暴露。
3.根据权利要求2所述的方法,其特征在于,所述金属层包括钨。
4.根据权利要求3所述的方法,其特征在于,所述电介质层包括氮化硅。
5.根据权利要求1至4任一所述的方法,其特征在于,所述第二层接触通孔包括钨。
6.根据权利要求5所述的方法,其特征在于,所述第一层铝引线的下方形成有第一层接触通孔,所述第一层接触通孔与所述第一层铝引线连接。
7.根据权利要求6所述的方法,其特征在于,所述第一层接触通孔包括钨。
8.一种铝互连结构,其特征在于,包括:
第一介质层,所述第一介质层中形成有至少两个第一层铝引线;
第二介质层,所述第二介质层形成于所述第一介质层上,所述第二介质层中形成有第一沟槽和至少两个第二层接触通孔,所述第一沟槽中依次形成有电介质层和金属层,所述第二层接触通孔之间的第二介质层上形成有电介质层;
其中,所述金属层、所述金属层下方的电介质层和目标铝引线形成MIM电容,所述目标铝引线是与所述金属层下方的电介质层连接,且位于所述金属层下方的电介质层下方的第一层铝引线。
9.根据权利要求8所述的铝互连结构,其特征在于,所述金属层、所述电介质层以及所述第二层接触通孔上还形成有第三介质层;
所述第三介质层中形成有至少两个第二层铝引线,所述至少两个第二层铝引线分别于所述金属层和所述第二层接触通孔连接。
10.根据权利要求9所述的铝互连结构,其特征在于,所述金属层包括钨。
11.根据权利要求10所述的铝互连结构,其特征在于,所述电介质层包括氮化硅。
12.根据权利要求8至11任一所述的铝互连结构,其特征在于,所述第二层接触通孔包括钨。
13.根据权利要求12所述的铝互连结构,所述第一层铝引线的下方形成有第一层接触通孔,所述第一层接触通孔与所述第一层铝引线连接。
14.根据权利要求13所述的铝互连结构,其特征在于,所述第一层接触通孔包括钨。
CN201911324627.1A 2019-12-20 2019-12-20 在铝互连结构中集成mim电容的方法及铝互连结构 Pending CN111128866A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911324627.1A CN111128866A (zh) 2019-12-20 2019-12-20 在铝互连结构中集成mim电容的方法及铝互连结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911324627.1A CN111128866A (zh) 2019-12-20 2019-12-20 在铝互连结构中集成mim电容的方法及铝互连结构

Publications (1)

Publication Number Publication Date
CN111128866A true CN111128866A (zh) 2020-05-08

Family

ID=70500625

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911324627.1A Pending CN111128866A (zh) 2019-12-20 2019-12-20 在铝互连结构中集成mim电容的方法及铝互连结构

Country Status (1)

Country Link
CN (1) CN111128866A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030027386A1 (en) * 2001-08-04 2003-02-06 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device having capacitor and via contact
CN1449018A (zh) * 2002-04-03 2003-10-15 台湾积体电路制造股份有限公司 在铜镶嵌制程中制作mim电容器的方法
US20050233519A1 (en) * 2004-04-20 2005-10-20 Ko-Hsing Chang Method of manufacturing semiconductor device
KR20060061039A (ko) * 2004-12-01 2006-06-07 매그나칩 반도체 유한회사 엠아이엠 캐패시터 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030027386A1 (en) * 2001-08-04 2003-02-06 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device having capacitor and via contact
CN1449018A (zh) * 2002-04-03 2003-10-15 台湾积体电路制造股份有限公司 在铜镶嵌制程中制作mim电容器的方法
US20050233519A1 (en) * 2004-04-20 2005-10-20 Ko-Hsing Chang Method of manufacturing semiconductor device
KR20060061039A (ko) * 2004-12-01 2006-06-07 매그나칩 반도체 유한회사 엠아이엠 캐패시터 및 그 제조 방법

Similar Documents

Publication Publication Date Title
US10153338B2 (en) Method of manufacturing a capacitor
CN109801896B (zh) 高密度金属-绝缘体-金属的电容器
US9269762B2 (en) Metal-insulator-metal (MIM) capacitor within topmost thick inter-metal dielectric layers
US7821051B2 (en) MIM capacitor and method of fabricating same
TWI727516B (zh) 半導體裝置及其形成方法
US20060014356A1 (en) Metal-insulator-metal capacitor and method of fabricating same
TWI524505B (zh) 半導體裝置及其製造方法
CN111199953B (zh) 一种mim电容及其制作方法
CN111696954A (zh) 金属互连结构及其形成方法
US20070158714A1 (en) One-mask high-k metal-insulator-metal capacitor integration in copper back-end-of-line processing
CN111128934A (zh) 铝垫结构的形成方法以及包含铝垫结构的器件
CN112259522B (zh) 包含mim电容的后端结构及其制作方法
CN111128866A (zh) 在铝互连结构中集成mim电容的方法及铝互连结构
KR100865944B1 (ko) Mim 구조의 커패시터 제조방법
CN112259524A (zh) 铜互连工艺中mim电容的制作方法
CN112259523B (zh) Mim电容的形成方法和后端结构
CN111128867B (zh) Mim电容的制造方法以及包含mim电容的器件
US20060134878A1 (en) Method of fabricating metal-insulator-metal capacitor
US8916436B2 (en) MIM capacitor with plate having high melting point
CN112259520A (zh) Mim电容的形成方法
KR100607660B1 (ko) Mim 구조의 커패시터 제조방법
US8701283B2 (en) Integrated capacitor having reversed plates
CN116314015A (zh) 集成电路的后段结构的制作方法
CN113506769A (zh) 包含mim电容的后端结构的形成方法
CN116504714A (zh) 后段结构的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200508

RJ01 Rejection of invention patent application after publication