CN109801896B - 高密度金属-绝缘体-金属的电容器 - Google Patents

Abstract

本发明涉及高密度金属‑绝缘体‑金属的电容器，其为包括金属‑绝缘体‑金属(MIM)电容器的结构的制作方法、以及包括MIM电容器的结构。该MIM电容器包括具有第一电极、第二电极及第三电极的层堆迭。该层堆迭包括至少部分延展穿过该第一电极、该第二电极、及该第三电极其中至少一者的先导开口。有一介电层配置于该金属‑绝缘体‑金属电容器上方，该介电层包括垂直延展至该先导开口的贯穿孔开口。有一贯穿孔配置于该贯穿孔开口及该先导开口中。该先导开口具有比该贯穿孔开口的截面积更小的截面积。

Description

高密度金属-绝缘体-金属的电容器

技术领域

本发明大体上涉及集成电路及半导体装置制作，尤其是涉及包括金属-绝缘体-金属(metal-insulator-metal；MIM)电容器的结构的制作方法、以及包括MIM电容器的结构。

背景技术

诸如MIM电容器之芯片上(on-chip)被动元件系部署于许多类型之集成电路中，诸如射频集成电路。可使用铜后段(back-end-of-line；BEOL)技术中常有之材料，将MIM电容器整合到BEOL互连结构之一或多个敷金属阶(metallization level)中。双电极MIM电容器包括顶端电极与底端电极、以及布置于该等顶端电极与底端电极之间作为电绝缘体之电容器介电质。电容、或MIM电容器每单位外施电压所保持之电荷量还取决于该等顶端电极与底端电极之面积、两者之离距、以及构成该电容器介电质之材料之介电常数等因素。

需要包括MIM电容器之结构的改良型制作方法、以及包括MIM电容器之结构。

发明内容

在本发明之一具体实施例中，一种结构包括具有层堆迭之金属-绝缘体-金属电容器，该层堆迭具有第一电极、第二电极及第三电极。该层堆迭包括至少部分延展穿过该第一电极、该第二电极、及该第三电极其中至少一者之第一先导开口(pilot opening)。有一个介电层配置于该金属-绝缘体-金属电容器上方，该介电层包括垂直延展至该先导开口之贯穿孔开口。有一个贯穿孔配置于该贯穿孔开口及该先导开口中。该先导开口具有比该贯穿孔开口之截面积更小之截面积。

在本发明之一具体实施例中，提供一种方法，包括形成金属-绝缘体-金属电容器之第一电极与第二电极，在该第一电极与该第二电极上方沉积导体层，并且将该导体层图案化以形成穿过该导体层延展至该第一电极或该第二电极之先导开口。该方法进一步包括在将该导体层图案化之后，于该导体层上方形成介电层，并且形成穿过该介电层垂直延展至该先导开口之贯穿孔开口。在该贯穿孔开口及该先导开口中形成贯穿孔。该先导开口具有比该贯穿孔开口之截面积更小之截面积。

附图说明

附图系合并于本说明书之一部分并构成该部分，绘示本发明之各项具体实施例，并且连同上述对本发明之一般性说明、及下文对具体实施例提供之详细说明，目的是为了阐释本发明之具体实施例。

图1至图8根据本发明之具体实施例，为装置结构在制作MIM电容器之处理方法之接连制作阶段的截面图。

图2A为MIM电容器之底板的平面图。

图4A为MIM电容器之中板的平面图。

图6A为MIM电容器之顶板的平面图。

图7A为图7之一部分的放大平面图，所示为轴环、其先导开口、以及贯穿孔开口用于与先导开口作尺寸比较之投影。

符号说明

10 敷金属阶 12 层间介电层

14、70 配线特征 18 覆盖层

20、60 介电层 22、32、42 导体层

24、34、44 蚀刻掩模 26、36、46 电极

27、37、53 外缘 28、38、52 槽体

29、39、49、51、55 内缘

30、40 绝缘体层 48、50 先导开口

54 轴环 61 顶端表面

62、64、66 贯穿孔开口 68 沟槽

72、74、76 贯穿孔。

具体实施方式

请参阅图1，并且根据本发明之具体实施例，后端(BEOL)互连结构包括布线或敷金属阶10之层间介电层12、嵌埋于层间介电层12中之配线特征14、以及位在层间介电层12及配线特征14上之覆盖层18。敷金属阶10下方可存在附加敷金属阶(图未示)，使得敷金属阶10为BEOL互连结构中之一个上敷金属阶。层间介电层12可由诸如二氧化硅(SiO₂)或低k介电材料之电绝缘体所构成。覆盖层18可由诸如氮化硅(Si₃N₄)或低k介电材料之氮化物基(nitride-based)介电材料所构成。敷金属阶10之配线特征14可具有与层间介电层12之顶端表面共面而配置之顶端表面，可由诸如铜(Cu)或钴(Co)之金属所构成，还存在有附加衬垫(liner)及阻障层(例如：氮化钽(TaN)或氮化钛(TiN))。晶粒或芯片(图未示)代表已遭由诸如互补式金属氧化物半导体(CMOS)程序之前段(front-end-of-line；FEOL)程序处理之晶片之一区段，该晶粒或芯片上承载BEOL互连结构，用以制作含有装置结构之一或多个集成电路。BEOL互连结构之不同敷金属阶中之导电特征作用在于使集成电路之诸装置互连，并且可提供电路间连接，或可建立与输入端子及输出端子之接触。

敷金属阶10、及包覆敷金属阶10之覆盖层18上沉积具有给定厚度之介电层20。在一具体实施例中，介电层20可由诸如二氧化硅(SiO₂)、或藉由化学气相沉积(chemicalvapor deposition；CVD)所沉积之低k介电材料等电绝缘体所构成。

介电层20之顶端表面上沉积导体层22。导体层22可由一或多种导电材料(即导体)所构成，诸如氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、钛(Ti)、钨(W)、氮化钨(WN)、这些导电材料之分层堆迭(例如：Ti与TiN之双层)、或这些导电材料之组合。导体层22之导电材料可藉由例如物理气相沉积(physical vapor deposition；PVD)或化学气相沉积(CVD)来沉积。

导体层22之顶端表面上形成蚀刻掩模24。导体层22上形成之蚀刻掩模24举例而言，可包括底端抗反射涂布(bottom anti-reflective coating；BARC)层、旋涂硬掩模、以及由光阻材料所构成之阻剂层，该光阻材料系藉由旋涂、预烘培、受曝照于透过掩模所投射之辐射、曝照后烘培、以及用化学显影剂显影来涂敷，用以在意欲位置处形成开口，以供随后在导体层22中形成槽体。

请参阅图2、图2A，其中相似的参考元件符号系指图1中及后续制作阶段时相似的特征，将导体层22(图1)图案化以形成金属-绝缘体-金属(MIM)电容器之底板或底端电极26。为了从导体层22形成底端电极26，使用诸如反应性离子蚀刻(reactive ion etching；RIE)之蚀刻程序将导体层22图案化，该蚀刻程序将导体层22之材料从未遭由蚀刻掩模24(图1)掩蔽之区域移除。该蚀刻程序可在介电层20之材料上终止。可在蚀刻程序后将蚀刻掩模24剥除。底端电极26包括界定其边界之外缘27、以及具有内缘29且位于使蚀刻掩模24敞开之位置处之槽体28。槽体28完全穿过电极26之整个厚度穿透至介电层20之顶端表面。

请参阅图3，其中相似的参考元件符号系指图2中及后续制作阶段时相似的特征，电极26与介电层20上沉积绝缘体层30。绝缘体层30可由一或多种介电材料所构成，诸如所具介电常数(即介电系数)比SiO₂之介电常数更大之高k介电材料。适用于绝缘体层30之高k介电材料包括但不限于如氧化铪(HfO₂)或经掺杂氧化铪之铪基(hafnium-based)介电材料、氧化锆(ZrO₂)或经掺杂氧化锆、或氧化铪或氧化锆与另一介电材料(例如：氧化铝(Al₂O₃))之分层堆迭。

绝缘体层30之顶端表面上沉积导体层32。导体层32可由一或多种导电材料(即导体)所构成，诸如氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、钛(Ti)、钨(W)、氮化钨(WN)、这些导电材料之分层堆迭(例如：Ti与TiN之双层)、或这些导电材料之组合。导体层32之导电材料可藉由例如物理气相沉积(PVD)或化学气相沉积(CVD)来沉积。在一具体实施例中，导体层32可由与导体层22相同之导体所组成。

导体层32之顶端表面上形成蚀刻掩模34。导体层32上形成之蚀刻掩模34举例而言，可包括底端抗反射涂布(BARC)层、旋涂硬掩模、以及由光阻材料所构成之阻剂层，该光阻材料系藉由旋涂、预烘培、受曝照于透过掩模所投射之辐射、曝照后烘培、以及用化学显影剂显影来涂敷，用以在意欲位置处形成开口，以供随后在导体层32中形成槽体。

请参阅图4、图4A，其中相似的参考元件符号系指图3中及后续制作阶段时相似的特征，将导体层22(图3)图案化以形成金属-绝缘体-金属(MIM)电容器之中板或中间电极36。为了从导体层32形成中间电极36，使用诸如反应性离子蚀刻(RIE)之蚀刻程序将导体层32图案化，该蚀刻程序将导体层32之材料从未遭由蚀刻掩模24(图1)掩蔽之区域移除。该蚀刻程序可在绝缘体层30之材料上终止。可在蚀刻程序后将蚀刻掩模34剥除。

中间电极36包括界定其边界之外缘37、以及具有内缘39且位于蚀刻掩模34中开口位置处之槽体38。槽体38完全穿过中间电极36之整个厚度穿透至绝缘体层30之顶端表面。槽体38偏离电极26中之槽体28，使得槽体28、38不重迭。中间电极36之一部分位于电极26中槽体28内侧之绝缘体层30上。

请参阅图5，其中相似的参考元件符号系指图4中及后续制作阶段时相似的特征，中间电极36与绝缘体层30上沉积绝缘体层40。绝缘体层40可由一或多种介电材料所构成，诸如所具介电常数(即介电系数)比SiO₂之介电常数更大之高k介电材料。适用于绝缘体层40之高k介电材料包括但不限于如氧化铪(HfO₂)或经掺杂氧化铪之铪基介电材料、氧化锆(ZrO₂)或经掺杂氧化锆、或氧化铪或氧化锆与另一介电材料(例如：氧化铝(Al₂O₃))之分层堆迭。在一具体实施例中，绝缘体层30、40可由该(等)相同之介电材料所组成。

绝缘体层40之顶端表面上沉积导体层42。导体层42可由一或多种导电材料(即导体)所构成，诸如氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、钛(Ti)、钨(W)、氮化钨(WN)、这些导电材料之分层堆迭(例如：Ti与TiN之双层)、或这些导电材料之组合。导体层42之导电材料可藉由例如物理气相沉积(PVD)或化学气相沉积(CVD)来沉积。在一具体实施例中，导体层42可由与导体层22及32相同之导体所组成。

导体层42之顶端表面上形成蚀刻掩模44。导体层42上形成之蚀刻掩模44举例而言，可包括底端抗反射涂布(BARC)层、旋涂硬掩模、以及由光阻材料所构成之阻剂层，该光阻材料系藉由旋涂、预烘培、受曝照于透过掩模所投射之辐射、曝照后烘培、以及用化学显影剂显影来涂敷，用以在意欲位置处形成开口，以供随后在导体层42中形成槽体及先导开口。

请参阅图6、图6A，其中相似的参考元件符号系指图5中及后续制作阶段时相似的特征，将导体层42(图3)图案化以形成金属-绝缘体-金属(MIM)电容器之顶板或顶端电极46、以及轴环(collar)54。为了从导体层42形成顶端电极46及轴环54，使用诸如反应性离子蚀刻(RIE)之蚀刻程序将导体层42图案化，该蚀刻程序将导体层42之材料从未遭由蚀刻掩模44(图5)掩蔽之区域移除。该蚀刻程序可在绝缘体层40之材料上终止。可在蚀刻程序后将蚀刻掩模44剥除。

顶端电极46包括外缘47、以及先导开口48、50及槽体52，该外缘界定其外周界处所建立之边界。将轴环54定义为导体层42之导体经配置位于槽体52内侧、及绝缘体层40上之区段，其位在中间电极36与槽体52、及底端电极26中之槽体28对准之区段上方。轴环54以电气及实体方式与顶端电极46断开，并且代表与MIM电容器相关联之虚设形状。绝缘体层30、40提供配置于电极26、36、46之间的电容器介电层。

先导开口48完全穿过顶端电极46之整个厚度穿透至底端电极26上之绝缘体层40。先导开口50完全穿过轴环54之整个厚度穿透至中间电极36上之绝缘体层40。先导开口48具有界定其边界之内缘49，而先导开口50具有界定其边界之内缘51。槽体52亦完全穿过顶端电极46之整个厚度穿透至中间电极36上之绝缘体层40。

轴环54具有向内与槽体52之内缘55相隔之外缘53。槽体52可与电极26中之槽体28对准，使得槽体28与52具有重迭关系。在一具体实施例中，槽体28、52可置中，并且顶端电极46中之槽体52可调整尺寸成稍微大于底端电极26中之槽体28。顶端电极46之一区段位于延展穿过中间电极36之槽体38内侧之绝缘体层40上，其允许底端电极26与顶端电极46与同一贯穿孔从上面接触、并藉由该贯穿孔耦接在一起。

请参阅图7、图7A，其中相似的参考元件符号系指图6、图6A中及后续制作阶段时相似的特征，沉积并使用化学机械研磨(chemical-mechanical polishing；CMP)来平坦化介电层60。在一具体实施例中，介电层60可由诸如二氧化硅(SiO₂)之电绝缘体所构成。可将图案化阻剂层(图未示)涂敷于介电层60上，并且用于以诸如反应性离子蚀刻(RIE)程序等一或多个蚀刻程序将贯穿孔开口62、64、66图案化。

贯穿孔开口62从介电层60之顶端表面61穿过介电层20、60、及介电层20上之绝缘体层30、40延展至配线特征14上面一区域上方层间介电层12上之覆盖层18。贯穿孔开口64从介电层60之顶端表面61延展穿过介电层60、及先导开口48内侧所曝露之绝缘体层30、40，并且进入顶端电极46。贯穿孔开口64可部分延展穿过顶端电极46，并且形成贯穿孔开口64之蚀刻程序可采自对准方式穿过先导开口48蚀刻底端电极26，以使得先导开口48延展进入、及部分穿过底端电极26。贯穿孔开口66从介电层60之顶端表面61延展穿过介电层60、及先导开口48内侧所曝露之绝缘体层40，并且进入中间电极36。贯穿孔开口66可部分延展穿过轴环54，并且形成贯穿孔开口66之蚀刻程序可采自对准方式穿过先导开口48蚀刻中间电极36，以使得先导开口48延展进入、及部分穿过中间电极36。

图7A展示最清楚的是，先导开口50的关键尺寸(例如：直径d1)与截面积小于从上面垂直延展至先导开口50之贯穿孔开口66的关键尺寸(例如：直径d2)与截面积。类似的是，先导开口48的关键尺寸(例如：直径d1)与截面积小于从上面垂直延展至先导开口48之贯穿孔开口64的关键尺寸(例如：直径d2)与截面积。与贯穿孔开口64、66之直径相比，先导开口48、50之更小直径减缓电极26、36、46中贯穿孔蚀刻程序在贯穿孔开口62完全穿过介电层20延展至配线特征14上面覆盖层18之过蚀刻期间之局部蚀刻率。

将中间电极36中槽体38之截面积尺寸调整成大于贯穿孔开口66之截面积。将底端电极26中之槽体28、及顶端电极46中之槽体52的截面积尺寸各调整成大于贯穿孔开口64的截面积。

请参阅图8，其中相似的参考元件符号系指图7中及后续制作阶段时相似的特征，如双镶嵌程序之某部分，将介电层60图案化以形成配置于贯穿孔开口62、64、66上面之沟槽68。可将图案化阻剂层(图未示)涂敷于介电层60上，并且用于以诸如反应性离子蚀刻(RIE)程序等一或多个蚀刻程序将沟槽68图案化。

该一或多个蚀刻程序亦可用于使贯穿孔开口62穿过覆盖层18延展至配线特征14。该一或多个蚀刻程序亦可使贯穿孔开口64进一步延展进入顶端电极46，并且在代表性具体实施例中，可使贯穿孔开口64穿过顶端电极46延展至绝缘体层40。该一或多个蚀刻程序亦可使贯穿孔开口66进一步延展进入轴环54，并且在代表性具体实施例中，可使贯穿孔开口64穿过轴环54延展至绝缘体层40。该一或多个蚀刻程序亦可使先导开口48进一步延展进入但不穿过(亦即，仅部分穿过)底端电极26，并且使先导开口50进一步延展进入但不穿过(亦即，仅部分穿过)中间电极36。即使该过蚀刻是用来使先导开口48完全延展穿过底端电极26及/或使先导开口50完全延展穿过中间电极36，在各实例中，先导开口48、50仍将仅穿透一浅深度进入下伏于MIM电容器之介电层20，而且不会接近下层敷金属阶10。

在沟槽68内侧形成配线特征70，并且分别在贯穿孔开口62、64、66及先导开口48、50内侧形成贯穿孔72、74、76，以在敷金属阶10上方提供布线或敷金属阶。配线特征70及贯穿孔72、74、76可由诸如铜(Cu)、钴(Co)、及其它类似金属之导体所构成，还存在有附加衬垫及阻障层(例如：氮化钽(TaN)或氮化钛(TiN))。导体可藉由电化学沉积程序来形成，诸如电镀或无电式镀覆。

可使用化学机械研磨(CMP)程序将过量阻障物/衬垫材料及导体从介电层60之顶端表面61移除，并且将配线特征70平坦化使之与介电层60之顶端表面61齐平。贯穿孔72以电气及实体方式将诸配线特征70其中一者与配线特征14连接。贯穿孔74以电气及实体方式将MIM电容器之底端电极26及顶端电极46连接在一起，并且与诸配线特征70其中一者连接。贯穿孔76以电气及实体方式将MIM电容器之中间电极36与诸配线特征70其中另一者连接。

MIM电容器之电极26、36、46系安置在垂直配置于敷金属阶10与上覆于敷金属阶10之敷金属阶之沟槽68之间的贯穿孔垂直空间内。MIM电容器之电极26、36、46系藉由贯穿孔74、76来顶端接触，并且系插入BEOL互连结构之一对上敷金属阶之间的贯穿孔垂直空间中。另外，可将该MIM电容器之电极26、36、46置放于贯穿孔垂直空间中更高处，并且更远离下敷金属层10，其与习知三电极MIM电容器相比较，由于距离拉大且介电层20厚度增加而可降低电容性耦合。

顶端电极46与底端电极26系藉由贯穿孔74连接在一起以形成MIM电容器之一个极柱(pole)，并且中间电极36形成MIM电容器之另一个极柱。MIM电容器之不同极柱系从上面藉由着落在电极26、36、46上之贯穿孔74、76来接触(亦即，「顶端接触」)，其可提供低接触电阻。先导开口48之缩小直径使形成贯穿孔开口64之贯穿孔蚀刻之速率降低，以使得该贯穿孔蚀刻在底端电极26内侧终止而未完全穿透，或者，在接近底端电极26底侧终止。按照这种方式，贯穿孔蚀刻遭到终止而未接近MIM电容器之电极26、36、46下面之敷金属阶10，导致MIM电容器及介电层20下方不需要任何类型之下层贯穿孔着落垫(landing pad)。为了提升可制造性裕度，在藉由贯穿孔76施作连至中间电极36之贯穿孔接点所在位置上方之中间电极36上面，置放自导体层42予以图案化而用于形成顶端电极46、以及包括另一缩小直径先导开口50之轴环54。类似于先导开口48，先导开口50使贯穿孔开口66之贯穿孔蚀刻速率降低。

顶端电极46与底端电极26系藉由贯穿孔74耦接在一起，并且中间电极36系耦接至另一贯穿孔76。配置电极26、36、46，例如用以形成一对以并联方式连接之双电极MIM电容器，使得有效电容等于诸个别电容之总和，相较于双电极MIM电容器，造成可用电容与电容密度加倍，但被动装置占位面积未改变。在一具体实施例中，可将提供电极对之附加层新增至MIM电容器之构造，以进一步增大可用电容与电容密度。

本方法如以上所述，系用于制作集成电路芯片。产生之集成电路芯片可由制作商以原始晶片形式(例如：作为具有多个未封装芯片的单一晶片)、当作裸晶粒、或以封装形式来配送。在后例中，芯片乃嵌装于单芯片封装(例如：塑胶载体，有导线粘贴至主机板或其它更高层阶载体)中、或多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。无论如何，芯片可与其它芯片、离散电路元件、及/或其它信号处理装置整合，作为中间产品或或最终产品的部分。

本文中对「垂直」、「水平」、「侧向」等用语之参照属于举例，并非限制，乃用来建立参考架构。诸如「水平」与「侧向」等用语系指平面中与半导体基材之顶端表面平行之方向，与其实际三维空间方位无关。诸如「垂直」与「正交」等用语系指与「水平」及「侧向」方向垂直的方向。诸如「上面」及「下面」等用语指出元件或结构彼此的相对位置，及/或与半导体基材之顶端表面相对的位置，与相对高度截然不同。

「连接」或「耦接」至另一元件、或与该另一元件「连接」或「耦接」之特征可直接连接或耦接至其它元件，或者，转而可出现一或多个中介元件。如无中介元件，一特征可「直接连接」或「直接耦接」至另一元件。如有至少一个中介元件，一特征可「间接连接」或「间接耦接」至另一元件。

本发明之各项具体实施例的描述已为了说明目的而介绍，但用意不在于穷举或受限于所揭示的具体实施例。许多修改及变例对所属技术领域中具有通常知识者将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例之原理、对市场出现之技术所作的实务应用或技术改良、或让所属技术领域中具有通常知识者能够理解本文中所揭示之具体实施例而选择。

Claims (19)

1.一种半导体结构，包含：

金属-绝缘体-金属电容器，包括具有第一电极、第二电极及第三电极的层堆迭，该第二电极包括第一部分，该层堆迭包括至少部分延展穿过该第二电极的该第一部分的第一先导开口；

配置于该第二电极的该第一部分上方的轴环；

位在该金属-绝缘体-金属电容器上方的第一介电层，该第一介电层包括垂直延展至该第一先导开口的第一贯穿孔开口，并且该第一贯穿孔开口至少部分延展穿过该轴环；以及

位在该第一贯穿孔开口及该第一先导开口中的第一贯穿孔，

其中，该第一贯穿孔开口具有截面积，并且该第一先导开口具有比该第一贯穿孔开口的该截面积更小的截面积。

2.如权利要求1所述的半导体结构，其特征在于，该第二电极包括垂直配置于该第一电极与该第三电极之间的第二部分。

3.如权利要求1所述的半导体结构，其特征在于，该第一电极包括第一槽体，该第三电极包括与该第一槽体重迭的第二槽体，并且该轴环、该第一先导开口及该第一贯穿孔开口配置于该第一槽体的边界及该第二槽体的边界内。

4.如权利要求2所述的半导体结构，其特征在于，该层堆迭包括至少部分延展穿过该第一电极的第二先导开口，该第一介电层包括垂直延展至该第二先导开口的第二贯穿孔开口，该第二贯穿孔开口具有截面积，并且该第二先导开口具有比该第二贯穿孔开口的该截面积更小的截面积。

5.如权利要求4所述的半导体结构，进一步包含：

位在该第二贯穿孔开口及该第二先导开口中的第二贯穿孔。

6.如权利要求5所述的半导体结构，其特征在于，该第二先导开口完全延展穿过该第三电极，并且该第三电极与该第一电极藉由该第二贯穿孔来连接。

7.如权利要求1所述的半导体结构，进一步包含：

布线阶；以及

位在该布线阶上的第二介电层，

其中，该金属-绝缘体-金属电容器垂直配置于该第一介电层与该第二介电层之间，并且该第一贯穿孔开口在该层堆迭中、及该第二介电层的顶端表面上面终止。

8.如权利要求1所述的半导体结构，其特征在于，该第一先导开口完全延展穿过该第三电极，并且至少部分延展穿过该第一电极，而该第三电极与该第一电极藉由该第一贯穿孔来连接。

9.如权利要求8所述的半导体结构，其特征在于，该第二电极包括槽体，并且该槽体具有围绕该第一先导开口及该第一贯穿孔开口的边界。

10.如权利要求1所述的半导体结构，其特征在于，该层堆迭进一步包括第一电容器介电质与第二电容器介电质，该第一电容器介电质配置于该第一电极与该第二电极之间，该第二电容器介电质配置于该第二电极与该第三电极之间，并且该第一电容器介电质与该第二电容器介电质由高k介电材料所组成。

11.一种制作半导体结构的方法，该方法包含：

形成金属-绝缘体-金属电容器的第一电极与第二电极；

在该第一电极与该第二电极上方沉积导体层；

将该导体层图案化以形成配置于该第二电极的第一部分上方的轴环及延展穿过该轴环与至少部分延展穿过该第二电极的第一先导开口；

在将该导体层图案化之后，在该导体层上方形成介电层；

形成穿过该介电层垂直延展至该第一先导开口与至少部分延展穿过该轴环的第一贯穿孔开口；以及

在该第一贯穿孔开口及该第一先导开口中形成第一贯穿孔，

其中，该第一贯穿孔开口具有截面积，并且该第一先导开口具有比该第一贯穿孔开口的该截面积更小的截面积。

12.如权利要求11所述的方法，其特征在于，将该导体层图案化包含：

形成配置于该第二电极上的第三电极，

其中，该第一先导开口延展穿过该第三电极。

13.如权利要求12所述的方法，其特征在于，当形成该第一贯穿孔开口时，使该第一先导开口延展至并且至少部分穿过该第一电极，以及该第一贯穿孔将该第三电极与该第一电极连接。

14.如权利要求12所述的方法，其特征在于，该第二电极包括槽体，并且该槽体具有围绕该第一先导开口及该第一贯穿孔开口的边界。

15.如权利要求11所述的方法，其特征在于，该第一先导开口穿过该轴环延展至该第二电极。

16.如权利要求15所述的方法，其特征在于，将该导体层图案化进一步包含：

形成配置于该第二电极的第二部分上方的第三电极。

17.如权利要求16所述的方法，其特征在于，该第一电极包括第一槽体，该第三电极包括与该第一槽体重迭的第二槽体，并且该轴环及该第一先导开口配置于该第一槽体的边界及该第二槽体的边界内。

18.如权利要求16所述的方法，其特征在于，将该导体层图案化包含：

形成延展穿过该第三电极的第二先导开口。

19.如权利要求18所述的方法，进一步包含：

形成穿过该介电层垂直延展至该第二先导开口的第二贯穿孔开口；以及

在该第二贯穿孔开口及该第二先导开口中形成第二贯穿孔，

其中，该第二贯穿孔开口具有截面积，并且该第二先导开口具有比该第二贯穿孔开口的该截面积更小的截面积，该第二电极包括围绕该第二先导开口的槽体，当形成该第二贯穿孔开口时，使该第二先导开口延展至并且至少部分穿过该第一电极，以及该第二贯穿孔将该第三电极与该第一电极连接。

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