CN1449018A

CN1449018A - 在铜镶嵌制程中制作mim电容器的方法

Info

Publication number: CN1449018A
Application number: CN 02106114
Authority: CN
Inventors: 章勋明; 梁孟松
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2002-04-03
Filing date: 2002-04-03
Publication date: 2003-10-15
Anticipated expiration: 2022-04-03
Also published as: CN1243379C

Abstract

一种在铜镶嵌制程中制作MIM电容器的方法；首先，形成第一介电层于半导体底材上，且定义第一开口于第一介电层上中；接着，定义第一铜镶嵌结构于第一开口中，以作为电容器下层电极使用；然后，形成电容介电层于第一介电层与第一铜镶嵌结构的上表面，并且形成蚀刻停止层于电容介电层的上表面；其中，蚀刻停止层与电容介电层间具有约30∶1的蚀刻选择比值；接着，沉积第二介电层于蚀刻停止层表面；其中，第二介电层与蚀刻停止层间具有约30∶1的蚀刻选择比值；随后，蚀刻第二介电层以定义第二开口于其中；接着，移除曝露的部分蚀刻停止层，以曝露出电容介电层上表面；并定义第二铜镶嵌结构于开口中，以作为电容器上层电极使用。

Description

在铜镶嵌制程中制作MIM电容器的方法

技术领域

本发明与一种半导体工业中的铜镶嵌制程有关，特别是一种在铜镶嵌制程中，制作具有金属层/介电层/金属层(MIM)复合结构的电容器的相关方法。

背景技术

随着半导体工业持续的进展，在超大型集成电路(ULSI)的开发与设计中，为了符合高密度集成电路的设计趋势，各式元件的尺寸皆降至次微米以下。并且由于元件不断的缩小，也导致在进行相关半导体制程时，往往遭遇了前所未有的难题，且制程复杂程度亦不断提高。例如，以集成电路中常见的动态随机存取记忆体(DRAM)而言，在其记忆胞(cell)时，往往包含了电晶体与电容的制程，并借着使电容器与电晶体的源极/汲极产生电性接触，而将数字资讯储存在电容器中，再借由元件中的电晶体、位元线、字语线阵列来存取电容器的数字资料。是以，当元件的尺寸降低至次微米以下时，DRAM中电容的尺寸也随之减少，故其储存载子的性能亦相对降低。

因此对动态随机存取记忆体(DRAM)中的记忆胞(memory cell)而言，所面临的最大问题是如何在元件尺寸趋向于缩小且积集度持续提高的情形下，提升电容的储存能力，并增加电容的可靠度。为了解决上述的问题，在电容器的制造上，朝着增加电容底部电极表面积的方向而努力，并由此陆续发展出沟渠式电容与堆叠式电容。此外，亦可借着使用高介电值薄膜作为电容器介电层，而形成具有金属/绝缘层/金属(MIM)结构的电容器。如此，可借着其较佳的导电性与电荷储存能力，而取代传统具有金属/绝缘层/矽层(MIS)结构的电容器。

另外，在传统的半导体制程中，铝金属材料由于具有极佳的导电性与便宜的造价，并且可任意的进行沉积与蚀刻，因此成为业界广泛利用的导线材料。然而，随着半导体元件的积集度持续上升，使用金属铝来作为连线接触结构时，亦遭遇了极多的困难。例如，在高温环境中，铝原子容易与矽底材发生交互扩散(inter-diffusion)，而产生“尖峰现象”，并导致铝线接触不良。此外，当铝线的尺寸随着元件缩小时，由于“电致迁移”所导致的铝原子移动，很容易使所制作的铝连线结构发生短路。因此，在目前的半导体工业中，往往试着使用导电性较高且电阻率较低的铜金属，来取代传统大量使用的铝金属。特别是由于铜金属具有较低的电致迁移率，是以广泛的应用于半导体的镶嵌制程中。

值得注意的是，在铜镶嵌制程中制作具有MIM结构的电容器时，亦会遭遇过诸多的困难。请参照图1，该图显示了传统制程中典型的MIM电容器。其中先形成绝缘层12一半导体底材10上，且借着运用熟知的微影制程，可定义开口图案于此绝缘层12中。然后，沉积铜层于此开口图案中，以定义铜镶嵌结构14于半导体底材10上。随后，沉积电容介电层16持绝缘层12与铜镶嵌结模14上表面，且沉稳绝缘层18于电容介电层16上表面。再重覆上述的微影步骤，以定义开口图案于绝缘层18中，并进行沉积程序而制作铜镶嵌结模20于绝缘层18的开口中。如此一来，可制作出第一图中，由铜镶嵌结模20、电容介电层16与铜镶嵌14所构成的MIM电容结构。

但要特别说明的，在传统制程中，绝缘层12与18往往是使用诸如氧化矽的材料来构成。因此，上述电容介电层16的材料，只能使用氮化矽或碳化矽，以便借着这些材料与氧化矽间的蚀刻选择差异，避免电容介电层16在蚀刻绝缘层18的步骤中，受到不当的侵蚀。但要特别指出的，由于电容介电层16的材质只能选择氮化矽或碳化矽，是以使得介电常教(K值)受到了限制(约在5～7间)，而降低了MIM电容结构的性能。另外，由于氮化矽或碳化矽，与氧化矽材料间仅具有约8∶1的蚀刻选择比。是以，在定义开口图案于绝缘层18间的步骤中，电容介电层16依旧曾受到相当的侵蚀，而使得位于钢镶嵌结构20与14间的电容介电层厚度难以控制。

接着，请参照图2，此图照示了传统制程中制作MIM电容结构的另一种方法。与上述类似的，先形成绝缘层32于半导体底材30上，且蚀刻绝缘层32以定义开口图案于其中。然后，定义铜镶嵌结构34于绝缘层32的开口中。接着，沉积蚀刻停止层36于绝缘层32与铜镶嵌结构34上表面，且沉积绝缘层38于蚀刻停止层36上表面。再对绝缘层38进行蚀刻程序，直至抵达蚀刻停止层36为止，以定义开口图案于其中。随后，可移除依于开口图案中的部分蚀刻停止层36，以曝露出其下的铜镶嵌结构34。接着，重新沉积一电容介电层40于绝缘层38的表面、以及曝露的铜镶嵌结构34表面。并进行金属沉积程序，以形成铜层于电容介电层40上，且填充于绝缘层34的开口中。再借着进行化学机械研磨程序(CMP)，而移除位于绝缘层38上方的部分铜层，并定义出图中的铜镶嵌结构42。

但值得注意的是，为了有效的防止铜原子扩散、侵入绝缘层18中，在选择电容介电层加的材质时，尚需考虑其阻挡铜原子扩散的能力。为此，往往只能利用氮化矽或碳化矽材料，来构成电容介电层40。但如此一来，亦使得其介电常数(K值)受到限制。此外，由于氮化矽或碳化矽材料，具有较坚硬的材质特性，因此不容易在化学机械研磨程序中移除。然而对传统制程而言，在定义铜镶嵌结构42的CMP程序中，往往会顺便将位于绝缘层38上方的电容介电层40移除，或是减少其厚度使符合所需。但如同上述，由于电容介电层40的材质较硬，是以需要延长研磨程序的时间来将其移除。值得注意的是，过长的研磨时间容易造成铜镶嵌结构42的上表面，产生严重的碟盘效应，而呈现下凹的形状46。并且，在残余的电容介电层40上，也会产生严重的刮伤表面46。为了解决上述的问题，在制作电容介电层40时，往往要使其厚度维持在300埃以下。但如此一来，又使得电容介电层40的厚度受到局限，而无法随着制程的需要加以控制。

发明内容

本发明的主要目的在提供一种制作MIM电容器于半导体底材上的方法。

本发明的另一目的在提供一种可精确控制电容介电层厚度MIM电容制作方法。

本发明中揭露了一种在半导体底材上制作MIM电容器的方法。首先，形成第一介电层于半导体底材上，且蚀刻第一介电层以形成第一开口于第一介电层上。其中，第一开口用以曝露出半导体底材上表面。接着，形成第一阻障层于第一开口的侧壁与所曝露的半导体底材上表面，且形成第一铜晶种层于第一阻障层的上表面。再进行化学电镀(ECP)反应以形成第一铜层于第一铜晶种层上表面，且填充于第一开口中。随后，对半导体底材进行化学机械研磨程序，以移除位于第一介电层上表面的部分第一铜层、第一铜晶种层与第一阻障层，并定义第一铜镶嵌结构于第一开口中，以作为下层电极使用。接着，可形成电容介电层于第一介电层与第一铜镶嵌结构的上表面，且形成蚀刻停止层于电容介电层的上表面。其中，蚀刻停止层与电容介电层间具有的30∶1的蚀刻选择比。然后，沉积第二介电层于蚀刻停止层上表面。其中，第二介电层与蚀刻停止层间具有约30∶1的蚀刻选择比。接着，蚀刻第二介电层以形成第二开口于第二介电层上。其中，第二开口并曝露出部分蚀刻停止层上表面。然后，移除被第二开口所曝露的部分蚀刻停止层，以曝露出部分电容介电层上表面。并形成第二阻障层于第二开口的侧壁与所曝露的电容介电层上表面。接着，形成第二铜晶种层于第二阻障层的上表面。并进行化学电镀(ECP)反应以形成第二铜层于第二铜晶种层上表面，且填充于第二开口中。随后，对半导体底材进行化学机械研磨程序，以移除位于第二介电层上表面的部分第二铜层、第二铜晶种层与第二阻障层，并定义第二铜镶嵌结构于开口中，以作为上层电极使用。

附图说明

图1为半导体晶片的截面图，显示根据传统技术在半导体底材上形成MIM电容器的缺陷；

图2为半导体晶片的截面图，显示根据传统技术在半导体底材上形成MIM电容器的缺陷；

图3为半导体晶片的截面图，显示根据本发明技术在半导体底材上形成第一铜镶嵌结构的步骤；

图4为半导体晶片的截面图，显示根据本发明技术在第一铜镶嵌结构上，依序沉积阻障层、电容介电层、与蚀刻停止层的步骤；

图5为半导体晶片的截面图，显示根据本发明技术在第二介电层上定义第二开口的步骤；

图6为半导体晶片的截面图，显示根据本发明技术沉积第二铜层于半导体底材上的步骤；

图7为半导体晶片的截面图，显示根据本发明技术形成第二铜镶嵌结构于半导体底材上的步骤。

具体实施方式

本发明提供一个新方法，用来形成MIM电容器于半导体底材上。其中，在定义第一铜镶嵌结构于第一介电层中之后，可依序沉积阻障层、电容介电层、蚀刻停止层与第二介电层，于第一介电层与第一铜镶嵌结构的表面。其中，借着不同材料的选择，可使蚀刻停止层，与电容介电层、第二介电层间，分别具有约30∶1的蚀刻选择率。如此，在定义第二开口于第二介电层中时，将可借着上述的高蚀刻选择率，防止电容介电层受到蚀刻剂的侵蚀，而达到精确控制电容介电层厚度的目的。有关本发明的详细说明如下所述。

请参照图3，首先提供一具<100>晶向的单晶矽底材50。一般而言，其它种类的半导体材料，诸如砷化镓(gallium arsenide)、锗(germanium)或是位于绝缘层上的矽底材(silicon on insulator，SOI)皆可作为半导体底材使用。另外，由于半导体底材表面的特性对本发明而言，并不会造成特别的影响，是以其晶向亦可选择<110>或<111>。

接着在半导体底材50上形成第一介电层52，以产生绝缘作用。此处要说明的是在形成第一介电层52之前，半导体底材50上已制作了集成电路所需的各式主动元件、被动元件、与周围电路等等。换言之，在此半导体底材50表面上，已具有各式所需的功能层与材料层。在较佳实施例中，此第一介电层52可使用诸如氧化矽的无机(inorganic)材料来构成。例如，可使用化学气相沈积法(CVD)以四乙基矽酸盐(TEOS)在温度约300至400℃，压力约0.1至10torr间，来沉积所需的氧化矽，或着也可以借着进行PECVD程序且通入SiH₄而形成所以的氧化矽。此外，掺杂氟原子的氟矽玻璃(USG)、或是未掺杂矽玻璃(USG)，亦可作为上述的第一介电层52使用。并且，当制程需求时，亦可使用高介电常数(high K)的材料来制作第一介电层52。

然后，可借由传统微影及蚀刻技术在第一介电层52上定义开口图案，以曝露出半导体底材50的上表面。一般而言，可先在第一介电层52上，形成光阻以定义开口图案，并借着进行微影及蚀刻程序，而在第一介电层52上定义出开口图案。在一较佳实施例中，可使用诸如反应离子蚀刻术(RIE)的电浆轰击术来定义所需的开口图案。

接着，形成第一阻障层54于开口图案侧壁与所曝露的半导体底材50上表面，以防止后续制作的铜层与第一介电层52、半导体底材50间发生扩散现象，而产生尖峰效应(spiking effect)。在较佳实施例中，形成第一阻障层54的温度约为250至400℃，以便有效的降低第一阻障层54其结构应力。至于其材质则可选择钽(Ta)、氮化钽(TaN)或任意组合。

然后，再形成第一铜晶种层(Cu seeding layer)56于第一阻障层54上表面。其中，在较佳实施例中，此第一铜品种层56可使用熟知技术，诸如物理气相沉积法(Phycal vapor deposition；PVD)、溅镀法等类似制程而加以形成，且具有约500至2500埃的厚度。接着，可将半导体底材50沉浸于硫酸铜溶液中，以进行化学电镀(Electrical ChemicalPlating；ECP)反应，而形成第一铜层58于第一铜晶种层56上方，且填充于开口图案中。一般而言，可借着将第一铜晶种层56电性连接至一电源的阴极，而使位于硫酸铜溶液中的铜离子，进行还原并沉积于第一铜晶种层56的表面上。亦即可经由进行电镀程序，而使铜原子沉积于第一铜晶种层56表面，并形成所需的第一铜层58。

然后，如图4所示，可对半导体底材50进行化学机械研磨程序(CMP)，以移除依于第一介电层52上表面的部分第一铜层58、第一铜晶种层间与第一阻障层54，并定义铜镶嵌结构60于开口图案中。其中，此处定义的铜镶嵌结构60可作为后续形成MIM电容器的下层电极使用(lowerelectrode)。

随后，依序形成第二阻障层62、电容介电层64、蚀刻停止层66与第二介电层68，于第一介电层52与铜镶嵌结构60的上表面。其中，覆盖于铜镶嵌结构60与第一介电层52上方的第二阻障层62，主要是用来防止铜原子发生扩散，因此可选择氮化矽或碳化矽材料来构成。并且，在较佳实施例中，可控制其厚度于200～400埃间。至于，形成于第二阻障层62表面的电容介电层64，则可选择具有高介电值的无机材料来加以构成。例如，可使用如Ta₂O₅、ZrO₂、BST、PZT来形成。并且，在较佳实施例中，可控制此电容介电层64的厚度在500至1000埃之间。

此外，对形成于电容介电层64上的蚀刻停止层66而言，其材料则可选择有机的高分子聚合物(polymer)，以便此蚀刻停止层66与电容介电层64间，会具有大约30∶1的蚀刻选择比。如此一来，在移除蚀刻停止层66的蚀刻程序中，位于下方的电容介电层64，将不致于受到蚀刻剂的侵蚀。在较佳的实施例中，此蚀刻停止层66的材料，可选择SiLK、Flare等等，且其厚度可控制在300至500埃间。另外也可使用诸如Polyimide、benzocyclo-butane、或Polyarylene ethers等有机高分子聚合物。

至于，形成于蚀刻停止层66上的第二介电层68，则与上述第一介电层52相同，可使用无机的氧化材料来构成。如此一来，由于蚀刻停止层66的材质为有机的高分子聚合物，因此在第二介电层68与蚀刻停止层66间，亦会具有约30∶1的蚀刻选择率。随后，形成光阻层70于第二介电层68的上表面，并使用微影制程，将光罩上的开口图案转移至光阻层70上。

接着，请参照图5，使用光阻层70作为蚀刻罩幕，对第二介电层68进行蚀刻程序，直至抵达蚀刻停止层66为止，而定义开口图案72于第二介电层68中。其中，由于第二介电层68与蚀刻停止层66间，具有约30∶1的高蚀刻选择率。因此，在定义开口图案72的程序中，蚀刻停止层66几乎不会受到蚀刻剂的侵蚀。

在蚀刻第二介电层68而定义出开口图案72后，可更换不同的蚀刻剂，以便对曝露出来的蚀刻停止层66进行蚀刻，直至抵达电容介电层64的上表面为止。同样的，由于蚀刻停止层66与电容介电层64间，亦具有约30∶1的高蚀刻选择比，因此在蚀刻停止层66的蚀刻程序中，下方的电容介电层64将不致于受到蚀刻剂的侵蚀，而可维持原本沉积的厚度。另外，对原来位于第二介电层68上方的光阻层70而言，亦会在上述蚀刻第一介电层68与蚀刻停止层66的程序中，被加以移除。

接着，请参照图6，重覆上述制作第一铜层58的步骤，依序形成第三阻障层74于开口图案72的表面上，且形成第二铜晶种层76于第三阻障层74上表面。再进行化学电镀(ECP)程序，而沉积第二铜层78于第一铜晶种层76表面上，且填充于开口图案72之中。其中，第三阻障层74的材料，与上述相同，可选择钽(Ta)或氮化钽(TaN)。

然后，如图7所示，可对半导体底材50进行化学机械研磨程序(CMP)，以移除依于第二介电层68上表面的部分第二铜层78、第二铜晶种层76与第三阻障层74，并定义铜镶嵌结构80于开口图案72中，以作为电容器的上层电极(upper electrode)使用。如此一来，可定义出由铜镶嵌结构80、电容介电层64、与铜镶嵌结构60所构成的MIM电容器。

使用本发明提供的方法，来制作MIM电容器，具有相当多的好处。首先，因为由无机材料所构成的第二介电层68、电容介电层64，与使用有机材料的蚀刻停止层66间，具有高达30∶1的蚀刻选择比。是以，在蚀刻第二介电层68的程序中，蚀刻停止层66将可有效的保护其下的电容介电层64，避免受到蚀刻剂的侵蚀。并且，在移除部分蚀刻停止层66的蚀刻程序中，电容介电层64亦可因为蚀刻选择比的差异，而避免在蚀刻程序中受到侵蚀。

如此一来，将可有效的控制电容介电层64的厚度，而使其提供整体制程所需的介电特性。更者，由于本发明中的电容介电层64并不需作为防止铜原子扩散的阻障层使用。因此，其材质可根据制程的需求，选择高介电值的材料来沉积，而不会受限于氮化矽或碳化矽材料。是以，使用本发明的方法，除了电容介电层的厚度可随需要加以调整外，其所用材料亦可根据制程需求而加以变换。更者，由于在本发明中，于第二介电层68的上方，并未有氮化矽或碳化矽膜层存在，因此在进行研磨程序移除部分第二铜层78时，将可轻易的达成，进而有效的防止铜镶嵌结构80上表面产生碟盘效应。

以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在所述的权利要求范围内。

Claims

1.一种在铜镶嵌制程中制作MIM电容器的方法，该方法至少包括下列步骤：

形成第一介电层于该半导体底材上；

蚀刻该第一介电层以形成第一开口于该第一介电层上，其中该第一开口用以曝露出该半导体底材上表面；

形成第一阻障层于该第一开口的侧壁与所曝露的该半导体底材上表面；

形成第一铜晶种层于该第一阻障层的上表面；

进行化学电镀(ECP)反应以形成第一铜层于该第一铜晶种层上表面，且填充于该第一开口中；

对该半导体底材进行化学机械研磨程序，以移除位于该第一介电层上表面的部分该第一铜层、该第一铜晶种层与该第一阻障层，并定义第一铜镶嵌结构于该第一开口中，以作为电容器下层电极使用；

形成电容介电层于该第一介电层与该第一铜镶嵌结构的上表面；

形成蚀刻停止层于该电容介电层的上表面，其中该蚀刻停止层与该电容介电层间具有约30∶1的蚀刻选择比；

沉积第二介电层于该蚀刻停止层上表面，其中该第二介电层与该蚀刻停止层间具有约30∶1的蚀刻选择比；

蚀刻该第二介电层以形成第二开口于该第二介电层上，其中该第二开口并曝露出部分该蚀刻停止层上表面；

移除被该第二开口所曝露的部分该蚀刻停止层，以曝露出部分电容介电层上表面；

形成第二阻障层于该第二开口的侧壁与所曝露的该电容介电层上表面；

形成第二铜晶种层于该第二阻障层的上表面；

进行化学电镀反应以形成第二铜层于该第二铜晶种层上表面，且填充于该第二开口中；且

对该半导体底材进行化学机械研磨程序，以移除位于该第二介电层上表面的部分该第二铜层、该第二铜晶种层与该第二阻障层，并定义第二铜镶嵌结构于该开口中，以作为电容器上层电极使用。

2.根据权利要求1项所述的方法，其特征在于：上述第一阻障层与该第一阻障层的材料，可选择钽(Ta)、氮化钽(TaN)或其任意组合。

3.根据权利要求1项所述的方法，其特征在于：在形成上述电容介电层前，更包括形成第三阻障层于该第一介电层与该第一铜镶嵌结构上表面的步骤。

4.根据权利要求1项所述的方法，其特征在于：上述的第三阻障层材料，可选择氮化矽或碳化矽。

5.根据权利要求1项所述的方法，其特征在于：上述电容介电层可选择高介电值的无机(inorganic)材料来构成。

6.根据权利要求1项所述的方法，其特征在于：上述蚀刻停止层可选择有机(inorganic)的高分子聚合物(polymer)来构成。

7.一种在铜镶嵌制程中制作MIM电容器的方法，该方法至少包括下列步骤：

形成第一介电层于该半导体底材上；

定义第一开口于该第一介电层上，其中该第一开口用以曝露出该半导体底材上表面；

定义第一铜镶嵌结构于该第一开口中，以作为电容器下层电极使用；

形成蚀刻停止层于该电容介电层的上表面，其中该蚀刻停止层是使用有机(organic)的高分子聚合物构成；

沉积第二介电层于该蚀刻停止层上表面，其中该第二介电层是使用无机(inorganic)的氧化材料构成；

定义第二开口于该第二介电层中，且曝露出部分该蚀刻停止层上表面，其中该蚀刻停止层可保护该电容介电层，避免受到蚀刻剂的侵蚀；

进行化学电镀(ECP)反应以形成第二铜层于该第二介电层上，且填充于该第二开口中；且

对该半导体底材进行化学机械研磨程序，以移除位于该第二介电层上表面的部分该第二铜层，并定义第二铜镶嵌结构于该开口中，以作为电容器上层电极使用。

8.根据权利要求7项所述的方法，其特征在于：在形成上述电容介电层前，更包括形成阻障层于该第一介电层与该第一铜镶嵌结构上表面的步骤。

9.根据权利要求7项所述的方法，其特征在于：上述电容介电层与该蚀刻停止层间，具有约30∶1的蚀刻选择比值。

10.根据权利要求7项所述的方法，其特征在于：上述蚀刻停止层与该第二介电层间，具有约30∶1的蚀刻选择比值。