CN100359689C - Cmos器件上的金属-绝缘体-金属电容的制造方法 - Google Patents
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Abstract
本发明有关一种在CMOS器件后端工艺中在第二金属层与第三金属层间制作金属—绝缘体—金属(MIM)结构的电容及其制造方法，利用第二金属层做为电容下电极，SiN薄膜做为电容绝缘介质膜，再在SiN薄膜上淀积TiN薄膜做为电容的上电极，并利用通孔连接电容上电极和第三互连金属层，然后由第三互连金属层连接MIM电容和其它元件。上述工艺使得MIM电容单位面积的电容值稳定在1fF/μm2，并具有较好的漏电性能和较高的击穿电压。
Description
技术领域
本发明有关一种CMOS器件上电容的制造方法，尤其是一种CMOS器件上金属-绝缘体-金属(MIM)电容的制造方法。
背景技术
电容、电阻等被动元件(PassiVe circuit element)被广泛应用于集成电路制作技术中，这些器件通常采用标准的集成电路工艺，利用掺杂单晶硅、掺杂多晶硅以及氧化膜或氮氧化膜等制成，比如电容PIP(Poly-Insulator-Poly，多晶硅-介质膜-多晶硅)电容。由于这些器件比较接近硅衬底，器件与衬底间的寄生电容使得器件的性能受到影响，尤其在RF(射频)CMOS电路中，随频率的上升，器件的性能下降很快。
MIM(Metal-Insulator-Metal)电容技术的开发为解决这一问题提供了有效的途径，该技术将电容制作在互连层，即后道工艺(backend process)中，既与集成电路工艺相兼容，又通过拉远被动器件与导电衬底间的距离，克服了寄生电容大、器件性能随频率增大而明显下降的弊端，使得该技术逐渐成为了RF集成电路中制作被动电容器件的主流。
然而，MIM的制作也存在一些缺陷，目前在MIM电容的制作中主要的挑战在于：1.电容介质膜的淀积，如果淀积的介质膜膜质不好，将直接导致电容击穿电压过低，减低器件可靠性；2.电容上电极的刻蚀，刻蚀过程中过刻蚀工艺(刻蚀气体、时间等)适当与否，直接关系到电容的漏电性能，刻蚀停留点选择不当，则漏电流会很高；3.Via(连接孔)的刻蚀，由于在第二金属层和第三金属层之间插入了MIM电容，在有MIM的区域，连接孔被用于连接MIM上电极和第三金属层，无MIM的区域，连接孔被用于连接第二金属层和第三金属层，而不同区域的连接孔均在同一刻蚀步骤中形成，因此，刻蚀时间和刻蚀用气体的选择很重要，时间太长太短都会使器件可靠性下降。
发明内容
为改变已有技术中的缺陷，本发明的目的在于通过这种MIM电容的制造方法，使获得的电容单位面积电容值稳定，漏电流低，并具有较高的击穿电压的1fF/μm2 MIM电容。
为了实现本发明的发明目的，本发明的一种上述CMOS器件上金属-绝缘体-金属电容的制造方法：
首先在第二金属层上淀积氮化硅薄膜做电容绝缘介质；
接着在所述氮化硅上淀积TiN薄膜作为上电极：
选择在上电极刻蚀终点检出之后过刻蚀，并在TiN被刻蚀掉一半时停止：
最后在层间膜淀积及抛光之后选择刻蚀气体对连接孔的刻蚀，使在第二金属层上的连接孔停留在所述TiN薄膜上，而在金属-绝缘体-金属上电极上的通孔停留在不超过上电极厚度三分之一处。
由于采用上述技术方案，通过本发明形成的MIM电容单位面积电容值稳定、漏电流低，且具有较高的击穿电压。
附图说明
图1是本发明CMOS上的MIM电容的一个实施例的结构示意图。
图2是图1中圆圈部分的放大示意图。
图3是本发明CMOS上的MIM电容的一个实施例的结构示意图，用以显示CMOS上的连接孔(包括有MIM区域的通孔及没有MIM区域的连接孔)。
图4本发明CMOS上的MIM电容的制造方法的流程图。
图5是本发明的制造方法与其它制造方法制造的不同MIM电容的I-V图(图中最下方为本发明MIM曲线，圆圈所包括曲线为其余方法制作MIM所得曲线)。
图6是本发明的MIM电容的漏电电流统计值列表(单位为安培)。
图7是本发明的MIM电容的单位面积电容统计值列表(单位为飞法拉第每平方微米)。
图8是本发明的MIM电容的击穿电压统计值列表(单位为伏特)。
具体实施方式
下面结合附图和实施例对本发明作进一步描述。
请参阅图1、图2及图3所示，本发明CMOS器件上的MIM(Metal-Insulator-Metal，金属一绝缘体一金属)电容，所述CMOS器件包括第一金属层M1、第二金属层M2及第三金属层M3，在第二金属层M2与第三金属层M3之间加入绝缘介质及上电极形成MIM电容，第二金属层M2作为MIM电容的下电极，第二金属层上具有氮化硅层2(SiN)作为MIM电容的绝缘介质，上述氮化硅层2的厚度为600，氮化硅上淀积有氮化钛层3(TiN)作为MIM电容的上电极，该氮化钛层的厚度为1500，第三金属层M3位于氮化钛层3的上方，通过通孔4连接第三金属层M3及上电极3，且该通孔4停留在上电极3的上部，深度小于350。在无MIM的区域，第二金属层M2与第三金属层M3通过连接孔1互连。
在另一实施例中，上述氮化硅层2的厚度为580，而氮化钛层3的厚度为1450，其它条件不变，得到的MIM电容的性能也可满足要求。
在再一实施例中，上述氮化硅层2的厚度为620，而氮化钛层3的厚度为1550，其它条件不变，得到的MIM电容的性能也可满足要求。
如图4所示，为了得到如本发明的上述实施例的CMOS器件上的MIM电容，其制造的程序如下，首先应当在第二金属层M2上使用等离子体增强化学气相沉积工艺淀积厚度为600的氮化硅层2，作为MIM电容的绝缘介质，而上述第二金属层M2则作为MIM的下电极；接着在上述氮化硅层2上淀积厚度为1500的氮化钛层3，以该氮化钛层3作为MIM电容的上电极；接着对上述氮化钛层3进行干法刻蚀形成上电极，在整个MIM的制作工艺中，上电极的刻蚀是十分重要的一步，刻蚀停留点的选择恰当与否，直接影响到MIM电容的电学性能，在刻蚀终点检出后过刻蚀30秒左右，保持在氮化硅层被刻蚀到一半左右时停止。在层间膜淀积并抛光后进行刻蚀形成连接孔，在有MIM的区域，通孔4连接第三金属层M3及上电极3，在没有MIM的区域，连接孔1(比通孔4深)使第二金属层M2与第三金属层M3相连。
由于在第二金属层M2和第三金属层M3之间插入了MIM电容，所以做为连接孔1在连接的对象以及由此带来的连接孔1本身的高度上均发生了变化。连接孔1不再仅仅是第二金属层M2和第三金属层M3之间连接桥梁，在存在有MIM电容的区域，连接孔1则形成通孔4，用于连接上电极3和第三金属层M3，这两种情形下，连接孔1与通孔4的高度差可达近2000，由于连接孔1与通孔4是在同一刻蚀工艺步骤中形成，因此连接孔刻蚀所用气体以及刻蚀时间的掌握非常重要，既要求有高的选择比(SiO2与TiN间)，又要求选择适当的刻蚀时间，刻蚀时间过短或过长均不利，过短可能造成连接孔与下层金属间的接触面积过小，使得互连电阻增大，过长一是有可能刻穿下层金属的阻挡层，直接刻到金属线上，影响互连的可靠性，二是过刻蚀会造成MIM电容上电极3被刻太深，从而降低电容性能。本方案以C4F8、Ar以及O2为刻蚀气体，通过考察刻蚀时间与通孔电阻之间的关系找出最佳刻蚀时间在155秒左右，在此条件下，在无MIM的区域，第二金属层M2上的连接孔1停留在第二金属层M2上的TiN薄膜上，并且获得了低的连接孔电阻，在有MIM的区域，通孔4则停在MIM电容的上电极3上，且在MIM电容的上电极的过刻蚀深度小于400，确保对MIM电容性能无大的影响。
在上述的制造过程中，不同的工艺过程优选下面不同的工艺参数，在等离子体增强化学气相沉积过程中其优选的工艺参数如下表：
| 菜单名 | 菜单1 | 菜单2 |
| 高频功率(瓦) | 533 | 533 |
| 低频功率(瓦) | 200 | 200 |
| 淀积气压(托) | 1.8 | 2.4 |
| 淀积温度(℃) | 380 | 380 |
| SiH4(每分钟标准立方升) | 0.367 | 0.4 |
| NH3(每分钟标准立方升) | 2.7 | 2.7 |
| N2(每分钟标准立方升) | 3 | 3 |
| 淀积时间(秒) | 8.65 | 6.5 |
| 平均膜厚 | 585埃 | 590埃 |
| 应力(达因/平方厘米) | -3.66E+09 | -1.29E+09 |
| 折射率 | 1.981 | 2.01 |
在对上电极的干法刻蚀中，其优选的工艺参数如下表，其中过刻蚀时间根据实际的SiN残膜厚度在20-30秒之间进行调整，控制残膜厚度为300左右：
| 步骤 | 1.主刻蚀 | 2.过刻蚀 |
| 时间 | 终点检出方式 | 30秒 |
| 工作压力 | 8毫托 | 8毫托 |
| 偏压功率 | 70瓦 | 70瓦 |
| 源功率 | 700瓦 | 700瓦 |
| C12(标准立方厘米每分钟) | 50 | 50 |
| BCl3(标准立方厘米每分钟) | 20 | 20 |
| Ar(标准立方厘米每分钟) | 40 | 40 |
| CHF3(标准立方厘米每分钟) | 6 | 6 |
在对连接孔及通孔的刻蚀工艺中，其优选的工艺参数如下表，其中刻蚀时间(下表中第二步)在2分35秒加减10秒的范围内均能获得理想的结果。
| 步骤 | 第一步 | 第二步 | 第三步 | 第四步 |
| 时间 | 1’30” | 2’35” | 0.1” | 2” |
| 压力(毫托) | 25 | 25 | 25 | 50 |
| 上射频功率(瓦) | 0 | 1200 | 1200 | 200 |
| 下射频功率(瓦) | 0 | 1400 | 0 | 0 |
| C4F8(标准立方厘米每分钟) | 17 | 17 | 17 | 0 |
| Ar(标准立方厘米每分钟) | 550 | 550 | 550 | 900 |
| 02(标准立方厘米每分钟) | 15 | 15 | 15 | 0 |
由于采用以上方法，本发明的CMOS器件上的MIM电容我们取得了比较理想的结果，具有较低的漏电电流，请参阅图5所示，其为不同方案制作的MIM电容的I-V曲线图，其中最下方线条表示的即为本方法所制作电容的I-V曲线(0-25V扫描)，可以看出该条曲线在0-10V电压扫描区间内所对应的漏电流值最小。其余曲线分别代表不同的绝缘膜质和不同的MIM上电极过刻蚀时间(红色线条对应的过刻蚀时间为30秒)。图6为迄今为止4个LOT(每LOT装硅片25枚，每枚测面内26点)的MIM电容在所加电压为10V下的漏电电流统计值，由图可见，该漏电值稳定在10-11左右。本发明的CMOS器件上的MIM电容还具有稳定的电容值，图7为4LOT MIM电容的单位面积电容的统计值，可以看出该值稳定在0.9~1.1fF/μm2之间(目标为1fF/μm2)，说明绝缘膜的淀积工艺稳定性以及均匀性都较好。另外，本发明的CMOS器件上的MIM电容具有比较高的击穿电压，图8为4LOT MIM电容的击穿电压统计值，由图可见该值稳定在较高的30V电压左右。
综合上述，本发明的CMOS器件上金属-绝缘体-金属电容的制造方法完成了发明人的发明目的，本发明的CMOS器件上的MIM电容具有单位面积的电容值稳定，并具有较好的漏电性能和较高的击穿电压的性能。
Claims (7)
1、一种CMOS器件上金属-绝缘体-金属电容的制造方法，其特征在于：
首先在第二金属层上淀积氮化硅薄膜做电容绝缘介质；
接着在所述氮化硅上淀积TiN薄膜作为上电极；
选择在上电极刻蚀终点检出之后过刻蚀，并在氮化硅被刻蚀掉一半时停止；
最后在层间膜淀积及抛光之后选择刻蚀气体对通孔的刻蚀，使在第二金属层上的连接孔停留在所述TiN薄膜上，而在金属-绝缘体-金属上电极上的通孔停留在不超过上电极厚度三分之一处。
2、根据权利要求1所述的CMOS器件上金属-绝缘体-金属电容的制造方法，其特征在于：所述电容绝缘介质的膜厚控制在580～620。
3、根据权利要求1所述的CMOS器件上金属-绝缘体-金属电容的制造方法，其特征在于：所述上电极的厚度控制在1450～1550。
4、如权利要求1所述的CMOS器件上金属-绝缘体-金属电容的制造方法，其特征在于：所述刻蚀气体为C4F8、Ar及O2。
5、如权利要求1所述的CMOS器件上金属-绝缘体-金属电容的制造方法，其特征在于：所述对通孔的刻蚀时间为155秒。
6、如权利要求4所述的CMOS器件上金属-绝缘体-金属电容的制造方法，其特征在于：上电极的刻蚀采用干法刻蚀方式，其中过刻蚀时间根据实际的SiN残膜厚控制在20～30秒间调整，控制膜厚为300。
7、如权利要求4所述的CMOS器件上金属-绝缘体-金属电容的制造方法，其特征在于：所述的在第二金属层上淀积氮化硅介质膜是采用等离子体增强化学气相沉积方法。
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