CN104517803A - 一种集成无源器件中去耦合电容结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种集成无源器件中去耦合电容结构及其制备方法，所述方法包括提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；在所述上极板上形成接触孔，以电连接所述去耦合电容。本发明所述结构去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。

Description

一种集成无源器件中去耦合电容结构及其制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种集成无源器件中去耦合电容结构及其制备方法。
背景技术
对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经进行尝试沟通过改变有源区的平面布置或改变单元布局来减小单元面积。
随着半导体技术的不断发展集成电路以及大型的集成电路得到广泛的应用，组成集成电路的元器件中可以是无源的或者是有源的，当所述元器件为无源器件时为集成无源器件（integrated passive device，IPD），IPD(集成无源器件)以“更快、更小、更轻、更便宜”的发展方向深入在消费电子应用领域中从当初推出只集成几个元件的无源网络和阵列器件，发展到集成无源器件(IPD)和集成无源/有源器件(IPAD)，直到目前已不鲜见的集成功能模块。集成功能模块已经不再是单纯的电阻、电容、电感和二极管的集成，而是在功能上可替代多个无源和有源器件的集成产品。IPD提供高精度电容及高性能电感等无源器件的集成，目前在射频上的应用成为新热点。
在射频上的应用是IPD的一个新热点，特别是手持设备的大规模使用。而在RF应用中，去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。
通常，用于IPD的去耦合电容的大小在pF级，如用IPD集成元件中常规使用的MIM电容的密度(～1fF/um2)，需要使用较大的芯片面积才能做到，以40pF的电容举例，需要至少200um×200um的面积大小。因此，常规IPD器件，去耦电容通过外部整合实现，如封装基板PCB板上电容，如图1所示，在封装基板101上设置位置的电容102，以实现所述IPD器件100的去耦合电容，但是所述方法以及结构不利于器件的小型化，而且额外引入了封装基板PCB板上的信号干扰，不利于信号完整性设计。
因此，综上所述现有技术在IPD器件中的去耦和电容的结构存在尺寸大、而且还会产生干扰信号，使器件性能受到影响，所以需要对所述结构进行改进，以消除上述弊端。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种集成无源器件中去耦合电容的制备方法，包括：
提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；
在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；
在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；
选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；
在所述上极板上形成接触孔，以电连接所述去耦合电容。
作为优选，所述方法还包括：
在所述接触孔上形成集成无源器件，并通过所述接触孔电连接所述去耦合电容，以实现所述集成无源器件和所述去耦合电容的集成。
作为优选，，所述半导体衬底为P型衬底，并且对所述P型衬底进行带光罩N型注入，以在所述P型衬底的表面形成掺杂层。
作为优选，在所述沟槽内沉积介质层之前还包括：
在所述沟槽中填充带掺杂的牺牲氧化物层；
执行扩散步骤，以将所述牺牲氧化物层中掺杂的离子扩散至所述沟槽的表面；
去除所述牺牲氧化物层。
作为优选，选用低压沉积的方法沉积所述介质层，以在所述沟槽内形成超薄的介质层。
作为优选，所述介质层为氮氧化物层。
作为优选，填充所述沟槽之前还包括：
在所述沟槽一侧的所述半导体衬底进行N型离子掺杂，以形成下极板引出区。
作为优选，选用As对所述半导体衬底进行所述N型离子掺杂。
作为优选，选用金属材料填充所述沟槽，以作为所述去耦合电容的上极板。
作为优选，选用金属材料填充所述沟槽之前，还包括在所述沟槽中形成金属阻挡层的步骤。
作为优选，首先选用物理气相沉积的方法形成所述金属阻挡层；
然后选用金属铜电镀的方法填充所述沟槽，或者选用化学气相沉积金属钨的方法填充所述沟槽。
作为优选，所述方法还包括：
执行平坦化步骤至所述硬掩膜层，以去除多余的金属材料。
作为优选，选用半导体材料填充所述沟槽，并对所述半导体材料进行离子掺杂，以作为所述去耦合电容的上极板。
作为优选，选用半导体材料填充所述沟槽之后还包括图案化所述半导体材料的步骤，以在所述沟槽的上方形成所述上极板。
作为优选，在所述上极板上形成接触孔的方法为：
沉积层间介电层，以覆盖所述半导体衬底和所述上极板；
图案化所述层间介电层，形成开口；
选用导电材料填充所述开口，以形成接触孔电连接所述上极板。
本发明还提供了一种集成无源器件中去耦合电容结构，包括：
去耦合电容，所述去耦合电容嵌于半导体衬底中，形成深埋孔电容，包括：半导体衬底，作为所述去耦合电容的下极板；嵌于所述半导体衬底中的所述深埋孔中的导电材料，作为所述去耦合电容的上极板；介质层，位于所述上极板和下极板之间；
作为优选，所述电容结构还包括：
集成无源器件，位于所述去耦合电容的上方；
金属互连结构，位于所述去耦合电容和所述集成无源器件之间，以形成电连接，实现所述去耦合电容和所述集成无源器件的集成。
作为优选，所述上极板呈柱状结构，镶嵌于所述半导体衬底中。
作为优选，所述上极板为金属材料或者掺杂的多晶硅材料。
本发明为了解决现有技术中去耦合电容对所述IPD器件的影响，提出超大电容与常规IPD的工艺集成的结构，特别是一个应用于IPD工艺的去耦合电容，所述耦合电容由深埋入Si基板的电容实现，其下极板分别为掺杂硅衬底，介质层为超薄氮氧化层，不同于常规超高密度电容，其上极板不仅限于多晶硅填充，可由金属层实现，通过所述结构去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。
此外，本发明提供的IPD器件与去耦合电容片内集成的结构，此结构的去耦合电容利用硅深埋孔电容，上下极板分别为硅衬底和金属填充层/硅，介质层为超薄氮氧化层，此电容的密度可达MIM的电容的5～20倍。所述去耦合电容不仅能够促进多功能无源器件的小型化，而且其电容容量很大，以0.3u×0.3u的孔径大小和5um的孔深计算（电容30fF/ea），其电容密度可高至15fF/um2，是一般MIM电容的5到10倍，即同样电容大小可缩小面积5-10倍，具有很好的去耦合效果。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术中一种集成无源器件中去耦合电容的结构示意图；
图2a-2h为本发明中第一种实施方式中一种集成无源器件中去耦合电容的结构示意图；
图3a-3c为本发明中第一种实施方式中一种集成无源器件中去耦合电容的结构示意图；
图4为本发明一具体地实施方式中集成无源器件中去耦合电容的制备流程示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的一种集成无源器件的去耦合电容的结构及其制备方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。
本发明为了解决现有技术中存在的问题，提供了一种集成无源器件中去耦合电容的制备方法，包括：提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；
在所述半导体衬底上形成硬掩膜层，蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；
在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；
选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；
在所述上极板上形成接触孔，以电连接所述去耦合电容；
在所述接触孔上形成集成无源器件，并通过所述接触孔和所述去耦合电容形成电连接，以实现所述集成无源器件和所述去耦合电容的集成。
进一步，形成所述沟槽的方法为：
在所述半导体衬底上依次形成氧化物层和氮化物层，以形成所述硬掩膜层；
图案化所述硬掩膜层，以定义所述去耦合电容区；
以所述硬掩膜层为掩膜蚀刻所述半导体衬底，形成所述沟槽。
在所述沟槽内沉积介质层之前还包括：
在所述沟槽中填充带掺杂的牺牲氧化物层；
执行扩散步骤，以将所述牺牲氧化物层中掺杂的离子扩散至所述沟槽的表面；
去除所述牺牲氧化物层。
选用金属材料填充所述沟槽，以作为所述去耦合电容的上极板或者选用半导体材料填充所述沟槽，并对所述半导体材料进行离子掺杂，以作为所述去耦合电容的上极板。
实施例1
下面结合附图2a-2h对本发明的集成无源器件中去耦合电容的结构的第一种实施方式做进一步的说明。
首先，提供半导体衬底201，并对所述半导体衬底201进行离子掺杂。
具体地，在本发明中所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等，在该半导体衬底中还可以形成其他有源器件。
在本发明中所述衬底可以为P型或者N型，在该实施方式中所述衬底为P型衬底。
接着对所述半导体衬底201进行离子掺杂，具体地，对所述P型衬底的表面进行N型掺杂，所述N型掺杂剂包括P、As、Sb中的一种，在该具体实施方式中如图所示，所述掺杂方法为离子注入（Implantation），所述注入的离子能量为1kev-10kev，注入的离子剂量为1×1010-5×1016原子/cm2。在本发明中优选为400℃以下，而且通过所述方法可以较为独立的控制杂质分布（离子能量）以及杂质浓度（离子流密度和注入时间），作为优选，在该步骤中优选为进行轻掺杂的注入方式。
更进一步，所述离子注入中采用带光罩N型注入，用于后续下极板接触孔，具体地，在所述衬底的一侧形成掩膜层202，优选为光刻胶层，作为掩膜进行离子注入，在所述半导体衬底201的上表面形成掺杂区203。
执行步骤202，在所述半导体衬底201上形成硬掩膜层。
具体地，参照图2b，在执行完离子注入之后，在所述半导体衬底201上形成硬掩膜层，所述硬掩膜层包括依次沉积的氧化物层、氮化物层以及硼磷硅玻璃(BPSG)中的一种或者多种。
作为优选，所述硬掩膜层包括氧化物层204以及位于氧化物层204上方的氮化物层205，其中所述氧化物层204可以选用等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层以及正硅酸乙酯TEOS层中的一种或多种的组合；所述氮化物层205可以选用SiN、A-C、BN和SiON、TiN和Cu3N中的一种或者多种。
进一步，所述硬掩膜层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。
执行步骤203，以所述硬掩膜层为掩膜，蚀刻所述半导体衬底201，在所述半导体衬底201中形成沟槽20，来定义所述去耦合电容区。
具体地，参照图2c，首先在所述硬掩膜层上形成图案化的光刻胶层或者有机分布层（Organic distribution layer,ODL），含硅的底部抗反射涂层（Si-BARC）以及位于顶部的图案化了的光刻胶层（图中未示出），其中所述光刻胶上的图案定义了所要形成沟槽20的图形，然后以所述光刻胶层为掩膜层蚀刻所述有机分布层、底部抗反射涂层形成沟槽20图案，然后以所述有机分布层、底部抗反射涂层为掩膜，蚀刻所述半导体衬底201，以形成沟槽20。
进一步，所述沟槽20可以选用普通的形状，例如上下开口的关键尺寸一样的普通沟槽，或者还可以选用上宽下窄的沟槽，并不局限于某一形状，可以根据需要进行设置。所述沟槽20的数目，也并非局限于某一数值范围，可以根据所述IPD的需要进行设置，所述沟槽20在后续的步骤中用来形成去耦合电容，因此在该步骤中通过所述蚀刻所述半导体衬底201来定义电容区。
具体地，在该步骤中选用干法蚀刻或者湿法蚀刻，在本发明中优选C-F蚀刻剂来蚀刻所述半导体衬底201，所述C-F蚀刻剂为CF4、CHF3、C4F8和C5F8中的一种或多种。在该实施方式中，所述干法蚀刻可以选用CF4、CHF3，另外加上N2、CO2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
执行步骤204，在所述沟槽20中填充掺杂的牺牲氧化物层206，然后执行扩散步骤。
具体地，参照图2d，沉积掺杂的牺牲氧化物层206，以填充所述沟槽20，其中，所述牺牲氧化物层206为掺杂离子的氧化物层，作为优选，所述牺牲氧化物层206的掺杂类型为N型掺杂，所述N型掺杂剂包括P、As、Sb中的一种。
作为优选，所述牺牲氧化物层206为掺杂磷的正硅酸乙酯(PTEOS)或掺杂As的正硅酸乙酯(BTEOS)，其形成方法可以选用在沉积所述正硅酸乙酯的过程中通入砷烷AsH3、磷烷PH3或硼烷BH3等掺杂气体进行原位掺杂，原位掺杂浓度可以为1014-1020原子/cm3。对于外延气体的不同，还可采用其他掺杂气体，在本发明的一个实施例中，外延气体和掺杂气体的流量与工艺、温度等均有关系，对于不同的温度和工艺需要对外延气体和掺杂气体的流量进行变化，这些均应包含在本发明的保护范围之内。
然后执行扩散步骤，将所述牺牲氧化物层206为掺杂的离子扩散至所述沟槽20的表面，形成所述离子扩散层207，可以通过退火的方法经所述掺杂的离子扩散至所述沟槽20的表面，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-300s。作为进一步的优选，在本发明中可以选用快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。
然后剥离去除所述牺牲氧化物层206，参照图2e，作为优选，选用湿法剥离方法去除牺牲氧化物层206，具体地，所述碱性蚀刻液可以为KOH、或者EDP（乙二胺+对苯二酚+水），还有TMAH（四甲基氢氧化铵）、肼、氢氧化锂以及氨水中的一种或者多种。其中所述蚀刻液的浓度为15-25%，为了避免高温工艺，在本发明的一具体实施方式中选用较低的温度进行蚀刻，在该步骤中优选蚀刻温度小于25℃，更优选10-15℃。
执行步骤205，低压生长超薄氮氧化物层208。
具体地，参照图2e，在该步中可以选用低压化学气相沉积(LPCVD)或低压等离子体化学气相沉积等方法形成所述氮氧化物层208。
所述氮氧化物层208可以选用本领域常用的用于绝缘或者隔离的介电材料层，例如SiON或其他材料，并不局限于某一种。
需要说明的是，在该步骤中形成的所述氮氧化物层208为超薄氮氧化物层，其厚度可以从几个埃到几十个埃，例如5-100埃，优选为5-20埃，在所述沟槽20的表面以及所述氮化物层205的表面共形沉积所述氮氧化物层208。
在本发明中所述半导体衬底201作为所述去耦电容的下极板，所述氮氧化物层208作为中间的介质层，结合后续步骤中形成的上极板形成MIM电容，作为IPD器件中的去耦合电容。
执行步骤206，在所述沟槽20中填充金属材料，以形成所述去耦合电容的上极板。
具体地，参照2f，然后在所述沟槽20中填充金属材料，以形成所述去耦合电容的上极板212，其中，所述金属材料可以选用铜、金、银、钨及其他类似材料，优选金属铜作为导电材料，可以通过物理气相沉积（PVD）、化学气相沉积（CVD）或者电化学镀铜（ECP）的方法填充所述沟槽20。
作为优选，在该实施例中，为了减小因寄生电阻和寄生电容引起的RC迟延时间，在本发明中在沉积所述金属材料之间，还包括在所述沟槽20中形成阻挡层（图中未示出）的步骤，进一步，在本发明中优选形成铜阻挡层（copper barrier），所述铜阻挡层（copper barrier）的形成方法可以为主要选用物理气相沉积法和化学气相沉积法，具体地，可以选用蒸发、电子束蒸发、等离子体喷射沉积以及溅射，在本发明中优选等离子体喷射沉积以及溅射法形成所述铜阻挡层。所述铜阻挡层的厚度并不局限于某一数值或者范围内，可以根据需要进行调整。
然后选用金属铜填充所述沟槽20，在该实施例中优选电化学镀铜（ECP）的方法填充所述沟槽20，在本发明中需要填充所述沟槽，因此在电镀时需要使用添加剂，所述添加剂为平坦剂（LEVELER），加速剂（ACCELERATORE）和抑制剂（SUPPRESSOR）。
作为优选，在形成所述金属铜形成后还可以进一步包含退火的步骤，退火可以在80-160℃下进行2-4小时，以促使同重新结晶，长大晶粒，降低电阻和提高稳定性。
作为本发明的另外一种实施方式，还可以在PVD形成阻挡层之后，选用CVD填充金属钨，作为所述去耦合电容的上极板。需要说明的是，所述实施方法并不仅仅局限于该示例。
执行步骤207，执行平坦化步骤停止于所述氮化物层205，以除去表面多余金属材料。
具体地，继续参照2f，在该实施例中可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述氮化物层205
执行步骤208，在所述沟槽20的一侧进行离子掺杂步骤，形成下极板引出区10。
具体地，参照图2g，在所述沟槽20的一侧进行离子掺杂步骤，以形成下极板引出区10，所述下极板引出区包括重掺杂N+区以及位于所述重掺杂N+区周围的轻掺杂N-区，所述掺杂离子为As。
该步骤中选用等离子掺杂（plasma doping），当采用该方法时一般选用较高的温度，在本发明中一般选用900-1200℃，所述方法为各向同性。所述掺杂步骤分为两个步骤，首先执行将含有As的气体进行第一步掺杂，以形成所述轻掺杂N-区，然后在所述轻掺杂N-区上执行第二掺杂步骤，以形成所述重掺杂N+区。所述离子的掺杂剂量为1×1011-1×1016原子cm-2，优选为5×1011-5×1012原子cm-2，所述离子的掺杂能量为10-100Kev，优选为30-80Kev。
所述掺杂的离子类型、掺杂剂量以及掺杂能量、以及掺杂方法并不局限于上述示例，上述示例仅仅为示例性的。
在填充完所述金属材料之后，形成所述去耦合电容的上极板212，形成所述去耦合电容，该去耦合电容利用硅深埋孔电容，上下极板分别为硅衬底和金属填充层，介质层为超薄氮氧化层，此电容的密度可达MIM的电容的5～20倍。
执行步骤209，沉积层间介电层209，并图案化所述层间介电层209形成接触孔210。
具体地，参照图2g，沉积层间介电层209，所述层间介电层209可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。所述层间介电层209还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
然后图案化所述层间介电层209，以形成多个开口，然后在所述开口中填充金属材料，以形成接触孔210，用于和所述去耦合电容的上极板212形成电连接。其中，所述金属材料可以选用铜、金、银、钨及其他类似材料，可以通过物理气相沉积（PVD）、化学气相沉积（CVD）或者电镀的方法填充所述金属材料。
所述接触孔210位于所述两个沟槽20的正上方以及下极板引出区10的正上方，以分别和所述去耦合电容的上极板212以及下极板引出区10形成电连接，所述接触孔210的数目并不局限于该示例，可以根据IPD的需要进行设置。
在形成接触孔的同时进行N型注入，所述N型掺杂剂包括P、As、Sb中的一种，在该具体实施方式中，所述掺杂方法为离子注入（implantation），所述注入的离子能量为1kev-20kev，注入的离子剂量为1×1010-1×1016原子/cm2。
执行步骤210，在所述接触孔上形成IPD器件。
具体地，参照图2h，在该步骤中进入常规IPD工艺的第一层金属化工艺，在所述层间介电层209上形成各种无源器件，以形成集成无源器件，其中所述无源器件可以包括MIM电容、电阻以及螺旋电感中的一种或者多种，以实现所述无源器件的集成，并且和位于下方的去耦合电容形成电连接，以实现超大电容与常规IPD的工艺集成。
具体地，在所述层间介电层209上形成第一金属层211，所述第一金属层211相互隔离，之间形成有间隙，第一金属层211可以充当接地层，还可以在所述底部金属层上形成MIM电容器元件，所述底部金属层则作为所述MIM电容器元件的下极板。
此外，还可以在所述底部金属层上形成电阻层，以形成无源电阻器件，或者在所述底部金属层上形成通孔，然后在所述通孔上形成另外金属层，结合底部金属层形成螺旋电感器，所述底部金属层作为螺旋电感器的底层等。
上述无源器件仅仅为示例性的，其形成方法也没有详细的说明，本领域技术人员可以选用常规的形成方法来形成各种无源器件，并不局限于某一种。
实施例2
下面结合图3a-3c对本发明的另外一种实施方式作进一步的说明。
在该实施方式中首先形成提供半导体衬底201，并对所述半导体衬底201进行离子掺杂，在所述半导体衬底201上形成硬掩膜层；以所述硬掩膜层为掩膜，蚀刻所述半导体衬底201，在所述半导体衬底201中形成沟槽20，来定义所述去耦合电容区；在所述沟槽20中填充掺杂的牺牲氧化物层206，然后执行扩散步骤，剥离去除所述牺牲氧化物层206；得到如图2e所示的图案。所述形成步骤可以参照实施例1中的方法，但也并不局限于该方法。
然后执行步骤301，在所述沟槽20中填充掺杂的半导体材料213。
具体地，参照图3a，在该步骤中选用掺杂的半导体材料213作为所述去耦合电容的上极板，作为优选，在所述沟槽中填充N型多晶硅，所述填充方法分为两个步骤：
首先在所述沟槽20中填充多晶硅材料，所述多晶硅材料的沉积方法可以为化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及外延生长中的一种，在本发明中优选为外延生长法。
具体地，反应气体可以包括氢气（H2）携带的四氯化硅（SiCl4）或三氯氢硅（SiHCl3）、硅烷（SiH4）和二氯氢硅（SiH2Cl2）等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，外延生长得到多晶硅材料层。
进一步，所述选用多晶硅不仅仅填充所述两个沟槽20，而且在所述氮氧化物205上外延生长一层所述多晶硅，所述两个沟槽20内的多晶硅层经所述氮化物层205上方的多晶硅层连接为一体。
然后图案化所述多晶硅层，以此来定于所述去耦合电容的上电极区，具体地，在所述多晶硅层上形成图案化的掩膜层，然后以所述掩膜层为掩膜蚀刻所述多晶硅层、氮化物层205、氧化物层204，以去除所述两沟槽20两侧的多晶硅层、氮化物层205、氧化物层204，以形成所述去耦合电容的上电极区域。图案化后得到的上电极区域将所述两个沟槽连接成为一体。
作为优选，还可以进一步去除所述下极板引出区10上方的掺杂区203，去除方法可以选用本领域常用方法，在此不再赘述。
进一步，在所述沟槽20的一侧进行离子掺杂步骤，以形成下极板引出区10，所述下极板引出区包括重掺杂N+区以及位于所述重掺杂N+区周围的轻掺杂N-区，所述掺杂离子为As。
该步骤中选用离子注入（plasma doping），
所述掺杂的离子类型、掺杂剂量以及掺杂能量、以及掺杂方法并不局限于上述示例，上述示例仅仅为示例性的。
执行步骤302，沉积层间介电层209，并图案化所述层间介电层209形成接触孔210。
具体地，参照图3a，沉积层间介电层209，所述层间介电层209可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。所述层间介电层209还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
然后图案化所述层间介电层209，以形成多个开口，然后在所述开口中填充金属材料，以形成接触孔210，用于和所述去耦合电容的上极板212形成电连接。其中，所述金属材料可以选用铜、金、银、钨及其他类似材料，可以通过物理气相沉积（PVD）、化学气相沉积（CVD）或者电镀的方法填充所述金属材料。
所述接触孔210位于所述两个沟槽20的正上方以及下极板引出区10的正上方，以分别和所述去耦合电容的上极板212以及下极板引出区10形成电连接，所述接触孔210的数目并不局限于该示例，可以根据IPD的需要进行设置。
执行步骤302，在所述接触孔上形成IPD器件。
具体地，参照图3b，在该步骤中进入常规IPD工艺的第一层金属化工艺，在所述层间介电层209上形成各种无源器件，以形成集成无源器件，其中所述无源器件可以包括MIM电容、电阻以及螺旋电感中的一种或者多种，以实现所述无源器件的集成，并且和位于下方的去耦合电容形成电连接，以实现超大电容与常规IPD的工艺集成。
具体地，在所述层间介电层209上形成第一金属层211，所述第一金属层211相互隔离，之间形成有间隙，第一金属层211可以充当接地层，还可以在所述底部金属层上形成MIM电容器元件，所述底部金属层则作为所述MIM电容器元件的下极板。
此外，还可以在所述底部金属层上形成电阻层，以形成无源电阻器件，或者在所述底部金属层上形成通孔，然后在所述通孔上形成另外金属层，结合底部金属层形成螺旋电感器，所述底部金属层作为螺旋电感器的底层等。
上述无源器件仅仅为示例性的，其形成方法也没有详细的说明，本领域技术人员可以选用常规的形成方法来形成各种无源器件，并不局限于某一种。
实施例3
本发明还提供了一种集成无源器件中去耦合电容结构，包括：
去耦合电容，所述去耦合电容嵌于半导体衬底201中，形成深埋孔电容，包括：半导体衬底201，作为所述去耦合电容的下极板；嵌于所述半导体衬底中的导电材料，作为所述去耦合电容的上极板212/213；介质层208，位于所述上极板和下极板之间；
集成无源器件，位于所述去耦合电容的上方；
金属互连结构，位于所述去耦合电容和所述集成无源器件之间，以形成电连接，实现所述去耦合电容和所述集成无源器件的集成。
所述上极板呈柱状结构，镶嵌于所述半导体衬底中，所述上极板为金属材料或者掺杂的多晶硅材料，所述金属互联结构包括接触孔。
本发明为了解决现有技术中去耦合电容对所述IPD器件的影响，提出超大电容与常规IPD的工艺集成的结构，特别是一个应用于IPD工艺的去耦合电容，所述耦合电容由深埋入Si基板的电容实现，其下极板分别为掺杂硅衬底，介质层为超薄氮氧化层，不同于常规超高密度电容，其上极板不仅限于多晶硅填充，可由金属层实现，通过所述结构去耦电容可去除高频RF信号的干扰，实现去耦电容与IPD的片内集成，可进一步促进多功能无源器件的小型化。
此外，本发明提供的IPD器件与去耦合电容片内集成的结构，此结构的去耦合电容利用硅深埋孔电容，上下极板分别为硅衬底和金属填充层/硅，介质层为超薄氮氧化层，此电容的密度可达MIM的电容的5～20倍。所述去耦合电容不仅能够促进多功能无源器件的小型化，而且其电容容量很大，以0.3u×0.3u的孔径大小和5um的孔深计算（电容30fF/ea），其电容密度可高至15fF/um2，是一般MIM电容的5到10倍，即同样电容大小可缩小面积5-10倍，具有很好的去耦合效果。
图4为本发明一具体地实施方式中集成无源器件中去耦合电容的制备流程示意图，包括：
步骤201提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；
步骤202在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；
步骤203在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；
步骤204选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；
步骤205在所述上极板上形成接触孔，以电连接所述去耦合电容。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种集成无源器件中去耦合电容的制备方法，包括：
提供半导体衬底，作为去耦合电容的下极板，所述半导体衬底中掺杂有离子；
在所述半导体衬底上形成图案化的硬掩膜层，并蚀刻所述半导体衬底，以在所述半导体衬底中形成沟槽，以定义所述去耦合电容区；
在所述沟槽内沉积介质层，作为所述去耦合电容的介质层；
选用导电材料填充所述沟槽，作为所述去耦合电容的上极板；
在所述上极板上形成接触孔，以电连接所述去耦合电容。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述接触孔上形成集成无源器件，并通过所述接触孔电连接所述去耦合电容，以实现所述集成无源器件和所述去耦合电容的集成。
3.根据权利要求1所述的方法，其特征在于，所述半导体衬底为P型衬底，并且对所述P型衬底进行带光罩N型注入，以在所述P型衬底的表面形成掺杂层。
4.根据权利要求1所述的方法，其特征在于，在所述沟槽内沉积介质层之前还包括：
在所述沟槽中填充带掺杂的牺牲氧化物层；
执行扩散步骤，以将所述牺牲氧化物层中掺杂的离子扩散至所述沟槽的表面；
去除所述牺牲氧化物层。
5.根据权利要求1所述的方法，其特征在于，选用低压沉积的方法沉积所述介质层，以在所述沟槽内形成超薄的介质层。
6.根据权利要求1或5所述的方法，其特征在于，所述介质层为氮氧化物层。
7.根据权利要求1所述的方法，其特征在于，选用导电材料填充所述沟槽之后还包括：
在所述沟槽一侧的所述半导体衬底进行N型离子掺杂，以形成下极板引出区。
8.根据权利要求7所述的方法，其特征在于，选用As对所述半导体衬底进行所述N型离子掺杂。
9.根据权利要求1所述的方法，其特征在于，选用金属材料填充所述沟槽，以作为所述去耦合电容的上极板。
10.根据权利要求9所述的方法，其特征在于，选用金属材料填充所述沟槽之前，还包括在所述沟槽中形成金属阻挡层的步骤。
11.根据权利要求10所述的方法，其特征在于，
首先选用物理气相沉积的方法形成所述金属阻挡层；
然后选用金属铜电镀的方法填充所述沟槽，或者选用化学气相沉积金属钨的方法填充所述沟槽。
12.根据权利要求1或8所述的方法，其特征在于，所述方法还包括：
执行平坦化步骤至所述硬掩膜层，以去除多余的金属材料。
13.根据权利要求1所述的方法，其特征在于，选用半导体材料填充所述沟槽，并对所述半导体材料进行离子掺杂，以作为所述去耦合电容的上极板。
14.根据权利要求13所述的方法，其特征在于，选用半导体材料填充所述沟槽之后还包括图案化所述半导体材料的步骤，以在所述沟槽的上方形成所述上极板。
15.根据权利要求1所述的方法，其特征在于，在所述上极板上形成接触孔的方法为：
沉积层间介电层，以覆盖所述半导体衬底和所述上极板；
图案化所述层间介电层，形成开口；
选用导电材料填充所述开口，以形成接触孔电连接所述上极板。
16.一种集成无源器件中去耦合电容结构，包括：
去耦合电容，所述去耦合电容嵌于半导体衬底中，形成深埋孔电容，包括：半导体衬底，作为所述去耦合电容的下极板；嵌于所述半导体衬底中的所述深埋孔中的导电材料，作为所述去耦合电容的上极板；介质层，位于所述上极板和下极板之间。
17.根据权利要求16所述的结构，其特征在于，所述电容结构还包括：
集成无源器件，位于所述去耦合电容的上方；
金属互连结构，位于所述去耦合电容和所述集成无源器件之间，以形成电连接，实现所述去耦合电容和所述集成无源器件的集成。
18.根据权利要求16所述的结构，其特征在于，所述上极板呈柱状结构，镶嵌于所述半导体衬底中。
19.根据权利要求16所述的结构，其特征在于，所述上极板为金属材料或者掺杂的多晶硅材料。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298655A (zh) * 2015-05-11 2017-01-04 北大方正集团有限公司 金属氧化物功率器件的制备方法及功率器件
CN117494646A (zh) * 2023-12-29 2024-02-02 杭州行芯科技有限公司 电容获取方法、电子设备及存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759907A (en) * 1996-09-16 1998-06-02 International Business Machines Corporation Method of making large value capacitor for SOI
CN1794457A (zh) * 2004-12-15 2006-06-28 国际商业机器公司 低成本的深沟槽去耦电容器器件及其制造方法
CN101449362A (zh) * 2006-05-18 2009-06-03 Nxp股份有限公司 提高半导体器件中电感器的品质因子的方法
CN101540324A (zh) * 2008-03-18 2009-09-23 株式会社瑞萨科技 半导体器件
US20100308435A1 (en) * 2009-06-08 2010-12-09 Qualcomm Incorporated Through Silicon Via With Embedded Decoupling Capacitor
CN102446823A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种大马士革制造工艺

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759907A (en) * 1996-09-16 1998-06-02 International Business Machines Corporation Method of making large value capacitor for SOI
CN1794457A (zh) * 2004-12-15 2006-06-28 国际商业机器公司 低成本的深沟槽去耦电容器器件及其制造方法
CN101449362A (zh) * 2006-05-18 2009-06-03 Nxp股份有限公司 提高半导体器件中电感器的品质因子的方法
CN101540324A (zh) * 2008-03-18 2009-09-23 株式会社瑞萨科技 半导体器件
US20100308435A1 (en) * 2009-06-08 2010-12-09 Qualcomm Incorporated Through Silicon Via With Embedded Decoupling Capacitor
CN102446823A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种大马士革制造工艺

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298655A (zh) * 2015-05-11 2017-01-04 北大方正集团有限公司 金属氧化物功率器件的制备方法及功率器件
CN117494646A (zh) * 2023-12-29 2024-02-02 杭州行芯科技有限公司 电容获取方法、电子设备及存储介质
CN117494646B (zh) * 2023-12-29 2024-05-28 杭州行芯科技有限公司 电容获取方法、电子设备及存储介质

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