CN106876269A - 偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法 - Google Patents
偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法 Download PDFInfo
- Publication number
- CN106876269A CN106876269A CN201611184766.5A CN201611184766A CN106876269A CN 106876269 A CN106876269 A CN 106876269A CN 201611184766 A CN201611184766 A CN 201611184766A CN 106876269 A CN106876269 A CN 106876269A
- Authority
- CN
- China
- Prior art keywords
- protective layer
- active area
- spin
- sio
- spin diodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011241 protective layer Substances 0.000 title claims abstract description 88
- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 59
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 52
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 37
- 229910052681 coesite Inorganic materials 0.000 claims abstract description 33
- 229910052906 cristobalite Inorganic materials 0.000 claims abstract description 33
- 229910052682 stishovite Inorganic materials 0.000 claims abstract description 33
- 229910052905 tridymite Inorganic materials 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 31
- 238000011065 in-situ storage Methods 0.000 claims abstract description 21
- 238000001459 lithography Methods 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 35
- 238000005516 engineering process Methods 0.000 claims description 26
- 238000001259 photo etching Methods 0.000 claims description 23
- 238000001039 wet etching Methods 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 210000002381 plasma Anatomy 0.000 description 13
- 239000007787 solid Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000004891 communication Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 210000001061 forehead Anatomy 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
- H01L29/66022—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6603—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开一种偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法，其中，所述可重构偶极子天线包括：SOI衬底、第一天线臂、第二天线臂和同轴馈线；所述第一天线臂和第二天线臂包括多个具备SiO2保护层的SPiN二极管串，所述SiO2保护层的SPiN二极管串由依次首尾相连的SiO2保护层的SPiN二极管构成，所述具备SiO2保护层的SPiN二极管的制造方法包括：选取SOI衬底；形成有源区沟槽；对所述有源区沟槽利用原位掺杂工艺分别淀积P型Si材料和N型Si材料形成P区和N区；光刻引线孔并金属化处理以形成所述具备SiO2保护层的SPiN二极管；本发明提供的具备SiO2保护层的SPiN二极管可用于高性能可重构偶极子天线的制备。
Description
技术领域
本发明属于半导体器件制造技术领域，涉及天线技术领域，尤其涉及一种偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法。
背景技术
随着科学技术的进一步发展，无线通信技术在人们的生活中发挥着越来越重要的作用。无线通信利用无线电波进行工作，而无线电波的接收和发送靠天线完成，天线的性能直接影响整个无线通信系统。
传统金属天线由于其重量和体积都相对较大，设计制作不灵活，自重构性和适应性较差，严重制约了雷达与通信系统的发展和性能的进一步提高。因此，近年来，研究天线宽频带、小型化、以及重构与复用的理论日趋活跃。
然而目前的频率可重构微带天线的各部分有互耦影响，频率跳变慢，馈源结构复杂，隐身性能不佳，剖面高，集成加工的难度高。
因此，用何种材料如何制作一种体积小、剖面低，结构简单、易于加工的可重构天线就变得尤为重要。
发明内容
为解决现有技术的缺陷和不足，本发明提出一种可重构偶极子天线的具备SiO2保护层的SPiN二极管的制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的实施例提供了一种偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法，其中，所述偶极子天线包括：SOI衬底(1)、第一天线臂(2)、第二天线臂(3)和同轴馈线(4)；所述第一天线臂(2)和第二天线臂(3)包括多个具备SiO2保护层的SPiN二极管串，所述SiO2保护层的SPiN二极管串由依次首尾相连的具备SiO2保护层的SPiN二极管构成，所述SiO2保护层的SPiN二极管的制造方法包括如下步骤：
(a)选取SOI衬底；刻蚀SOI衬底形成有源区沟槽；
(b)利用氧化工艺，对所述有源区沟槽侧壁进行氧化以在所述有源区沟槽侧壁形成氧化层；
(c)利用湿法刻蚀工艺刻蚀所述氧化层以完成对所述有源区沟槽侧壁的平整化；
(d)对所述有源区沟槽利用原位掺杂工艺分别淀积P型Si材料和N型Si材料形成P区和N区；
(e)光刻引线孔并金属化处理以形成所述SiO2保护层的SPiN二极管。
其中，对于步骤(a)，采用SOI衬底的原因在于，对于偶极子天线，由于其需要良好的微波特性，而SPiN二极管为了满足这个需求，需要具备良好的载流子即固态等离子体的限定能力，而二氧化硅(SiO2)能够将载流子即固态等离子体限定在顶层硅中，所以优选采用SOI作为SPiN二极管的衬底。
在本发明的一个实施例中，所述偶极子天线还包括直流偏置线，所述直流偏置线采用化学气相淀积的方法固定于SOI衬底上；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧。
在本发明的一个实施例中，所述第一天线臂(2)包括依次串接的第一SPiN二极管串(w1)、第二SPiN二极管串(w2)及第三SPiN二极管串(w3)，所述第二天线臂(3)包括依次串接的第四SPiN二极管串(w4)、第五SPiN二极管串(w5)及第六SPiN二极管串(w6)；
其中，所述第一SPiN二极管串(w1)的长度等于所述第六SPiN二极管串(w6)的长度，所述第二SPiN二极管串(w2)的长度等于所述第五SPiN二极管串(w5)的长度，所述第三SPiN二极管串(w3)的长度等于所述第四SPiN二极管串(w4)的长度。
在本发明的一个实施例中，步骤(a)包括：
(a1)利用CVD工艺，在所述SOI衬底表面形成第一保护层；
(a2)采用第一掩膜版，利用光刻工艺在所述第一保护层上形成有源区图形；
(a3)利用干法刻蚀工艺，在所述有源区图形的指定位置处刻蚀所述第一保护层及所述SOI衬底的顶层Si层从而形成有所述有源区沟槽。
进一步的，步骤(d)包括：
(d1)在整个衬底表面淀积第二保护层；
(d2)采用第二掩膜板，利用光刻工艺在所述第二保护层表面形成P区图形；
(d3)利用湿法刻蚀工艺去除P区图形上的所述第二保护层；
(d4)利用原位掺杂工艺，在所述有源区沟槽内淀积P型Si材料形成所述P区；
(d5)在整个衬底表面淀积第三保护层；
(d6)采用第三掩膜板，利用光刻工艺在所述第三保护层表面形成N区图形；
(d7)利用湿法刻蚀工艺去除N区图形上的所述第三保护层；
(d8)利用原位掺杂工艺，在所述有源区沟槽内淀积N型Si材料形成所述N区。
需要说明的是：常规制作SPiN二极管的P区与N区的制备工艺中，均采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响SPiN二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
采用原位掺杂能够避免离子注入等方式带来的不利影响，且能够通过控制气体流量来控制材料的掺杂浓度，更有利于获得陡峭的掺杂界面，从而获得更好的器件性能。
进一步的，步骤(d4)包括：
(d41)利用原位掺杂工艺，在所述有源区沟槽内淀积P型Si材料；
(d42)采用第四掩膜版，利用干法刻蚀工艺刻蚀所述P型Si材料以在所述有源区沟槽的侧壁形成所述P区；
(d43)利用选择性刻蚀工艺去除整个衬底表面的所述第二保护层。
进一步的，步骤(d8)包括：
(d81)利用原位掺杂工艺，在所述有源区沟槽内淀积N型Si材料；
(d82)采用第五掩膜版，利用干法刻蚀工艺刻蚀所述N型Si材料以在所述有源区沟槽的另一侧壁形成所述N区；
(d83)利用选择性刻蚀工艺去除整个衬底表面的所述第三保护层。
在本发明的一个实施例中，步骤(e)包括：
(e1)采用第六掩膜版，利用光刻工艺在所述第四保护层表面形成引线孔图形；
(e2)利用各向异性刻蚀工艺刻蚀所述第四保护层形成所述引线孔；
(e3)对所述引线孔溅射金属材料；
(e4)钝化处理并光刻PAD以形成所述SiO2保护层的SPiN二极管。
由上可知，本发明实施例通过采用原位掺杂能够避免离子注入等方式带来的不利影响，使得在有源区内可获得均匀的掺杂，且能够通过控制气体流量来控制材料的掺杂浓度，更有利于获得陡峭的掺杂界面，从而获得更好的器件性能。原位掺杂同时也可以得到比较深的结深，可根据器件需要来制作相应的有源区，而离子注入工艺只能制作比较浅的有源区。相比于其他形式的二极管工艺，采用具有SiO2保护层的制作工艺可很大程度上简化二极管的制作流程，使得这种二极管制作更加简单。该SiO2保护层的SPiN二极管等离子可重构天线可以是由SOI基SiO2保护层的SPiN二极管按阵列排列组合而成，利用外部控制阵列中的SiO2保护层的SPiN二极管选择性导通，使该阵列形成动态固态等离子体条纹、具备天线的功能，对特定电磁波具有发射和接收功能，并且该天线可通过阵列中SiO2保护层的SPiN二极管的选择性导通，改变固态等离子体条纹形状及分布，从而实现天线的重构，在国防通讯与雷达技术方面具有重要的应用前景。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
为了清楚说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的一种偶极子天线结构示意图；
图2为本发明实施例提供的一种具备SiO2保护层的SPiN二极管的制作方法流程图；
图3a-图3r为本发明实施例提供的一种具备SiO2保护层的SPiN二极管的制备方法示意图；
图4为本发明实施例提供的一种具备SiO2保护层的SPiN二极管的器件结构示意图。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方案对本发明一种偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法作进一步详细描述。实例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施方案的部分和特征可以被包括在或替换其他实施方案的额部分和特征。本发明的实施方案的范围包括权利要求书的整个范围，以及权利要求书的所有可获得的等同物。
下面结合附图对本发明做进一步详细说明。
实施例一
本发明的实施例提供了一种偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法，其中，所述偶极子天线包括：SOI衬底(1)、第一天线臂(2)、第二天线臂(3)和同轴馈线(4)；所述第一天线臂(2)和第二天线臂(3)包括多个具备SiO2保护层的SPiN二极管串，所述SiO2保护层的SPiN二极管串由依次首尾相连的具备SiO2保护层的SPiN二极管构成，所述SiO2保护层的SPiN二极管的制造方法包括如下步骤：
(f)选取SOI衬底；刻蚀SOI衬底形成有源区沟槽；
(g)利用氧化工艺，对所述有源区沟槽侧壁进行氧化以在所述有源区沟槽侧壁形成氧化层；
(h)利用湿法刻蚀工艺刻蚀所述氧化层以完成对所述有源区沟槽侧壁的平整化；
(i)对所述有源区沟槽利用原位掺杂工艺分别淀积P型Si材料和N型Si材料形成P区和N区；
(j)光刻引线孔并金属化处理以形成所述SiO2保护层的SPiN二极管。
其中，对于步骤(a)，采用SOI衬底的原因在于，对于偶极子天线，由于其需要良好的微波特性，而SPiN二极管为了满足这个需求，需要具备良好的载流子即固态等离子体的限定能力，而二氧化硅(SiO2)能够将载流子即固态等离子体限定在顶层硅中，所以优选采用SOI作为SPiN二极管的衬底。
在本发明的一个实施例中，所述偶极子天线还包括直流偏置线，所述直流偏置线采用化学气相淀积的方法固定于SOI衬底上；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧。
在本发明的一个实施例中，所述第一天线臂(2)包括依次串接的第一SPiN二极管串(w1)、第二SPiN二极管串(w2)及第三SPiN二极管串(w3)，所述第二天线臂(3)包括依次串接的第四SPiN二极管串(w4)、第五SPiN二极管串(w5)及第六SPiN二极管串(w6)；
其中，所述第一SPiN二极管串(w1)的长度等于所述第六SPiN二极管串(w6)的长度，所述第二SPiN二极管串(w2)的长度等于所述第五SPiN二极管串(w5)的长度，所述第三SPiN二极管串(w3)的长度等于所述第四SPiN二极管串(w4)的长度。
在本发明的一个实施例中，步骤(a)包括：
(a1)利用CVD工艺，在所述SOI衬底表面形成第一保护层；
(a2)采用第一掩膜版，利用光刻工艺在所述第一保护层上形成有源区图形；
(a3)利用干法刻蚀工艺，在所述有源区图形的指定位置处刻蚀所述第一保护层及所述SOI衬底的顶层Si层从而形成有所述有源区沟槽。
进一步的，步骤(d)包括：
(d1)在整个衬底表面淀积第二保护层；
(d2)采用第二掩膜板，利用光刻工艺在所述第二保护层表面形成P区图形；
(d3)利用湿法刻蚀工艺去除P区图形上的所述第二保护层；
(d4)利用原位掺杂工艺，在所述有源区沟槽内淀积P型Si材料形成所述P区；
(d5)在整个衬底表面淀积第三保护层；
(d6)采用第三掩膜板，利用光刻工艺在所述第三保护层表面形成N区图形；
(d7)利用湿法刻蚀工艺去除N区图形上的所述第三保护层；
(d8)利用原位掺杂工艺，在所述有源区沟槽内淀积N型Si材料形成所述N区。
需要说明的是：常规制作SPiN二极管的P区与N区的制备工艺中，均采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响SPiN二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
采用原位掺杂能够避免离子注入等方式带来的不利影响，且能够通过控制气体流量来控制材料的掺杂浓度，更有利于获得陡峭的掺杂界面，从而获得更好的器件性能。
进一步的，步骤(d4)包括：
(d41)利用原位掺杂工艺，在所述有源区沟槽内淀积P型Si材料；
(d42)采用第四掩膜版，利用干法刻蚀工艺刻蚀所述P型Si材料以在所述有源区沟槽的侧壁形成所述P区；
(d43)利用选择性刻蚀工艺去除整个衬底表面的所述第二保护层。
进一步的，步骤(d8)包括：
(d81)利用原位掺杂工艺，在所述有源区沟槽内淀积N型Si材料；
(d82)采用第五掩膜版，利用干法刻蚀工艺刻蚀所述N型Si材料以在所述有源区沟槽的另一侧壁形成所述N区；
(d83)利用选择性刻蚀工艺去除整个衬底表面的所述第三保护层。
在本发明的一个实施例中，步骤(e)包括：
(e1)采用第六掩膜版，利用光刻工艺在所述第四保护层表面形成引线孔图形；
(e2)利用各向异性刻蚀工艺刻蚀所述第四保护层形成所述引线孔；
(e3)对所述引线孔溅射金属材料；
(e4)钝化处理并光刻PAD以形成所述SiO2保护层的SPiN二极管。
本发明实施例利用原位掺杂工艺能够制备并提供适用于形成固态等离子天线的高性能具有SiO2保护层的SPiN二极管。
实施例二
请参见图3a-图3r，图3a-图3r为本发明实施例的一种具有SiO2保护层的固态等离子pin二极管的制备方法示意图，在上述实施例一的基础上，以制备沟道长度为22nm(固态等离子区域长度为100微米)的具有SiO2保护层的固态等离子pin二极管为例进行详细说明，具体步骤如下：
S10、选取SOI衬底。
请参见图3a，该SOI衬底101的晶向为(100)，另外，该SOI衬底101的掺杂类型为p型，掺杂浓度为1014cm-3的，顶层Si的厚度例如为20μm。
S20、在所述SOI衬底表面淀积一层氮化硅。
请参见图3b，采用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在SOI衬底101上淀积氮化硅层201。
S30、刻蚀SOI衬底形成有源区沟槽。
请参见图3c-1，利用光刻工艺在所述氮化硅层上形成有源区图形，利用干法刻蚀工艺在所述有源区图形的指定位置处刻蚀所述保护层及顶层硅从而形成有源区301，俯视图请参见图3c-2。
S40、有源区四周平坦化处理。
请参见图3d-1，氧化所述有源区的四周侧壁以使所述有源区的四周侧壁形成氧化层401，俯视图请参见图3d-2；
请参见图3e-1，利用湿法刻蚀工艺刻蚀所述有源区的四周侧壁氧化层以完成所述有源区的四周侧壁平坦化，俯视图请参见2e2。
S50、在所述衬底表面淀积一层SiO2。
请参见图3f，利用CVD方法在所述衬底上淀积一层二氧化硅601。
S60、光刻所述SiO2层。
请参见图3g，利用光刻工艺在所述SiO2层上形成P区图形，利用湿法刻蚀工艺去除P区图形上的SiO2层。
S70、形成P区。
请参见图3h，具体做法可以是：利用原位掺杂的方法，在所述SOI衬底表面的P区图形上淀积p型硅形成P区801，通过控制气体流量来控制P区的掺杂浓度。
S80、平整化衬底表面。
请参见图3i，具体做法可以是：先利用干法刻蚀工艺使P区表面平整化，再利用湿法刻蚀工艺去除衬底表面的SiO2层。
S90、在所述衬底表面淀积一层SiO2。
请参见图3j，具体做法可以是：利用CVD方法在所述衬底表面淀积二氧化硅层1001。
S100、光刻所述SiO2层。
请参见图3k，利用光刻工艺在所述SiO2层上形成N区图形；利用湿法刻蚀工艺去除N区上的SiO2层。
S110、形成N区。
请参见图3l，利用原位掺杂的方法，在所述SOI衬底表面的N区图形上淀积n型硅形成N区1201，通过控制气体流量来控制N区的掺杂浓度。
S120、平整化衬底表面。
请参见图3m，先利用干法刻蚀工艺使N区表面平整化，再利用湿法刻蚀工艺去除衬底表面的SiO2层。
S130、衬底表面平坦化。
请参见图3n，可以利用CMP的方法，去除所述衬底表面的氮化硅层和多晶硅，从而使衬底表面平整化。
S140、淀积二氧化硅。
请参见图3o，利用CVD方法在衬底表面淀积一层二氧化硅1501并将有源区沟槽填满。
S150、杂质激活。
在950-1150℃，退火0.5～2分钟，使离子注入的杂质激活、并且推进有源区中杂质。
S160、在P、N接触区光刻引线孔。
请参照图3p，在二氧化硅(SiO2)层上光刻引线孔1601。
S170、形成引线。
请参照图3q，可以在衬底表面溅射金属，合金化形成金属硅化物，并刻蚀掉表面的金属；再在衬底表面溅射金属1701，光刻引线，并将引线连接。
S180、钝化处理，光刻PAD。
请参照图3r，可以通过淀积氮化硅(SiN)形成钝化层1801，光刻PAD。最终形成SiO2保护层的SPiN二极管，作为制备固态等离子天线材料。
实施例三
请参照图4，图4为本发明实施例的SiO2保护层的SPiN二极管的器件结构示意图。该SiO2保护层的SPiN二极管采用上述如图1所示的制备方法制成。具体地，该SiO2保护层的SPiN二极管在SOI衬底301上制备形成，且pin二极管的P区303、N区304以及横向位于该P区303和该N区304之间的i区均位于该SOI衬底的顶层Si层302内。
综上所述，本文中应用了具体个例对本发明SiO2保护层的SPiN二极管及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (8)
1.一种偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法，其特征在于，所述偶极子天线包括：SOI衬底(1)、第一天线臂(2)、第二天线臂(3)和同轴馈线(4)；所述第一天线臂(2)和第二天线臂(3)包括多个具备SiO2保护层的SPiN二极管串，所述SiO2保护层的SPiN二极管串由依次首尾相连的具备SiO2保护层的SPiN二极管构成，所述SiO2保护层的SPiN二极管的制造方法包括如下步骤：
(a)选取SOI衬底；刻蚀SOI衬底形成有源区沟槽；
(b)利用氧化工艺，对所述有源区沟槽侧壁进行氧化以在所述有源区沟槽侧壁形成氧化层；
(c)利用湿法刻蚀工艺刻蚀所述氧化层以完成对所述有源区沟槽侧壁的平整化；
(d)对所述有源区沟槽利用原位掺杂工艺分别淀积P型Si材料和N型Si材料形成P区和N区；
(e)光刻引线孔并金属化处理以形成所述SiO2保护层的SPiN二极管。
2.如权利要求1所述的制备方法，其特征在于，所述偶极子天线还包括直流偏置线，所述直流偏置线采用化学气相淀积的方法固定于SOI衬底上；其中，所述第一天线臂(2)和所述第二天线臂(3)分别设置于所述同轴馈线(4)的两侧。
3.如权利要求1所述的制备方法，其特征在于，所述第一天线臂(2)包括依次串接的第一SPiN二极管串(w1)、第二SPiN二极管串(w2)及第三SPiN二极管串(w3)，所述第二天线臂(3)包括依次串接的第四SPiN二极管串(w4)、第五SPiN二极管串(w5)及第六SPiN二极管串(w6)；
其中，所述第一SPiN二极管串(w1)的长度等于所述第六SPiN二极管串(w6)的长度，所述第二SPiN二极管串(w2)的长度等于所述第五SPiN二极管串(w5)的长度，所述第三SPiN二极管串(w3)的长度等于所述第四SPiN二极管串(w4)的长度。
4.如权利要求1所述的制备方法，其特征在于，步骤(a)包括：
(a1)利用CVD工艺，在所述SOI衬底表面形成第一保护层；
(a2)采用第一掩膜版，利用光刻工艺在所述第一保护层上形成有源区图形；
(a3)利用干法刻蚀工艺，在所述有源区图形的指定位置处刻蚀所述第一保护层及所述SOI衬底的顶层Si层从而形成有所述有源区沟槽。
5.如权利要求1所述的制备方法，其特征在于，步骤(d)包括：
(d1)在整个衬底表面淀积第二保护层；
(d2)采用第二掩膜板，利用光刻工艺在所述第二保护层表面形成P区图形；
(d3)利用湿法刻蚀工艺去除P区图形上的所述第二保护层；
(d4)利用原位掺杂工艺，在所述有源区沟槽内淀积P型Si材料形成所述P区；
(d5)在整个衬底表面淀积第三保护层；
(d6)采用第三掩膜板，利用光刻工艺在所述第三保护层表面形成N区图形；
(d7)利用湿法刻蚀工艺去除N区图形上的所述第三保护层；
(d8)利用原位掺杂工艺，在所述有源区沟槽内淀积N型Si材料形成所述N区。
6.如权利要求5所述的制备方法，其特征在于，步骤(d4)包括：
(d41)利用原位掺杂工艺，在所述有源区沟槽内淀积P型Si材料；
(d42)采用第四掩膜版，利用干法刻蚀工艺刻蚀所述P型Si材料以在所述有源区沟槽的侧壁形成所述P区；
(d43)利用选择性刻蚀工艺去除整个衬底表面的所述第二保护层。
7.如权利要求5所述的制备方法，其特征在于，步骤(d8)包括：
(d81)利用原位掺杂工艺，在所述有源区沟槽内淀积N型Si材料；
(d82)采用第五掩膜版，利用干法刻蚀工艺刻蚀所述N型Si材料以在所述有源区沟槽的另一侧壁形成所述N区；
(d83)利用选择性刻蚀工艺去除整个衬底表面的所述第三保护层。
8.如权利要求1所述的制备方法，其特征在于，步骤(e)包括：
(e1)采用第六掩膜版，利用光刻工艺在所述第四保护层表面形成引线孔图形；
(e2)利用各向异性刻蚀工艺刻蚀所述第四保护层形成所述引线孔；
(e3)对所述引线孔溅射金属材料；
(e4)钝化处理并光刻PAD以形成所述SiO2保护层的SPiN二极管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611184766.5A CN106876269B (zh) | 2016-12-20 | 2016-12-20 | 偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611184766.5A CN106876269B (zh) | 2016-12-20 | 2016-12-20 | 偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106876269A true CN106876269A (zh) | 2017-06-20 |
| CN106876269B CN106876269B (zh) | 2020-08-21 |
Family
ID=59164771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611184766.5A Active CN106876269B (zh) | 2016-12-20 | 2016-12-20 | 偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106876269B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108364868A (zh) * | 2017-12-29 | 2018-08-03 | 济南兰星电子有限公司 | 降低半导体器件反向漏电流的方法 |
| CN110544823A (zh) * | 2019-08-14 | 2019-12-06 | 南京航空航天大学 | 频率和极化可重构的固态等离子体天线 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105118781A (zh) * | 2015-09-02 | 2015-12-02 | 西安科技大学 | 具有突变结的utb-soi隧穿场效应晶体管及制备方法 |
-
2016
- 2016-12-20 CN CN201611184766.5A patent/CN106876269B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN105118781A (zh) * | 2015-09-02 | 2015-12-02 | 西安科技大学 | 具有突变结的utb-soi隧穿场效应晶体管及制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| DA-JIN KIM等: "Optomization of the Intrinsic Length of a PIN Diode for a Reconfigurable Antenna", 《2016 INTERNATIONAL CONFERENCE ON ELECTRONICS，INFORMATION，AND COMMUNICATIONS》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108364868A (zh) * | 2017-12-29 | 2018-08-03 | 济南兰星电子有限公司 | 降低半导体器件反向漏电流的方法 |
| CN110544823A (zh) * | 2019-08-14 | 2019-12-06 | 南京航空航天大学 | 频率和极化可重构的固态等离子体天线 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106876269B (zh) | 2020-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106449771B (zh) | 具有SiO2保护作用的固态等离子体PiN二极管及其制备方法 | |
| CN106785335A (zh) | 频率可重构偶极子天线的Ge基等离子pin二极管的制备工艺 | |
| CN106876269A (zh) | 偶极子天线中的具备SiO2保护层的SPiN二极管的制备方法 | |
| CN107046163A (zh) | 用于制备全息天线的台状有源区固态等离子二极管制造方法 | |
| CN106783600B (zh) | 一种固态等离子体PiN二极管及其制备方法 | |
| CN106653867B (zh) | 基于台状有源区的固态等离子体PiN二极管及其制备方法 | |
| CN107068560B (zh) | 可重构环形天线中基于台状有源区pin二极管串的制备方法 | |
| CN106847901A (zh) | 多层全息天线中AlAs‑Ge‑AlAs结构基等离子pin二极管的制造方法 | |
| CN106602215A (zh) | 用于可重构全息天线的SiGe基等离子pin二极管的制备方法 | |
| US10177141B2 (en) | Preparation method for heterogeneous SiGe based plasma P-I-N diode string for sleeve antenna | |
| CN106785336A (zh) | 具备SiO2保护层的频率可重构全息天线的制备方法 | |
| WO2018113454A1 (zh) | 用于套筒天线的异质SiGe基等离子pin二极管串的制备方法 | |
| CN113013258B (zh) | SiGe-GeSn-SiGe异质结构高注入比PiN二极管阵列的制备方法及其器件 | |
| US10665689B2 (en) | Preparation method for platform-shaped active region based P-I-N diode string in reconfigurable loop antenna | |
| CN112993047B (zh) | 一种异质GeSn基深槽保护PiN二极管及其制备方法 | |
| CN112992677B (zh) | 异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 | |
| CN106783559B (zh) | 基于SPiN二极管的频率可重构套筒偶极子天线制备方法 | |
| CN106847902B (zh) | 用于套筒天线具有台状有源区的pin二极管串的制备方法 | |
| CN106848605A (zh) | 基于具备台状有源区SPiN二极管可重构全息天线的制备方法 | |
| CN106953155A (zh) | 一种固态等离子可重构偶极子天线的制备方法 | |
| CN106654520A (zh) | 制备全息天线的固态等离子二极管制造方法 | |
| CN112993043B (zh) | 一种Si-GeSn-Si异质GeSn基固态等离子体PiN二极管及制备方法 | |
| CN112993049B (zh) | AlSb-GeSn-AlSb异质结构固态等离子体PiN二极管的制备方法及其器件 | |
| CN112993051B (zh) | 一种异质深槽PiN阵列的制备方法、器件及硅基可重构隐身天线 | |
| CN107026310A (zh) | 用于套筒天线的具有SiO2保护层的固态等离子pin二极管串的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB03 | Change of inventor or designer information | ||
| CB03 | Change of inventor or designer information |
Inventor after: Zhang Xiaoming Inventor after: Wang Xiling Inventor after: Yin Xiaoxue Inventor before: Yin Xiaoxue Inventor before: Zhang Liang |
|
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200724 Address after: No.10, Fu'an Electronic Information Industrial Park, Chizhou economic and Technological Development Zone, Anhui Province Applicant after: ANHUI ANXIN ELECTRONIC TECHNOLOGY CO.,LTD. Address before: 710065 No. 86 Leading Times Square (Block B), No. 2, Building No. 1, Unit 22, Room 12202, No. 51, High-tech Road, Xi'an High-tech Zone, Shaanxi Province Applicant before: XI'AN CREATION KEJI Co.,Ltd. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Preparation method of SPiN diode with SiO2protective layer in dipole antenna Granted publication date: 20200821 Pledgee: China Co. truction Bank Corp Chizhou branch Pledgor: ANHUI ANXIN ELECTRONIC TECHNOLOGY CO.,LTD. Registration number: Y2024980003211 |