CN112992677B - 异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 - Google Patents
异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 Download PDFInfo
- Publication number
- CN112992677B CN112992677B CN202110168711.XA CN202110168711A CN112992677B CN 112992677 B CN112992677 B CN 112992677B CN 202110168711 A CN202110168711 A CN 202110168711A CN 112992677 B CN112992677 B CN 112992677B
- Authority
- CN
- China
- Prior art keywords
- inp
- region
- gesn
- pin diode
- heterogeneous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 229910005898 GeSn Inorganic materials 0.000 claims abstract description 57
- 238000011065 in-situ storage Methods 0.000 claims abstract description 23
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 19
- 239000000956 alloy Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000007787 solid Substances 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 90
- 238000000034 method Methods 0.000 claims description 71
- 239000000377 silicon dioxide Substances 0.000 claims description 45
- 235000012239 silicon dioxide Nutrition 0.000 claims description 45
- 238000000151 deposition Methods 0.000 claims description 31
- 238000003491 array Methods 0.000 claims description 20
- 238000001039 wet etching Methods 0.000 claims description 20
- 238000001259 photo etching Methods 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 239000000969 carrier Substances 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 29
- 229910052710 silicon Inorganic materials 0.000 abstract description 29
- 239000010703 silicon Substances 0.000 abstract description 29
- 239000010410 layer Substances 0.000 description 60
- 210000002381 plasma Anatomy 0.000 description 24
- 238000010586 diagram Methods 0.000 description 10
- 238000009826 distribution Methods 0.000 description 7
- 125000005842 heteroatom Chemical group 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
- H01L29/66219—Diodes with a heterojunction, e.g. resonant tunneling diodes [RTD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q23/00—Antennas with active circuits or circuit elements integrated within them or attached to them
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种异质InP‑GeSn‑InP深槽保护PiN二极管阵列的制备方法及其器件，其制备方法包括：选取GeOI衬底，并在GeOI衬底内掺杂形成顶层GeSn区；刻蚀衬底顶层GeSn区形成有源区深槽；有源区四周平坦化处理并利用原位掺杂形成P区和N区；以及在所述衬底上形成GeSn合金引线并进行连接，以完成所述适用于硅基可重构隐身天线的异质InP‑GeSn‑InP深槽保护PiN二极管阵列的制备。本发明实施例利用动态控制顶层Ge中Sn组分的含量以及GeSn合金引线的引入制备并提供适用于形成固态等离子体可重构天线的高性能异质InP‑GeSn‑InP深槽保护PiN二极管阵列。
Description
技术领域
本发明涉及半导体材料以及器件制造技术领域，特别涉及一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件。
背景技术
高性能通讯设备对天线的可集成性、重构性能、隐身性能的要求也越来越高。等离子体的出现以及发展极大地促进了科技社会的发展并广泛的应用到社会生活中的各个方面。卫星以及航天技术的进步、新型能源的研究将随着等离子体的深入研究而进入新的时代。等离子体在隐身方面的应用也吸引了越来越多的关注，通过控制偏置电压的通断可快速的控制等离子体的产生与消失，且等离子体对于雷达波具有特殊的吸收和折射特性，使得反射回去的电磁波很少被探测雷达接收，可极大地降低目标的RCS，从而达到系统隐身的效果。基于PiN二极管的硅基可重构天线由于其优越的性能在直升机、卫星通信等领域引起了广泛的研究。
因此，如何制作一种高性能PiN二极管阵列来应用于硅基可重构隐身天线就变得尤为重要。
发明内容
为解决上述现有技术存在的技术缺陷和不足，本发明提出一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件。
本发明的技术方案是：一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法，所述异质深槽保护PiN二极管阵列用于制作固态等离子天线，所述制备方法包括步骤：
(a)选取GeOI衬底，并在GeOI衬底内掺杂形成顶层GeSn区；
(b)刻蚀衬底顶层GeSn区形成有源区深槽；
(c)有源区四周平坦化处理并利用原位掺杂形成P区和N区；
(d)在所述衬底上形成GeSn合金引线并进行连接，以完成适用于异质InP-GeSn-InP深槽保护PiN二极管阵列的制备。
在上述方法的基础上，在GeOI衬底内掺杂形成顶层GeSn区，步骤(a)包括：
(a1)光刻所述GeOI衬底；
(a2)对所述GeOI衬底进行Sn组分掺杂，形成顶层GeSn区，通过动态的控制顶层Ge中Sn组分的含量以实现载流子最大注入比；
(a3)去除光刻胶。
在上述方法的基础上，刻蚀衬底顶层GeSn区形成有源区深槽，步骤(b)包括：
(b1)在所述GeSn区表面利用CVD淀积一层氮化硅；
(b2)利用光刻工艺在所述氮化硅层上形成有源区图形；
(b3)利用干法刻蚀工艺在所述有源区图形的指定位置处刻蚀所述保护层及顶层GeSn区从而形成有源区深槽。
在上述方法的基础上，有源区四周平坦化处理并利用原位掺杂形成P区和N区；相应地，步骤(c)包括：
(c1)有源区四周平坦化处理；
(c2)利用原位掺杂淀积p型InP形成P区；
(c3)利用原位掺杂淀积n型InP形成N区。
在上述方法的基础上，步骤(c1)包括：
(c11)氧化所述有源区的四周侧壁以使所述有源区的四周侧壁形成一层二氧化硅；
(c12)利用湿法刻蚀工艺刻蚀所述有源区的四周侧壁氧化层以完成所述有源区的四周侧壁平坦化。
在上述方法的基础上，步骤(c2)包括：
(c21)利用CVD在所述衬底表面淀积一层二氧化硅；
(c22)利用光刻工艺在所述二氧化硅层上形成P区图形；
(c23)利用湿法刻蚀工艺去除P区上的二氧化硅层；
(c24)利用原位掺杂淀积p型InP形成P区；
(c25)先利用干法刻蚀工艺使P区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层。
在上述方法的基础上，步骤(c3)包括：
(c31)利用CVD在所述衬底表面淀积一层二氧化硅；
(c32)利用光刻工艺在所述二氧化硅层上形成N区图形；
(c33)利用湿法刻蚀工艺去除N区上的二氧化硅层；
(c34)利用原位掺杂淀积n型InP形成N区；
(c35)先利用干法刻蚀工艺使N区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层。
在上述方法的基础上，步骤(d)包括：
(d1)在所述衬底上生成二氧化硅；
(d2)利用退火工艺激活所述P区和N区中的杂质；
(d3)在P区和N区光刻引线孔并采用RPCVD的技术形成GeSn合金引线；
(d4)钝化处理并光刻PAD并进行连接以形成所述异质InP-GeSn-InP深槽保护PiN二极管阵列。
一种异质InP-GeSn-InP深槽保护PiN二极管阵列，用于制作硅基高集成可重构固态等离子体隐身天线，所述二极管阵列采用上述任意制备方法制得。
一种硅基可重构隐身天线，包括上述异质InP-GeSn-InP深槽保护PiN二极管阵列，包括半导体衬底、第一天线臂、第二天线臂、第一直流偏置线、第二直流偏置线、第三直流偏置线、第四直流偏置线、第五直流偏置线、第六直流偏置线、第七直流偏置线、第八直流偏置线、同轴馈线；各天线臂均包括串行连接的多个异质InP-GeSn-InP深槽保护PiN二极管阵列，各异质InP-GeSn-InP深槽保护PiN二极管阵列均通过相应的直流偏置线连接至直流偏置电源；通过控制不同PiN二极管阵列的导通与截止实现天线性能的重构，其中PiN二极管阵列的数目依据天线性能所需进行增减；所述第一天线臂、第二天线臂、第一直流偏置线至第八直流偏置线以及同轴馈线均采用半导体工艺制作于所述半导体衬底上，所述第一天线臂和第二天线臂通过所述同轴馈线连接。
本发明的有益效果：本发明提供了一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件，具备下技术优点：
(1)异质InP-GeSn-InP深槽保护PiN二极管阵列用于形成硅基可重构隐身天线，通过动态控制所述PiN二极管阵列的导通与截止，实现天线性能的动态重构。
(2)异质InP-GeSn-InP深槽保护PiN二极管阵列动态控制顶层Ge中Sn组分的含量，从而实现二极管本征区GeSn禁带宽度的可调。由于其大注入比和高迁移率的特性，可有效提高PiN二极管的固态等离子体浓度和分布均匀性。
(3)异质InP-GeSn-InP深槽保护PiN二极管阵列通过采用RPCVD的技术形成GeSn合金引线，取代传统pin二极管中的金属电极，极大的提高了硅基天线系统集成度和隐身性能。
(4)异质InP-GeSn-InP深槽保护PiN二极管阵列的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结Pi和Ni结，并且能够有效地提高结深，使固态等离子体的浓度和分布得到改善。
(5)异质InP-GeSn-InP深槽保护PiN二极管阵列采用了深槽介质隔离工艺，有效地提高了二极管的击穿电压，抑制了漏电流对器件性能的影响。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
图1为本发明实施例的一种硅基可重构隐身天线的结构示意图。
图2为本发明实施例的一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法流程图。
图3a-图3t为本发明实施例的一种硅基可重构隐身天线中的异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法示意图。
图4为本发明实施例的异质GeSn基硅基深槽保护PiN二极管的器件结构示意图。
图5为本发明实施例的一种异质InP-GeSn-InP深槽保护PiN二极管阵列的结构示意图。
图6为本发明实施例的一种基于异质InP-GeSn-InP深槽保护PiN二极管阵列的硅基可重构隐身天线结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
本发明提供了一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件。所述异质InP-GeSn-InP深槽保护PiN二极管阵列应用于硅基可重构隐身天线中，其二极管可以是基于绝缘衬底上的锗(Germanium-On-Insulator，简称GeOI)通过掺杂Sn组分形成GeSn基异质横向PiN二极管，在加直流偏压时，直流电流会在其表面形成自由载流子(电子和空穴)组成的固态等离子体，该等离子体具有类金属特性，即对电磁波具有反射作用，其反射特性与表面等离子体的微波传输特性、浓度及分布密切相关。
硅基高集成可重构天线可以是由异质InP-GeSn-InP深槽保护PiN二极管阵列构成，利用外部控制阵列中的二极管选择性导通，使该阵列形成动态固态等离子体条纹、具备天线的功能，对特定电磁波具有发射和接收功能，并且该天线可通过阵列中二极管的选择性导通，改变固态等离子体条纹形状及分布，从而实现天线的重构，在直升机与雷达技术方面具有重要的应用前景。
以下，将对本发明制备的异质InP-GeSn-InP深槽保护PiN二极管阵列的工艺流程作进一步详细描述。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。
实施例一
请参见图1，图1为本发明实施例的一种硅基可重构隐身天线结构示意图。所述硅基可重构隐身天线包括：半导体衬底1、第一天线臂2、第二天线臂3、第一直流偏置线4、第二直流偏置线5、第三直流偏置线6、第四直流偏置线7、第五直流偏置线8、第六直流偏置线9、第七直流偏置线10、第八直流偏置线11、同轴馈线12；所述天线臂由多个异质深槽保护PiN二极管阵列构成。
所述硅基可重构隐身天线包括第一天线臂和第二天线臂，所述天线臂包括多个异质InP-GeSn-InP深槽保护PiN二极管阵列，通过控制不同PiN二极管阵列的导通与截止实现天线性能的重构；其他相似系统中二极管阵列的数目可依据天线性能所需进行增减。
所述第一天线臂、第二天线臂、第一直流偏置线、第二直流偏置线、第三直流偏置线、第四直流偏置线、第五直流偏置线、第六直流偏置线、第七直流偏置线、第八直流偏置线、同轴馈线均采用半导体工艺制作于所述半导体衬底上，所述第一天线臂2和第二天线臂3通过所述同轴馈线12连接。
其中，所述第一天线臂2包括串行连接的异质InP-GeSn-InP深槽保护PiN二极管阵列L1、L3和L5，所述第二天线臂3包括串行连接的异质InP-GeSn-InP深槽保护PiN二极管阵列L2、L4和L6。不同的异质InP-GeSn-InP深槽保护PiN二极管阵列通过直流偏置线4、5、6、7、8、9、10、11连接至直流偏置电源。
请参见图2，图2为本发明实施例的一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法流程图，所述异质深槽保护PiN二极管阵列制备方法包括步骤：
(a)选取GeOI衬底，并在GeOI衬底内掺杂形成顶层GeSn区；
(b)刻蚀衬底顶层GeSn区形成有源区深槽；
(c)有源区四周平坦化处理并利用原位掺杂形成P区和N区；
(d)在所述衬底上形成GeSn合金引线并进行连接，以完成所述适用于硅基可重构隐身天线的异质InP-GeSn-InP深槽保护PiN二极管阵列的制备。
其中，对于步骤(a)，在GeOI衬底内掺杂形成顶层GeSn区的原因在于，对于硅基固态等离子天线由于其需要良好的微波特性，其辐射单元二极管需要具备高浓度的固态等离子体。而异质GeSn基固态等离子体PiN二极管通过在顶层Ge中掺杂Sn组分动态控制顶层Ge中Sn组分的含量得到禁带宽度比硅材料要窄的GeSn合金，从而进一步的提高载流子从源区到本征区的注入比，使得二极管内部固态等离子体浓度以及分布均匀性得到极大的提高。此外，埋氧层以及深槽隔离技术的引入进一步提高载流子的限定能力，所以在GeOI衬底内掺杂Sn以便形成顶层GeSn区。
对于步骤(a)，在GeOI衬底内掺杂形成顶层GeSn区，可以包括步骤：
(a1)光刻所述GeOI衬底；
(a2)对所述GeOI衬底进行Sn组分掺杂，形成顶层GeSn区，通过动态的控制顶层Ge中Sn组分的含量以实现载流子最大注入比；
(a3)去除光刻胶。
另外，对于步骤(b)，刻蚀衬底顶层GeSn区形成有源区深槽，可以包括步骤：
(b1)在所述GeSn区表面利用CVD淀积一层氮化硅；
淀积氮化硅层的目的在于：光刻有源区后，可以利用氮化硅作为顶层GeSn的掩膜，从而刻蚀掉深槽里面的GeSn材料。
(b2)利用光刻工艺在所述氮化硅层上形成有源区图形；
(b3)利用干法刻蚀工艺在所述有源区图形的指定位置处刻蚀所述保护层及顶层GeSn区从而形成有源区深槽。
再者，对于步骤(c)，有源区四周平坦化处理并利用原位掺杂形成P区和N区，具体可以包括如下步骤：
(c1)有源区四周平坦化处理；
(c2)利用原位掺杂淀积p型InP形成P区；
(c3)利用原位掺杂淀积n型InP形成N区；
对于步骤(c1)，平坦化所述有源区深槽，具体可以包括如下步骤：
(c11)氧化所述有源区的四周侧壁以使所述有源区的四周侧壁形成一层二氧化硅；
(c12)利用湿法刻蚀工艺刻蚀所述有源区的四周侧壁氧化层以完成所述有源区的四周侧壁平坦化。
再者，对于步骤(c2)，利用原位掺杂淀积p型InP形成P区，具体可以包括如下步骤：
(c21)利用CVD在所述衬底表面淀积一层二氧化硅；
(c22)利用光刻工艺在所述二氧化硅层上形成P区图形；
(c23)利用湿法刻蚀工艺去除P区上的二氧化硅层；
(c24)利用原位掺杂淀积p型InP形成P区；
(c25)先利用干法刻蚀工艺使P区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层。
对于步骤(c3)，利用原位掺杂淀积n型InP形成N区，具体可以包括如下步骤：
(c31)利用CVD在所述衬底表面淀积一层二氧化硅；
(c32)利用光刻工艺在所述二氧化硅层上形成N区图形；
(c33)利用湿法刻蚀工艺去除N区上的二氧化硅层；
(c34)利用原位掺杂淀积n型InP形成N区；
(c35)先利用干法刻蚀工艺使N区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层。
对于步骤(d)，在所述衬底上形成GeSn合金引线并进行连接，以完成所述适用于硅基可重构隐身天线的异质InP-GeSn-InP深槽保护PiN二极管阵列的制备，具体可以包括如下步骤：
(d1)在所述衬底上生成二氧化硅；
(d2)利用退火工艺激活所述P区和N区中的杂质；
(d3)在P区和N区光刻引线孔并采用RPCVD的技术形成GeSn合金引线；
(d4)在所述衬底上形成GeSn合金引线并进行连接以完成所述异质InP-GeSn-InP深槽保护PiN二极管阵列。
本发明提供的异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法具备如下优点：
(1)异质InP-GeSn-InP深槽保护PiN二极管阵列用于形成硅基可重构隐身天线，通过动态控制所述PiN二极管阵列的导通与截止，实现天线性能的动态重构。
(2)异质InP-GeSn-InP深槽保护PiN二极管阵列动态控制顶层Ge中Sn组分的含量，从而实现二极管本征区GeSn禁带宽度的可调。由于其大注入比和高迁移率的特性，可有效提高PiN二极管的固态等离子体浓度和分布均匀性。
(3)异质InP-GeSn-InP深槽保护PiN二极管阵列通过采用RPCVD的技术形成GeSn合金引线，取代传统pin二极管中的金属电极，极大的提高了硅基天线系统集成度和隐身性能。
(4)异质InP-GeSn-InP深槽保护PiN二极管阵列的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结Pi和Ni结，并且能够有效地提高结深，使固态等离子体的浓度和分布得到改善。
(5)异质InP-GeSn-InP深槽保护PiN二极管阵列采用了深槽介质隔离工艺，有效地提高了二极管的击穿电压，抑制了漏电流对器件性能的影响。
实施例二
请参见图3a-图3t，图3a-图3t为本发明实施例的一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法示意图，在上述实施例一的基础上，以制备固态等离子区域长度为110微米的深槽保护PiN二极管阵列为例进行详细说明，本征区长度可以在50微米～150微米之间，具体步骤如下：
S10、选取GeOI衬底。
请参见图3a，该GeOI衬底101的晶向可以是(100)或者(110)或者(111)，此处不做任何限制。另外，该GeOI衬底101的掺杂类型可以为n型，也可以是为p型，掺杂浓度例如为0.5×1014～1×1015cm-3，顶层Ge的厚度例如为30～120μm。
S20、在所述GeOI衬底内掺杂形成顶层GeSn区。
请参见图3b，具体做法可以是：光刻所述GeOI衬底，对所述GeOI衬底进行Sn组分掺杂，使衬底上形成顶层GeSn区201，GeSn区中的Sn组分例如为1％～30％，去除光刻胶。
S30、在所述顶层GeSn区表面淀积一层氮化硅。
请参见图3c，采用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在衬底101上淀积一层厚度在500～600nm的氮化硅层301。
S40、刻蚀衬底顶层GeSn区形成有源区深槽。
请参见图3d，利用光刻工艺在所述氮化硅层上形成有源区图形，利用干法刻蚀工艺在所述有源区图形的指定位置处刻蚀所述保护层及顶层GeSn区从而形成有源区深槽401。
S50、有源区四周平坦化处理。
请参见图3e和3f，具体做法可以是：氧化所述有源区的四周侧壁以使所述有源区的四周侧壁形成5～60nm厚度的氧化层501，利用湿法刻蚀工艺刻蚀所述有源区的四周侧壁氧化层以完成所述有源区的四周侧壁平坦化。
S60、在所述衬底表面淀积一层二氧化硅。
请参见图3g，利用CVD方法在所述衬底上淀积一层二氧化硅601。
S70、光刻所述二氧化硅层。
请参见图3h，利用光刻工艺在所述二氧化硅层上形成P区图形，利用湿法刻蚀工艺去除P区图形上的二氧化硅层。
S80、形成P区。
请参见图3i，具体做法可以是：利用原位掺杂的方法，在所述衬底表面的P区图形上淀积p型InP形成P区801，通过控制气体流量来控制P区的掺杂浓度。
S90、平整化衬底表面。
请参见图3j，具体做法可以是：先利用干法刻蚀工艺使P区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层。
S100、在所述衬底表面淀积一层二氧化硅。
请参见图3k，具体做法可以是：利用CVD方法在所述衬底表面淀积二氧化硅层1001。
S110、光刻所述二氧化硅层。
请参见图3l，利用光刻工艺在所述二氧化硅层上形成N区图形；利用湿法刻蚀工艺去除N区上的二氧化硅层。
S120、形成N区。
请参见图3m，利用原位掺杂的方法，在所述衬底表面的N区图形上淀积n型InP形成N区1201，通过控制气体流量来控制N区的掺杂浓度。
S130、平整化衬底表面。
请参见图3n，先利用干法刻蚀工艺使N区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层。
S140、衬底表面平坦化。
请参见图3o，可以利用CMP的方法，去除所述衬底表面的氮化硅层和多晶InP，从而使衬底表面平整化。
S150、淀积二氧化硅。
请参见图3p，利用CVD方法在衬底表面淀积一层二氧化硅1501并将有源区沟槽填满。
S160、杂质激活。
在950-1150℃，退火0.5～2分钟，使离子注入的杂质激活、并且推进有源区中杂质。
S170、在P、N接触区光刻引线孔。
请参照图3q，在二氧化硅层上光刻引线孔1701。
S180、形成GeSn合金引线。
请参照图3r，可以在引线孔中采用RPCVD的技术形成GeSn合金，并刻蚀掉表面的合金；再在衬底表面采用RPCVD的技术形成GeSn合金1801，形成引线，GeSn合金中的Sn组分例如为1％～30％。
S190、钝化处理，光刻PAD。
请参照图3s，可以通过淀积氮化硅形成钝化层1901，光刻PAD。最终形成异质InP-GeSn-InP深槽保护PiN二极管，作为制备高集成固态等离子天线材料。
S200、形成二极管阵列。
请参照图3t，通过将所述深槽保护PiN二极管依次首尾相连构成所述异质InP-GeSn-InP深槽保护PiN二极管阵列，用于形成硅基高集成可重构基本单元。
实施例三
请参照图4，图4为本发明实施例的异质InP-GeSn-InP深槽保护PiN二极管的器件结构示意图。该硅基深槽保护PiN二极管采用上述如图2所示的制备方法制成。具体地，该异质GeSn基硅基深槽保护PiN二极管在GeOI衬底301上制备形成，且二极管的P区303、N区304以及横向位于该P区303和该N区304之间的本征区均位于该GeOI衬底的顶层GeSn区302内。
请参照图5，图5为本发明实施例的一种异质InP-GeSn-InP深槽保护PiN二极管阵列的结构示意图。所述异质InP-GeSn-InP深槽保护PiN二极管阵列由硅基固态等离子体天线基本辐射单元异质深槽保护PiN二极管依次首尾相连构成，相邻二极管之间的P区和N区相互连接从而形成二极管之间的相互串联，最终形成硅基高集成可重构天线中的异质InP-GeSn-InP深槽保护PiN二极管阵列。
请参照图6，图6为本发明实施例的一种基于异质InP-GeSn-InP深槽保护PiN二极管阵列的硅基可重构隐身天线结构示意图。所述硅基可重构隐身天线包括：半导体衬底1、第一天线臂2、第二天线臂3、第一直流偏置线4、第二直流偏置线5、第三直流偏置线6、第四直流偏置线7、第五直流偏置线8、第六直流偏置线9、第七直流偏置线10、第八直流偏置线11、同轴馈线12；所述天线臂由多个异质深槽保护PiN二极管阵列构成。所述硅基可重构隐身天线包括第一天线臂和第二天线臂，所述天线臂包括多个异质InP-GeSn-InP深槽保护PiN二极管阵列，通过控制不同PiN二极管阵列的导通与截止实现天线性能的重构。
综上所述，本文中应用了具体个例对本发明异质InP-GeSn-InP深槽保护PiN二极管阵列制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。以上公开的仅为本发明的几个具体实施例，但是，本发明实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。
Claims (3)
1.一种异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法，其特征在于，该异质InP-GeSn-InP深槽保护PiN二极管阵列的固态等离子区域长度为110微米，其本征区长度在50微米~150微米之间，所述异质深槽保护PiN二极管阵列用于制作固态等离子天线，所述制备方法包括步骤：
(a)选取GeOI衬底，并在GeOI衬底内掺杂形成顶层GeSn区，GeOI衬底的掺杂类型为n型或p型，掺杂浓度为0.5×1014～1×1015cm-3，顶层Ge的厚度为30～120μm；
在GeOI衬底内掺杂形成顶层GeSn区，步骤(a)包括：
(a1)光刻所述GeOI衬底；
(a2)对所述GeOI衬底进行Sn组分掺杂，形成顶层GeSn区，通过动态的控制顶层Ge中Sn组分的含量以实现载流子最大注入比；
(a3)去除光刻胶；
(b)刻蚀衬底顶层GeSn区形成有源区深槽；
步骤(b)包括：
(b1)在所述GeSn区表面利用CVD淀积一层氮化硅；
(b2)利用光刻工艺在氮化硅层上形成有源区图形；
(b3)利用干法刻蚀工艺在所述有源区图形的指定位置处刻蚀所述氮化硅层及顶层GeSn区从而形成有源区深槽；
(c)有源区四周平坦化处理并利用原位掺杂淀积p型InP形成P区和利用原位掺杂淀积n型InP形成N区；
步骤(c)包括：
(c1)有源区四周平坦化处理；
步骤(c1)包括：
(c11)氧化所述有源区的四周侧壁以使所述有源区的四周侧壁形成一层二氧化硅；
(c12)利用湿法刻蚀工艺刻蚀所述有源区的四周侧壁氧化层以完成所述有源区的四周侧壁平坦化；
(c2)利用原位掺杂淀积p型InP形成P区；
步骤(c2)包括：
(c21)利用CVD在所述衬底表面淀积一层二氧化硅；
(c22)利用光刻工艺在所述二氧化硅层上形成P区图形；
(c23)利用湿法刻蚀工艺去除P区上的二氧化硅层；
(c24)利用原位掺杂淀积p型InP形成P区；
(c25)先利用干法刻蚀工艺使P区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层；
(c3)利用原位掺杂淀积n型InP形成N区；
步骤(c3)包括：
(c31)利用CVD在所述衬底表面淀积一层二氧化硅；
(c32)利用光刻工艺在所述二氧化硅层上形成N区图形；
(c33)利用湿法刻蚀工艺去除N区上的二氧化硅层；
(c34)利用原位掺杂淀积n型InP形成N区；
(c35)先利用干法刻蚀工艺使N区表面平整化，再利用湿法刻蚀工艺去除衬底表面的二氧化硅层；
(d)在所述衬底上形成GeSn合金引线并进行连接，以完成适用于异质InP-GeSn-InP深槽保护PiN二极管阵列的制备；
步骤(d)包括：
(d1)在所述衬底上生成二氧化硅；
(d2)利用退火工艺激活所述P区和N区中的杂质；
(d3)在P区和N区光刻引线孔并采用RPCVD的技术形成GeSn合金引线；
(d4)钝化处理并光刻PAD并进行连接以形成所述异质InP-GeSn-InP深槽保护PiN二极管阵列。
2.一种异质InP-GeSn-InP深槽保护PiN二极管阵列，其特征在于，用于制作高集成可重构固态等离子体隐身天线，所述二极管阵列采用如权利要求 1的制备方法制得。
3.一种包括如权利要求2所述的异质InP-GeSn-InP深槽保护PiN二极管阵列的可重构隐身天线，其特征在于，包括半导体衬底（1）、第一天线臂（2）、第二天线臂（3）、第一直流偏置线（4）、第二直流偏置线（5）、第三直流偏置线（6）、第四直流偏置线（7）、第五直流偏置线（8）、第六直流偏置线（9）、第七直流偏置线（10）、第八直流偏置线（11）、同轴馈线（12）；各天线臂均包括串行连接的多个异质InP-GeSn-InP深槽保护PiN二极管阵列，各异质InP-GeSn-InP深槽保护PiN二极管阵列均通过相应的直流偏置线连接至直流偏置电源；通过控制不同PiN二极管阵列的导通与截止实现天线性能的重构，其中PiN二极管阵列的数目依据天线性能所需进行增减；所述第一天线臂（2）、第二天线臂（3）、第一直流偏置线（4）至第八直流偏置线（11）以及同轴馈线（12）均采用半导体工艺制作于所述半导体衬底（1）上，所述第一天线臂（2）和第二天线臂（3）通过所述同轴馈线（12）连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110168711.XA CN112992677B (zh) | 2021-02-07 | 2021-02-07 | 异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110168711.XA CN112992677B (zh) | 2021-02-07 | 2021-02-07 | 异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112992677A CN112992677A (zh) | 2021-06-18 |
| CN112992677B true CN112992677B (zh) | 2023-12-01 |
Family
ID=76348904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110168711.XA Active CN112992677B (zh) | 2021-02-07 | 2021-02-07 | 异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112992677B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242839A (en) * | 1991-11-25 | 1993-09-07 | Electronics And Telecommunications Research Institute | Method of manufacturing an integrated photoelectric receiving device |
| US7603016B1 (en) * | 2007-04-30 | 2009-10-13 | The United States Of America As Represented By The Secretary Of The Air Force | Semiconductor photonic nano communication link apparatus |
| CN106449771A (zh) * | 2016-12-20 | 2017-02-22 | 西安电子科技大学 | 具有SiO2保护作用的固态等离子体PiN二极管及其制备方法 |
| CN106847904A (zh) * | 2016-12-20 | 2017-06-13 | 西安科锐盛创新科技有限公司 | 用于套筒天线的GaAs/Ge/GaAs异质结构SPiN二极管串的制备方法 |
-
2021
- 2021-02-07 CN CN202110168711.XA patent/CN112992677B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242839A (en) * | 1991-11-25 | 1993-09-07 | Electronics And Telecommunications Research Institute | Method of manufacturing an integrated photoelectric receiving device |
| US7603016B1 (en) * | 2007-04-30 | 2009-10-13 | The United States Of America As Represented By The Secretary Of The Air Force | Semiconductor photonic nano communication link apparatus |
| CN106449771A (zh) * | 2016-12-20 | 2017-02-22 | 西安电子科技大学 | 具有SiO2保护作用的固态等离子体PiN二极管及其制备方法 |
| CN106847904A (zh) * | 2016-12-20 | 2017-06-13 | 西安科锐盛创新科技有限公司 | 用于套筒天线的GaAs/Ge/GaAs异质结构SPiN二极管串的制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| Ge0.9Sn0.1 p-i-n Photodiode with Record-High Responsivity at Two-Micron-Wavelength;Shengqiang xu et al;《IEEE Xplore》;20181004;第1-2页 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112992677A (zh) | 2021-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106847904A (zh) | 用于套筒天线的GaAs/Ge/GaAs异质结构SPiN二极管串的制备方法 | |
| CN112992677B (zh) | 异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 | |
| WO2018113452A1 (zh) | 多层全息天线中AlAs-Ge-AlAs结构基等离子pin二极管的制造方法 | |
| CN112993045B (zh) | 异质GeSn基固态等离子体PiN二极管的制备方法及其器件 | |
| CN106783600B (zh) | 一种固态等离子体PiN二极管及其制备方法 | |
| CN112993051B (zh) | 一种异质深槽PiN阵列的制备方法、器件及硅基可重构隐身天线 | |
| CN106847899B (zh) | 用于可重构偶极子天线的GaAs/Ge/GaAs SPiN二极管串的制备方法 | |
| CN106601616B (zh) | 可重构多层全息天线中的异质Ge基pin二极管串制备方法 | |
| US10177141B2 (en) | Preparation method for heterogeneous SiGe based plasma P-I-N diode string for sleeve antenna | |
| CN106783604B (zh) | AlAs-Ge-AlAs结构的基固态等离子体PiN二极管及其制备方法 | |
| CN112993046B (zh) | 一种SiGe-GeSn-SiGe结构的深槽保护PiN二极管及其制备方法 | |
| CN106783595B (zh) | 一种用于环形天线的GaAs/Ge/GaAs异质SPiN二极管的制备方法 | |
| CN112993050B (zh) | 一种台面PiN二极管、制备方法及可重构隐身天线 | |
| CN113299765B (zh) | 具有台面结构的异质GeSn基固态等离子体PiN二极管阵列的制备方法及其器件 | |
| CN112993048B (zh) | 一种PiN二极管阵列的制备方法、器件及可重构对称偶极子天线 | |
| CN112993047B (zh) | 一种异质GeSn基深槽保护PiN二极管及其制备方法 | |
| CN113013258B (zh) | SiGe-GeSn-SiGe异质结构高注入比PiN二极管阵列的制备方法及其器件 | |
| CN112993052B (zh) | 具有台面结构的异质GeSn基固态等离子体PiN二极管及制备方法 | |
| CN112993044B (zh) | CdTe-GeSn-CdTe异质横向PiN二极管的制备方法及其器件 | |
| WO2018113454A1 (zh) | 用于套筒天线的异质SiGe基等离子pin二极管串的制备方法 | |
| CN112993043B (zh) | 一种Si-GeSn-Si异质GeSn基固态等离子体PiN二极管及制备方法 | |
| CN112992676B (zh) | 一种AlAs-GeSn-AlAs结构的高注入比异质PiN二极管的制备方法及其器件 | |
| CN112993049B (zh) | AlSb-GeSn-AlSb异质结构固态等离子体PiN二极管的制备方法及其器件 | |
| CN106783603B (zh) | 应用于套筒天线的异质Ge基等离子pin二极管的制备方法 | |
| CN106783599B (zh) | 制作偶极子天线的异质Ge基等离子pin二极管的制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |