CN106783603B - 应用于套筒天线的异质Ge基等离子pin二极管的制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 238000000034 method Methods 0.000 claims abstract description 64
- 238000002955 isolation Methods 0.000 claims abstract description 43
- 230000008569 process Effects 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000011049 filling Methods 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 239000013078 crystal Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 90
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 71
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 38
- 239000000377 silicon dioxide Substances 0.000 claims description 34
- 235000012239 silicon dioxide Nutrition 0.000 claims description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- 239000011241 protective layer Substances 0.000 claims description 27
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 19
- 238000001259 photo etching Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000001312 dry etching Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000007787 solid Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- 238000009826 distribution Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000036470 plasma concentration Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052752 metalloid Inorganic materials 0.000 description 1
- 150000002738 metalloids Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
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Abstract
本发明涉及一种应用于套筒天线的异质Ge基等离子pin二极管的制备方法，该制备方法包括：选取某一晶向的GeOI衬底，并在GeOI衬底内设置隔离区；刻蚀GeOI衬底形成P型沟槽和N型沟槽，P型沟槽和N型沟槽的深度小于GeOI衬底的顶层Ge的厚度；填充P型沟槽和N型沟槽，并采用离子注入在GeOI衬底的顶层Ge内形成P型有源区和N型有源区；在GeOI衬底上形成引线，以完成异质Ge基等离子pin二极管的制备。本发明实施例利用深槽隔离技术及离子注入工艺能够制备并提供适用于形成固态等离子天线的高性能Ge基等离子pin二极管。
Description
技术领域
本发明涉及半导体器件制造技术领域，特别涉及一种应用于套筒天线的异质Ge基等离子pin二极管的制备方法。
背景技术
在现代化通信和遥感系统中，套筒天线以其良好的宽频带特性得到了较为广泛的应用。近年来，套筒天线的理论研究日益受到人们的重视。此外，可重构天线，尤其是频率可重构天线，能在多个频率下工作，极大地拓展了天线的应用范围，一直是国内外天线领域研究的重点之一。
国内外应用于等离子可重构天线的pin二极管采用的材料均为体硅材料，此材料存在本征区载流子迁移率较低问题，影响pin二极管本征区载流子浓度，进而影响其固态等离子体浓度；并且该结构的P区与N区大多采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响pin二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
因此，如何选取合适的材料和制备工艺以生产出一种等离子pin二极管以应用于固态等离子天线就变得尤为重要。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种应用于套筒天线的异质Ge基等离子pin二极管的制备方法。
本发明提供一种应用于套筒天线的异质Ge基等离子pin二极管的制备方法，所述套筒天线包括：半导体基片(1)、pin二极管天线臂(2)、第一pin二极管套筒(3)、第二pin二极管套筒(4)、同轴馈线(5)、直流偏置线(9、10、11、12、13、14、15、16、17、18、19)；
所述pin二极管天线臂(2)、所述第一pin二极管套筒(3)、所述第二pin二极管套筒(4)及所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)均制作于所述半导体基片(1)上；所述pin二极管天线臂(2)与所述第一pin二极管套筒(3)及所述第二pin二极管套筒(4)通过所述同轴馈线(5)连接，所述同轴馈线(5)的内芯线(7)连接所述pin二极管天线臂(2)且所述同轴馈线(5)的外导体(8)连接所述第一pin二极管套筒(3)及所述第二pin二极管套筒(4)，所述Ge基等离子pin二极管用于制作固态等离子天线；
所述制备方法包括步骤：
(a)选取某一晶向的GeOI衬底，在所述GeOI衬底表面形成第一保护层；
(b)利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(c)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述GeOI衬底的顶层Ge的厚度；
(d)填充所述隔离槽以形成所述Ge基等离子pin二极管的所述隔离区；
(e)刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述GeOI衬底的顶层Ge的厚度；
(f)填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述GeOI衬底的顶层Ge内形成P型有源区和N型有源区；
(g)在所述GeOI衬底上形成引线，以完成所述Ge基等离子pin二极管的制备。
在上述实施例的基础上，在步骤(a)中，所述第一保护层包括第一二氧化硅层和第一氮化硅层；相应地，步骤(a)包括：
(a1)在所述GeOI衬底表面生成二氧化硅以形成第一二氧化硅层；
(a2)在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
在上述实施例的基础上，步骤(e)包括：
(e1)在所述GeOI衬底表面形成第二保护层；
(e2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(e3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
在上述实施例的基础上，所述第二保护层包括第二二氧化硅层和第二氮化硅层；相应地，步骤(e1)包括：
(e11)在所述GeOI衬底表面生成二氧化硅以形成第二二氧化硅层；
(e12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
在上述实施例的基础上，步骤(f)包括：
(f1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(f2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
(f3)填充所述P型沟槽和所述N型沟槽。
在上述实施例的基础上，步骤(f3)包括：
(f31)利用多晶SiGe填充所述P型沟槽和所述N型沟槽；
(f32)平整化处理所述GeOI衬底后，在所述GeOI衬底上形成多晶SiGe层；
(f33)光刻所述多晶SiGe层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成P型有源区和N型有源区且同时形成P型接触区和N型接触区；
(f34)去除光刻胶；
(f35)利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶SiGe层。
在上述实施例的基础上，步骤(g)包括：
(g1)在所述GeOI衬底上生成二氧化硅；
(g2)利用退火工艺激活有源区中的杂质；
(g3)在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
(g4)钝化处理并光刻PAD以形成所述Ge基等离子pin二极管。
在上述实施例的基础上，所述pin二极管天线臂(2)包括串行连接的pin二极管串(w1、w2、w3)，所述第一pin二极管套筒(3)包括串行连接的pin二极管串(w4、w5、w6)，所述第二pin二极管套筒(4)包括串行连接的pin二极管串(w7、w8、w9)，每个所述pin二极管串(w1、w2、w3、w4、w5、w6、w7、w8、w9)通过对应的所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)连接至直流偏置。
在上述实施例的基础上，所述SPiN二极管串(w1、w2、w3、w4、w5、w6、w7、w8、w9)包括SPiN二极管，所述SPiN二极管包括P+区(27)、N+区(26)、本征区(22)、P+接触区(23)及N+接触区(24)；所述P+接触区(23)分别连接所述P+区(27)与直流电源的正极，所述N+接触区(24)分别连接所述N+区(26)与直流电源的负极。
在上述实施例的基础上，所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)采用CVD工艺制作于所述半导体基片(1)上。
由上可知，本发明实施例通过对等离子pin二极管采用了异质结结构，从而提高了载流子的注入效率和电流，故使异质锗基等离子pin二极管的性能优于同质等离子pin二极管。并且，本发明制备的应用于固态等离子可重构天线的GeOI基等离子pin二极管采用了一种基于刻蚀的GeOI深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。另外，常规制作固态等离子pin二极管的P区与N区的制备工艺中，均采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响固态等离子pin二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种可重构套筒天线的结构示意图；
图2为本发明实施例的一种异质Ge基等离子pin二极管的制备方法流程图；
图3为本发明实施例提供的一种异质Ge基等离子pin二极管的结构示意图；
图4是本发明实施例提供的一种异质Ge基等离子pin二极管串的结构示意图；
图5a-图5r为本发明实施例的另一种异质Ge基等离子pin二极管的制备方法示意图；
图6为本发明实施例的另一种异质Ge基等离子pin二极管的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明提出了一种应用于套筒天线的异质Ge基等离子pin二极管的制备方法。该异质Ge基等离子pin二极管是基于绝缘衬底上的锗(Germanium-On-Insulator，简称GeOI)形成横向pin二极管，其在加直流偏压时，直流电流会在其表面形成自由载流子(电子和空穴)组成的固态等离子体，该等离子体具有类金属特性，即对电磁波具有反射作用，其反射特性与表面等离子体的微波传输特性、浓度及分布密切相关。
GeOI横向固态等离子pin二极管等离子可重构天线可以是由GeOI横向固态等离子pin二极管按阵列排列组合而成，利用外部控制阵列中的固态等离子pin二极管选择性导通，使该阵列形成动态固态等离子体条纹、具备天线的功能，对特定电磁波具有发射和接收功能，并且该天线可通过阵列中固态等离子pin二极管的选择性导通，改变固态等离子体条纹形状及分布，从而实现天线的重构，在国防通讯与雷达技术方面具有重要的应用前景。
以下，将对本发明制备的GeOI基固态等离子pin二极管的工艺流程作进一步详细描述。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。
实施例一
请参见图1，图1为本发明实施例的一种可重构套筒天线的结构示意图。所述套筒天线包括：半导体基片(1)、pin二极管天线臂(2)、第一pin二极管套筒(3)、第二pin二极管套筒(4)、同轴馈线(5)、直流偏置线(9、10、11、12、13、14、15、16、17、18、19)；
所述pin二极管天线臂(2)、所述第一pin二极管套筒(3)、所述第二pin二极管套筒(4)及所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)均制作于所述半导体基片(1)上；所述pin二极管天线臂(2)与所述第一pin二极管套筒(3)及所述第二pin二极管套筒(4)通过所述同轴馈线(5)连接，所述同轴馈线(5)的内芯线(7)连接所述pin二极管天线臂(2)且所述同轴馈线(5)的外导体(8)连接所述第一pin二极管套筒(3)及所述第二pin二极管套筒(4)，所述Ge基等离子pin二极管用于制作固态等离子天线；
请参见图2，图2为本发明实施例的一种异质Ge基等离子pin二极管的制备方法流程图。所述制备方法包括步骤：
(a)选取某一晶向的GeOI衬底，在所述GeOI衬底表面形成第一保护层；
在本步骤中，采用GeOI衬底的原因在于，对于固态等离子天线由于其需要良好的微波特性，而固态等离子pin二极管为了满足这个需求，需要具备良好的隔离特性和载流子即固态等离子体的限定能力，而GeOI衬底由于其具有能够与隔离槽方便的形成pin隔离区域、二氧化硅(SiO2)也能够将载流子即固态等离子体限定在顶层Ge中，所以优选采用GeOI作为固态等离子pin二极管的衬底。
(b)利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(c)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述GeOI衬底的顶层Ge的厚度；
在本步骤中，隔离槽的深度大于等于顶层Ge的厚度，保证了后续槽中二氧化硅(SiO2)与GeOI衬底的氧化层的连接，形成完整的绝缘隔离。
(d)填充所述隔离槽以形成所述Ge基等离子pin二极管的所述隔离区；
(e)刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述GeOI衬底的顶层Ge的厚度；
(f)填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述GeOI衬底的顶层Ge内形成P型有源区和N型有源区；
(g)在所述GeOI衬底上形成引线，以完成所述Ge基等离子pin二极管的制备。
进一步地，在上述实施例的基础上，在步骤(a)中，所述第一保护层包括第一二氧化硅层和第一氮化硅层；相应地，步骤(a)包括：
(a1)在所述GeOI衬底表面生成二氧化硅以形成第一二氧化硅层；
(a2)在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅(SiN)的应力隔离，使其不能传导进顶层Ge，保证了顶层Ge性能的稳定；基于氮化硅(SiN)与Ge在干法刻蚀时的高选择比，利用氮化硅(SiN)作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
进一步地，在上述实施例的基础上，步骤(e)包括：
(e1)在所述GeOI衬底表面形成第二保护层；
(e2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(e3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
其中，P型沟槽和N型沟槽的深度大于第二保护层厚度且小于第二保护层与GeOI衬底顶层Ge厚度之和。优选地，该P型沟槽和N型沟槽的底部距GeOI衬底的顶层Ge底部的距离为0.5微米～30微米，形成一般认为的深槽，这样在形成P型和N型有源区时可以形成杂质分布均匀、且高掺杂浓度的P、N区和和陡峭的Pi与Ni结，以利于提高i区等离子体浓度。
进一步地，在上述实施例的基础上，所述第二保护层包括第二二氧化硅层和第二氮化硅层；相应地，步骤(e1)包括：
(e11)在所述GeOI衬底表面生成二氧化硅以形成第二二氧化硅层；
(e12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
这样做的好处类似于第一保护层的作用，此处不再赘述。
进一步地，在上述实施例的基础上，步骤(f)包括：
(f1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(f2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；这样做的好处在于：可以防止沟槽侧壁的突起形成电场集中区域，造成Pi和Ni结击穿。
(f3)填充所述P型沟槽和所述N型沟槽。
进一步地，在上述实施例的基础上，步骤(f3)包括：
(f31)利用多晶SiGe填充所述P型沟槽和所述N型沟槽；
(f32)平整化处理所述GeOI衬底后，在所述GeOI衬底上形成多晶SiGe层；
(f33)光刻所述多晶SiGe层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成P型有源区和N型有源区且同时形成P型接触区和N型接触区；
(f34)去除光刻胶；
(f35)利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶SiGe层。
进一步地，在上述实施例的基础上，步骤(g)包括：
(g1)在所述GeOI衬底上生成二氧化硅；
(g2)利用退火工艺激活有源区中的杂质；
(g3)在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
(g4)钝化处理并光刻PAD以形成所述Ge基等离子pin二极管。
进一步地，在上述实施例的基础上，请再次参考图1，所述pin二极管天线臂(2)包括串行连接的pin二极管串(w1、w2、w3)，所述第一pin二极管套筒(3)包括串行连接的pin二极管串(w4、w5、w6)，所述第二pin二极管套筒(4)包括串行连接的pin二极管串(w7、w8、w9)，每个所述pin二极管串(w1、w2、w3、w4、w5、w6、w7、w8、w9)通过对应的所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)连接至直流偏置。
进一步地，在上述实施例的基础上，请参考图3和图4，图3为本发明实施例提供的一种异质Ge基等离子pin二极管的结构示意图；图4是本发明实施例提供的一种异质Ge基等离子pin二极管串的结构示意图。所述SPiN二极管串(w1、w2、w3、w4、w5、w6、w7、w8、w9)包括SPiN二极管，所述SPiN二极管包括P+区(27)、N+区(26)、本征区(22)、P+接触区(23)及N+接触区(24)；所述P+接触区(23)分别连接所述P+区(27)与直流电源的正极，所述N+接触区(24)分别连接所述N+区(26)与直流电源的负极。
进一步地，在上述实施例的基础上，所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)采用CVD工艺制作于所述半导体基片(1)上。
本发明提供的应用于套筒天线的异质Ge基等离子pin二极管的制备方法具备如下优点：
(1)pin二极管所使用的锗材料，由于其高迁移率和大载流子寿命的特性，能有效提高了pin二极管的固态等离子体浓度；
(2)pin二极管采用异质结结构，由于I区为锗，其载流子迁移率高且禁带宽度比较窄，在P、N区填充多晶SiGe从而形成异质结结构，SiGe材料的禁带宽度大于锗，故可产生高的注入比，提高器件性能；
(3)pin二极管所使用的锗材料由于其氧化物GeO热稳定性差的特性，P区和N区深槽侧壁平整化的处理可在高温环境自动完成，简化了材料的制备方法。
(4)pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
实施例二
请参见图5a-图5r，图5a-图5r为本发明实施例的另一种异质Ge基等离子pin二极管的制备方法示意图。在上述实施例一的基础上，以制备沟道长度为22nm(固态等离子区域长度为100微米)的GeOI基固态等离子pin二极管为例进行详细说明，具体步骤如下：
步骤1，衬底材料制备步骤：
(1a)如图5a所示，选取(100)晶向，掺杂类型为p型，掺杂浓度为1014cm-3的GeOI衬底片101，顶层Ge的厚度为50μm；
(1b)如图5b所示，采用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在GeOI衬底上淀积一层40nm厚度的第一SiO2层201；
(1c)采用化学气相淀积的方法，在衬底上淀积一层2μm厚度的第一Si3N4/SiN层202；
步骤2，隔离制备步骤：
(2a)如图5c所示，通过光刻工艺在上述保护层上形成隔离区，湿法刻蚀隔离区第一Si3N4/SiN层202，形成隔离区图形；采用干法刻蚀，在隔离区形成宽5μm，深为50μm的深隔离槽301；
(2b)如图5d所示，采用CVD的方法，淀积SiO2 401将该深隔离槽填满；
(2c)如图5e所示，采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)方法，去除表面第一Si3N4/SiN层202和第一SiO2层201，使GeOI衬底表面平整；
步骤3，P、N区深槽制备步骤：
(3a)如图5f所示，采用CVD方法，在衬底上连续淀积延二层材料，第一层为300nm厚度的第二SiO2层601，第二层为500nm厚度的第二Si3N4/SiN层602；
(3b)如图5g所示，光刻P、N区深槽，湿法刻蚀P、N区第二Si3N4/SiN层602和第二SiO2层601，形成P、N区图形；采用干法刻蚀，在P、N区形成宽4μm，深5μm的深槽701，P、N区槽的长度根据在所制备的天线中的应用情况而确定；
(3c)如图5h所示，在850℃下，高温处理10分钟，氧化槽内壁形成氧化层801，以使P、N区槽内壁平整；
(3d)如图5i所示，利用湿法刻蚀工艺去除P、N区槽内壁的氧化层801。
步骤4，P、N接触区制备步骤：
(4a)如图5j所示，采用CVD的方法，在P、N区槽中淀积多晶SiGe1001，并将沟槽填满；
(4b)如图5k所示，采用CMP，去除表面多晶SiGe1001与第二Si3N4/SiN层602，使表面平整；
(4c)如图5l所示，采用CVD的方法，在表面淀积一层多晶SiGe1201，厚度为200～500nm；
(4d)如图5m所示，光刻P区有源区，采用带胶离子注入方法进行p+注入，使P区有源区掺杂浓度达到0.5×1020cm-3，去除光刻胶，形成P接触1301；
(4e)光刻N区有源区，采用带胶离子注入方法进行n+注入，使N区有源区掺杂浓度为0.5×1020cm-3，去除光刻胶，形成N接触1302；
(4f)如图5n所示，采用湿法刻蚀，刻蚀掉P、N接触区以外的多晶SiGe1201，形成P、N接触区；
(4g)如图5o所示，采用CVD的方法，在表面淀积SiO21501，厚度为800nm；
(4h)在1000℃，退火1分钟，使离子注入的杂质激活、并且推进多晶SiGe中杂质；
步骤5，构成PIN二极管步骤：
(5a)如图5p所示，在P、N接触区光刻引线孔1601；
(5b)如图5q所示，衬底表面溅射金属，在750℃合金形成金属硅化物1701，并刻蚀掉表面的金属；
(5c)衬底表面溅射金属，光刻引线；
(5d)如图5r所示，淀积Si3N4/SiN形成钝化层1801，光刻PAD，形成PIN二极管，作为制备固态等离子天线材料。
本实施例中，上述各种工艺参数均为举例说明，依据本领域技术人员的常规手段所做的变换均为本申请之保护范围。
本发明制备的应用于固态等离子可重构天线的pin二极管，首先，所使用的锗材料，由于其高迁移率和大载流子寿命的特性，提高了pin二极管的固态等离子体浓度；另外，Ge基pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶SiGe镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强，有利于制备出高性能的等离子天线；其次，锗材料由于其氧化物GeO热稳定性差的特性，P区和N区深槽侧壁平整化的处理可在高温环境自动完成，简化了材料的制备方法；再次，本发明制备的应用于固态等离子可重构天线的GeOI基pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
实施例三
请参照图6，图6为本发明实施例的另一种异质Ge基等离子pin二极管的结构示意图。该异质Ge基等离子pin二极管采用上述如图2所示的制备方法制成，具体地，该Ge基等离子pin二极管在GeOI衬底301上制备形成，且pin二极管的P区304、N区305以及横向位于该P区304和该N区305之间的I区均位于该GeOI衬底的顶层Ge302内。其中，该pin二极管可以采用STI深槽隔离，即该P区304和该N区305外侧各设置有一隔离槽303，且该隔离槽303的深度大于等于该顶层Ge302的厚度。
综上所述，本文中应用了具体个例对本发明固态等离子pin二极管及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (9)
1.一种应用于套筒天线的异质Ge基等离子pin二极管的制备方法，其特征在于，所述套筒天线包括：半导体基片(1)、pin二极管天线臂(2)、第一pin二极管套筒(3)、第二pin二极管套筒(4)、同轴馈线(5)、直流偏置线(9、10、11、12、13、14、15、16、17、18、19)；
所述pin二极管天线臂(2)、所述第一pin二极管套筒(3)、所述第二pin二极管套筒(4)及所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)均制作于所述半导体基片(1)上；所述pin二极管天线臂(2)与所述第一pin二极管套筒(3)及所述第二pin二极管套筒(4)通过所述同轴馈线(5)连接，所述同轴馈线(5)的内芯线(7)连接所述pin二极管天线臂(2)且所述同轴馈线(5)的外导体(8)连接所述第一pin二极管套筒(3)及所述第二pin二极管套筒(4)，所述Ge基等离子pin二极管用于制作固态等离子天线；
所述制备方法包括步骤：
(a)选取某一晶向的GeOI衬底，在所述GeOI衬底表面形成第一保护层；其中，所述GeOI衬底顶层Ge的厚度为50um，所述GeOI衬底的掺杂类型为P型、掺杂浓度为1014cm-3；
(b)利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(c)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述GeOI衬底的顶层Ge的厚度；
(d)填充所述隔离槽以形成所述Ge基等离子pin二极管的所述隔离区；
(e)刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述GeOI衬底的顶层Ge的厚度；所述P型沟槽和所述N型沟槽的底部距所述GeOI衬底的顶层的Ge的距离为0.5微米～30微米；
(f)填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述GeOI衬底的顶层Ge内形成P型有源区和N型有源区，包括：
(f1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；包括将所述GeOI衬底在高温850℃下处理10min，氧化所述P型沟槽和所述N型沟槽的内壁以形成氧化层，同时使所述P型沟槽和所述N型沟槽的内壁平整化；
(f2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
(f3)利用多晶SiGe填充所述P型沟槽和所述N型沟槽；平整化处理所述GeOI衬底后，在所述GeOI衬底上形成多晶SiGe层；光刻所述多晶SiGe层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成P型有源区和N型有源区且同时形成P型接触区和N型接触区；其中，所述P型有源区和所述N型有源区的掺杂浓度为0.5×1020cm-3；
(g)在所述GeOI衬底上形成引线，以完成所述Ge基等离子pin二极管的制备。
2.如权利要求1所述的制备方法，其特征在于，在步骤(a)中，所述第一保护层包括第一二氧化硅层和第一氮化硅层；相应地，步骤(a)包括：
(a1)在所述GeOI衬底表面生成二氧化硅以形成第一二氧化硅层；
(a2)在所述第一二氧化硅层表面生成氮化硅以形成第一氮化硅层。
3.如权利要求1所述的制备方法，其特征在于，步骤(e)包括：
(e1)在所述GeOI衬底表面形成第二保护层；
(e2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(e3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
4.如权利要求3所述的制备方法，其特征在于，所述第二保护层包括第二二氧化硅层和第二氮化硅层；相应地，步骤(e1)包括：
(e11)在所述GeOI衬底表面生成二氧化硅以形成第二二氧化硅层；
(e12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
5.如权利要求1所述的制备方法，其特征在于，步骤(f3)包括：
(f31)利用多晶SiGe填充所述P型沟槽和所述N型沟槽；
(f32)平整化处理所述GeOI衬底后，在所述GeOI衬底上形成多晶SiGe层；
(f33)光刻所述多晶SiGe层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成P型有源区和N型有源区且同时形成P型接触区和N型接触区；
(f34)去除光刻胶；
(f35)利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶SiGe层。
6.如权利要求1所述的制备方法，其特征在于，步骤(g)包括：
(g1)在所述GeOI衬底上生成二氧化硅；
(g2)利用退火工艺激活有源区中的杂质；
(g3)在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
(g4)钝化处理并光刻PAD以形成所述Ge基等离子pin二极管。
7.如权利要求1所述的制备方法，其特征在于，所述pin二极管天线臂(2)包括串行连接的pin二极管串(w1、w2、w3)，所述第一pin二极管套筒(3)包括串行连接的pin二极管串(w4、w5、w6)，所述第二pin二极管套筒(4)包括串行连接的pin二极管串(w7、w8、w9)，每个所述pin二极管串(w1、w2、w3、w4、w5、w6、w7、w8、w9)通过对应的所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)连接至直流偏置。
8.如权利要求7所述的制备方法，其特征在于，所述pin二极管串(w1、w2、w3、w4、w5、w6、w7、w8、w9)包括SPiN二极管，所述SPiN二极管包括P+区(27)、N+区(26)、本征区(22)、P+接触区(23)及N+接触区(24)；所述P+接触区(23)分别连接所述P+区(27)与直流电源的正极，所述N+接触区(24)分别连接所述N+区(26)与直流电源的负极。
9.如权利要求1所述的制备方法，其特征在于，所述直流偏置线(9、10、11、12、13、14、15、16、17、18、19)采用CVD工艺制作于所述半导体基片(1)上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611188529.6A CN106783603B (zh) | 2016-12-20 | 2016-12-20 | 应用于套筒天线的异质Ge基等离子pin二极管的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611188529.6A CN106783603B (zh) | 2016-12-20 | 2016-12-20 | 应用于套筒天线的异质Ge基等离子pin二极管的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106783603A CN106783603A (zh) | 2017-05-31 |
| CN106783603B true CN106783603B (zh) | 2020-08-28 |
Family
ID=58896666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611188529.6A Expired - Fee Related CN106783603B (zh) | 2016-12-20 | 2016-12-20 | 应用于套筒天线的异质Ge基等离子pin二极管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106783603B (zh) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714591B (zh) * | 2009-11-10 | 2012-03-14 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595B (zh) * | 2011-06-20 | 2015-12-02 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
2016
- 2016-12-20 CN CN201611188529.6A patent/CN106783603B/zh not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 李妤晨." 基于PIN的IMOS与TFET器件研究".《CNKI博士论文数据库》.2013, * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106783603A (zh) | 2017-05-31 |
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|---|---|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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