CN106847693B - 应用于可重构环形天线的GaAs固态等离子pin二极管制备方法 - Google Patents
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- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims abstract description 74
- 238000002360 preparation method Methods 0.000 title claims abstract description 20
- 239000007787 solid Substances 0.000 title abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 238000000034 method Methods 0.000 claims abstract description 69
- 238000002955 isolation Methods 0.000 claims abstract description 46
- 230000008569 process Effects 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 238000011049 filling Methods 0.000 claims abstract description 7
- 239000013078 crystal Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 91
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 26
- 239000011241 protective layer Substances 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 19
- 238000001259 photo etching Methods 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000008878 coupling Effects 0.000 claims description 13
- 238000010168 coupling process Methods 0.000 claims description 13
- 238000005859 coupling reaction Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000003292 glue Substances 0.000 claims description 8
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 25
- 238000010586 diagram Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000036470 plasma concentration Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/12—Supports; Mounting means
- H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
- H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q7/00—Loop antennas with a substantially uniform current distribution around the loop and having a directional radiation pattern in a plane perpendicular to the plane of the loop
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种应用于可重构环形天线的GaAs固态等离子pin二极管制备方法，该方法包括：选取某一晶向的GeOI衬底，在GeOI衬底上淀积GaAs层并设置隔离区；刻蚀GeOI衬底形成P型沟槽和N型沟槽，P型沟槽和N型沟槽的深度小于衬底的顶层GaAs的厚度；在P型沟槽和N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；填充P型沟槽和N型沟槽，并采用离子注入在衬底的顶层GaAs内形成第二P型有源区和第二N型有源区；在衬底上形成引线，以完成GaAs固态等离子pin二极管的制备。本发明实施例利用深槽隔离技术及离子注入工艺能够制备并提供适用于形成固态等离子天线的高性能GaAs固态等离子pin二极管。
Description
技术领域
本发明涉及半导体器件制造技术领域，特别涉及一种应用于可重构环形天线的GaAs固态等离子pin二极管制备方法。
背景技术
天线的优劣对无线通信系统的性能有至关重要的影响。环形天线的特性使得其在便携式通信设备上有较为广泛的应用，而可重构天线，尤其是频率可重构天线，因其能工作在多个不同的频段下，应用范围得到了极大的扩展，受到研究人员的广泛关注。
目前，常见的等离子可重构天线的pin二极管采用的材料均为体硅材料，此材料存在本征区载流子迁移率较低问题，影响pin二极管本征区载流子浓度，进而影响其固态等离子体浓度；并且该结构的P区与N区大多采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响pin二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
因此，选择何种材料及工艺来制作一种等离子pin二极管以应用于频率可重构环形天线是很重要、很有意义的议题。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种可重构环形天线中的GaAs固态等离子pin二极管串的制备方法。
具体的，本发明实施例提供一种可重构环形天线中的GaAs固态等离子pin二极管串的制备方法，其中，所述可重构环形天线包括：半导体基片(1)；介质板(2)；第一等离子pin二极管环(3)、第二等离子pin二极管环(4)、第一直流偏置线(5)及第二直流偏置线(6)，均设置于所述半导体基片(1)上；耦合式馈源(7)，设置于所述介质板(2)上；
所述制备方法包括：
(a)选取某一晶向的GeOI衬底，在所述GeOI衬底上淀积GaAs层并设置隔离区；
(b)刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述衬底的顶层GaAs的厚度；
(c)在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；
(d)利用多晶硅填充所述P型沟槽和所述N型沟槽；
(e)平整化处理所述衬底后，在所述衬底上形成多晶硅层；
(f)光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
(g)去除光刻胶；利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层；
(h)在所述衬底上生成SiO2；利用退火工艺激活有源区中的杂质；钝化处理并光刻PAD形成所述等离子pin二极管，以完成所述GaAs固态等离子pin二极管的制备。
在上述实施例的基础上，在GeOI衬底上淀积一层GaAs并设置隔离区，包括：
(a1)在所述GeOI衬底表面利用MOCVD淀积GaAs层；
(a2)在所述GaAs表面形成第一保护层；
(a3)利用光刻工艺在所述第一保护层上形成第一隔离区图形；利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层Ge的厚度；
(a4)填充所述隔离槽以形成所述等离子pin二极管的所述隔离区。
在上述实施例的基础上，所述第一保护层包括第一SiO2层和第一SiN层；相应地，步骤(a2)包括：
(a21)在所述GaAs表面生成SiO2材料以形成第一SiO2层；
(a22)在所述第一SiO2层表面生成SiN材料以形成第一SiN层。
在上述实施例的基础上，步骤(b)包括：
(b1)在所述GeOI衬底表面形成第二保护层；
(b2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
在上述实施例的基础上，所述第二保护层包括第二SiO2层和第二SiN层；相应地，步骤(b1)包括：
在所述GeOI衬底表面生成SiO2材料以形成第二SiO2层；在所述第二SiO2层表面生成SiN材料以形成第二SiN层。
在上述实施例的基础上，步骤(c)包括：
(c1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(c2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
(c3)对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P 型沟槽侧壁和底部深度小于1微米的区域。
在上述实施例的基础上，步骤(c3)包括：
(c31)光刻所述P型沟槽和所述N型沟槽；采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽分别注入P型杂质和N型杂质以形成第一P型有源区和第一N型有源区；
(c32)去除光刻胶。
在上述实施例的基础上，所述第一等离子pin二极管环(3)包括第一等离子pin二极管串(8)，所述第二等离子pin二极管环(4)包括第二等离子pin二极管串(9)，且所述第一等离子pin二极管环(3)及所述第二等离子pin二极管环(4)的周长等于其所要接收信号的电磁波波长。
在上述实施例的基础上，在所述第一等离子pin二极管串(8)及所述第二等离子pin二极管串(9)两端设置有第一直流偏置线(5)及第二直流偏置线(6)，所述第一直流偏置线(5)及所述第二直流偏置线(6)采用重掺杂多晶硅制作在所述半导体基片上(1)。
在上述实施例的基础上，所述耦合式馈源(7)制作在所述介质板(2)上且其上表面为金属微带贴片(10)，下表面为金属接地板(11)，所述金属微带贴片(10)包括主枝节(12)、第一分枝节(13)及第二分枝节(14)。
本发明提供的一种应用于可重构环形天线的GaAs固态等离子pin二极管制备方法具备如下优点：
(1)pin二极管所使用的GaAs材料，由于其高迁移率和大载流子寿命的特性，能有效提高了pin二极管的固态等离子体浓度；
(2)pin二极管采用在GeOI衬底上淀积GaAs，GaAs材料与Ge的晶格失配特别小，避免了直接在二氧化硅上生成GaAs造成的界面缺陷；
(3)pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的实现很好的可控性；
(4)pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种可重构环形天线的结构示意图；
图2为本发明实施例的一种GaAs固态等离子pin二极管串的制备方法流程图；
图3为本发明实施例提供的一种可重构环形天线的半导体基片结构示意图；
图4为本发明实施例提供的一种环形天线的介质板结构示意图；
图5是本发明实施例提供的一种GaAs固态等离子pin二极管的结构示意图；
图6是本发明实施例提供的一种GaAs固态等离子pin二极管串的结构示意图；
图7a-图7s为本发明实施例的另一种GaAs固态等离子pin二极管的制备方法示意图；
图8为本发明实施例的另一种GaAs固态等离子pin二极管的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明提出了一种可重构环形天线中的GaAs固态等离子pin二极管串的制备方法。该GaAs固态等离子pin二极管是基于绝缘衬底上的锗(Germanium-On-Insulator，简称GeOI)并在Ge上淀积GaAs形成横向pin二极管，其在加直流偏压时，直流电流会在其表面形成自由载流子(电子和空穴)组成的固态等离子体，该等离子体具有类金属特性，即对电磁波具有反射作用，其反射特性与表面等离子体的微波传输特性、浓度及分布密切相关。
横向固态等离子pin二极管等离子可重构天线可以是由横向固态等离子pin二极管按阵列排列组合而成，利用外部控制阵列中的固态等离子pin二极管选择性导通，使该阵列形成动态固态等离子体条纹、具备天线的功能，对特定电磁波具有发射和接收功能，并且该天线可通过阵列中固态等离子pin二极管的选择性导通，改变固态等离子体条纹形状及分布，从而实现天线的重构，在国防通讯与雷达技术方面具有重要的应用前景。
以下，将对本发明制备的GaAs基固态等离子pin二极管的工艺流程作进一步详细描述。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。
实施例一
本发明实施例提供一种应用于可重构环形天线的GaAs固态等离子pin二极管制备方法，请参考图1，图1为本发明实施例的一种可重构环形天线的结构示意图，所述可重构环形天线包括：半导体基片(1)；介质板(2)；第一等离子pin二极管环(3)、第二等离子pin二极管环(4)、第一直流偏置线(5)及第二直流偏置线(6)，均设置于所述半导体基片(1)上；耦合式馈源(7)，设置于所述介质板(2)上。
请参考图2，图2为本发明实施例的一种GaAs固态等离子pin二极管串的制备方法流程图；所述制备方法包括：
(a)选取某一晶向的GeOI衬底，在所述GeOI衬底上淀积GaAs层并设置隔离区；
其中，在本步骤中，采用GeOI衬底并在GeOI衬底上淀积GaAs层的原因在于，GaAs材料与Ge的晶格失配特别小，所以在GeOI衬底上上生长GaAs并以此来制备固态等离子pin二极管会得到性能比较好的器件；且GaAs材料的载流子迁移率比较大，故可提高器件性能。
(b)刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述衬底的顶层GaAs的厚度；
(c)在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；
(d)利用多晶硅填充所述P型沟槽和所述N型沟槽；
(e)平整化处理所述衬底后，在所述衬底上形成多晶硅层；
(f)光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
(g)去除光刻胶；利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层；
(h)在所述衬底上生成SiO2；利用退火工艺激活有源区中的杂质；钝化处理并光刻PAD形成所述等离子pin二极管，以完成所述GaAs固态等离子pin二极管的制备。
进一步地，在上述实施例的基础上，在GeOI衬底上淀积一层GaAs并设置隔离区，包括：
(a1)在所述GeOI衬底表面利用MOCVD淀积GaAs层；
(a2)在所述GaAs表面形成第一保护层；
(a3)利用光刻工艺在所述第一保护层上形成第一隔离区图形；利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层Ge的厚度；其中，隔离槽的深度大于等于顶层Ge的厚度，保证了后续槽中二氧化硅(SiO2)与衬底的氧化层的连接，形成完整的绝缘隔离。
(a4)填充所述隔离槽以形成所述等离子pin二极管的所述隔离区。
进一步地，在上述实施例的基础上，所述第一保护层包括第一SiO2层和第一SiN层；相应地，步骤(a2)包括：
(a21)在所述GaAs表面生成SiO2材料以形成第一SiO2层；
(a22)在所述第一SiO2层表面生成SiN材料以形成第一SiN层。
这样做的好处在于，利用二氧化硅(SiO2)的疏松特性，将氮化硅(SiN)的应力隔离，使其不能传导进顶层GaAs，保证了顶层GaAs性能的稳定；基于氮化硅(SiN)与GaAs在干法刻蚀时的高选择比，利用氮化硅(SiN)作为干法刻蚀的掩蔽膜，易于工艺实现。当然，可以理解的是，保护层的层数以及保护层的材料此处不做限制，只要能够形成保护层即可。
进一步地，在上述实施例的基础上，步骤(b)包括：
(b1)在所述GeOI衬底表面形成第二保护层；
(b2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
其中，P型沟槽和N型沟槽的深度大于第二保护层厚度且小于第二保护层与衬底顶层GaAs厚度之和。优选地，该P型沟槽和N型沟槽的底部距衬底的顶层GaAs底部的距离为0.5微米～30微米，形成一般认为的深槽，这样在形成P型和N型有源区时可以形成杂质分布均匀、且高掺杂浓度的P、N区和和陡峭的Pi与Ni结，以利于提高i区等离子体浓度。
进一步地，在上述实施例的基础上，所述第二保护层包括第二SiO2层和第二SiN层；相应地，步骤(b1)包括：
在所述GeOI衬底表面生成SiO2材料以形成第二SiO2层；在所述第二SiO2层表面生成SiN材料以形成第二SiN层。这样做的好处类似于第一保护层的作用，此处不再赘述。
进一步地，在上述实施例的基础上，步骤(c)包括：
(c1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(c2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
这样做的好处在于：可以防止沟槽侧壁的突起形成电场集中区域，造成Pi和Ni结击穿。
(c3)对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域。
进一步地，在上述实施例的基础上，步骤(c3)包括：
(c31)光刻所述P型沟槽和所述N型沟槽；采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽分别注入P型杂质和N型杂质以形成第一P型有源区和第一N型有源区；
(c32)去除光刻胶。
其中，形成第一有源区的目的在于：在沟槽的侧壁形成一层均匀的重掺杂区域，该区域即为Pi和Ni结中的重掺杂区，而第一有源区的形成具有如下几个好处，以槽中填入多晶硅作为电极为例说明，第一、避免了多晶硅与GaAs之间的异质结与Pi 和Ni结重合，导致的性能的不确定性；第二、可以利用多晶硅中杂质的扩散速度比较快的特性，进一步向P和N区扩散，进一步提高P和N区的掺杂浓度；第三、这样做防止了在多晶硅工艺过程中，多晶硅生长的不均性造成的多晶硅与槽壁之间形成空洞，该空洞会造成多晶硅与侧壁的接触不好，影响器件性能。
进一步地，在上述实施例的基础上，请参考图3，图3为本发明实施例提供的一种可重构环形天线的半导体基片结构示意图；所述第一等离子pin二极管环(3)包括第一等离子pin二极管串(8)，所述第二等离子pin二极管环(4)包括第二等离子pin二极管串(9)，且所述第一等离子pin二极管环(3)及所述第二等离子pin二极管环(4)的周长等于其所要接收信号的电磁波波长。
进一步地，在上述实施例的基础上，在所述第一等离子pin二极管串(8)及所述第二等离子pin二极管串(9)两端设置有第一直流偏置线(5)及第二直流偏置线(6)，所述第一直流偏置线(5)及所述第二直流偏置线(6)采用重掺杂多晶硅制作在所述半导体基片上(1)。
进一步地，请参考图4，图4为本发明实施例提供的一种环形天线的介质板结构示意图；在上述实施例的基础上，所述耦合式馈源(7)制作在所述介质板(2)上且其上表面为金属微带贴片(10)，下表面为金属接地板(11)，所述金属微带贴片(10)包括主枝节(12)、第一分枝节(13)及第二分枝节(14)。主枝节(12)宽度和介质板(2)厚度由馈源的阻抗匹配决定，另外耦合到内外环的能量越大，则主枝节(12)宽度越大。第一分枝节(13)及第二分枝节(14)长度和宽度由天线的阻抗匹配决定，可通过第一分枝节(13)及第二分枝节(14)长度和宽度变化调节天线的驻波。半导体基片和介质板之间的距离由天线的增益决定。
请参考图5和图6，图5是本发明实施例提供的一种GaAs固态等离子pin二极管的结构示意图；图6是本发明实施例提供的一种GaAs固态等离子pin二极管串的结构示意图；如图5所示，每个等离子pin二极管串中包括多个等离子pin二极管，且这些等离子pin二极管串行连接。该等离子pin二极管由P+区27、N+区26和本征区22组成，第一金属接触区23位于P+区27处，第二金属接触区24位于N+区26处，处于等离子pin二极管串的一端的等离子pin二极管的金属接触区23连接至直流偏置的正极，处于等离子pin二极管串的另一端的等离子pin二极管的金属接触区24，通过施加直流电压可使整个等离子pin二极管串中所有等离子pin二极管处于正向导通状态。当利用等离子pin二极管正向偏置激发固态等离子体时，可用于天线的电磁辐射。而等离子pin二极管不加偏置关闭时，则呈现半导体介质状态，可解决天线间的互耦问题，更利于可重构天线的设计。
实施例二
请参见图7a-图7s，图7a-图7r为本发明实施例的另一种GaAs固态等离子pin二极管的制备方法示意图；在上述实施例一的基础上，以制备沟道长度为22nm(固态等离子区域长度为100微米)的GaAs基固态等离子pin二极管为例进行详细说明，具体步骤如下：
步骤1，衬底材料制备步骤：
(1a)如图7a所示，选取(100)晶向的GeOI衬底片101，并利用MOCVD方法在顶层Ge上淀积GaAs层102，掺杂类型为p型，掺杂浓度为1014cm-3，顶层GaAs的厚度为50μm；
(1b)如图7b所示，采用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在GaAs上淀积一层40nm厚度的第一SiO2层201；
(1c)采用化学气相淀积的方法，在衬底上淀积一层2μm厚度的第一Si3N4/SiN层202；
步骤2，隔离制备步骤：
(2a)如图7c所示，通过光刻工艺在上述保护层上形成隔离区，湿法刻蚀隔离区第一Si3N4/SiN层202，形成隔离区图形；采用干法刻蚀，在隔离区形成宽5μm，深为50μm的深隔离槽301；
(2b)如图7d所示，光刻隔离区之后，采用CVD的方法，淀积SiO2 401将该深隔离槽填满；
(2c)如图7e所示，采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)方法，去除表面第一Si3N4/SiN层202和第一SiO2层201，使衬底表面平整；
步骤3，P、N区深槽制备步骤：
(3a)如图7f所示，采用CVD方法，在衬底上连续淀积延二层材料，第一层为300nm厚度的第二SiO2层601，第二层为500nm厚度的第二Si3N4/SiN层602；
(3b)如图7g所示，光刻P、N区深槽，湿法刻蚀P、N区第二Si3N4/SiN层602和第二SiO2层601，形成P、N区图形；采用干法刻蚀，在P、N区形成宽4μm，深5μm的深槽701，P、N区槽的长度根据在所制备的天线中的应用情况而确定；
(3c)如图7h所示，在850℃下，高温处理10分钟，氧化槽内壁形成氧化层801，以使P、N区槽内壁平整；
(3d)如图7i所示，利用湿法刻蚀工艺去除P、N区槽内壁的氧化层801。
步骤4，P、N接触区制备步骤：
(4a)如图7j所示，光刻P区深槽，采用带胶离子注入的方法对P区槽侧壁进行p +注入，使侧壁上形成薄的p+有源区1001，浓度达到0.5×1020cm-3，除掉光刻胶；
(4b)光刻N区深槽，采用带胶离子注入的方法对N区槽侧壁进行n+注入，使侧壁上形成薄的n+有源区1002，浓度达到0.5×1020cm-3，除掉光刻胶；
(4c)如图7k所示，采用CVD的方法，在P、N区槽中淀积多晶硅1101，并将沟槽填满；
(4d)如图7l所示，采用CMP，去除表面多晶硅1101与第二Si3N4/SiN层602，使表面平整；
(4e)如图7m所示，采用CVD的方法，在表面淀积一层多晶硅1301，厚度为200～500nm；
(4f)如图7n所示，光刻P区有源区，采用带胶离子注入方法进行p+注入，使P区有源区掺杂浓度达到0.5×1020cm-3，去除光刻胶，形成P接触1401；
(4g)光刻N区有源区，采用带胶离子注入方法进行n+注入，使N区有源区掺杂浓度为0.5×1020cm-3，去除光刻胶，形成N接触1402；
(4h)如图7o所示，采用湿法刻蚀，刻蚀掉P、N接触区以外的多晶硅1301，形成P、N接触区；
(4i)如图7p所示，采用CVD的方法，在表面淀积SiO2 1601，厚度为800nm；(4j)在1000℃，退火1分钟，使离子注入的杂质激活、并且推进多晶硅中杂质；步骤5，构成PIN二极管步骤：
(5a)如图7q所示，在P、N接触区光刻引线孔1701；
(5b)如图7r所示，衬底表面溅射金属，在750℃合金形成金属硅化物1801，并刻蚀掉表面的金属；
(5c)衬底表面溅射金属，光刻引线；
(5d)如图7s所示，淀积Si3N4/SiN形成钝化层1901，光刻PAD，形成PIN二极管，作为制备固态等离子天线材料。
本实施例中，上述各种工艺参数均为举例说明，依据本领域技术人员的常规手段所做的变换均为本申请之保护范围。
本发明制备的应用于固态等离子可重构天线的pin二极管，首先，所使用的GaAs材料，由于其高迁移率和大载流子寿命的特性，提高了pin二极管的固态等离子体浓度；另外，pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强，有利于制备出高性能的等离子天线；再次，本发明制备的应用于固态等离子可重构天线的pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
实施例三
请参照图8，图8为本发明实施例的另一种GaAs固态等离子pin二极管的结构示意图。该等离子pin二极管采用上述如图2所示的制备方法制成，具体地，该等离子pin二极管在GeOI衬底301上制备形成，且pin二极管的P区305、N区306以及横向位于该P区305和该N区306之间的I区均位于衬底的顶层GaAs302内。其中，该pin二极管可以采用STI深槽隔离，即该P区305和该N区306外侧各设置有一隔离槽303，且该隔离槽303的深度大于等于顶层Ge的厚度。另外，该P区305和该N区306在沿衬底方向可以分别对应包括一薄层P型有源区307和一薄层N型有源区304。
本发明提供的一种应用于可重构环形天线的GaAs固态等离子pin二极管制备方法具备如下优点：
(3)pin二极管所使用的GaAs材料，由于其高迁移率和大载流子寿命的特性，能有效提高了pin二极管的固态等离子体浓度；
(4)pin二极管采用在GeOI衬底上淀积GaAs，GaAs材料与Ge的晶格失配特别小，避免了直接在二氧化硅上生成GaAs造成的界面缺陷；
(3)pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的实现很好的可控性；
(4)pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
综上所述，本文中应用了具体个例对本发明固态等离子pin二极管及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (9)
1.一种应用于可重构环形天线的GaAs基等离子pin二极管制备方法，其特征在于，所述可重构环形天线包括：半导体基片(1)；介质板(2)；第一等离子pin二极管环(3)、第二等离子pin二极管环(4)、第一直流偏置线(5)及第二直流偏置线(6)，均设置于所述半导体基片(1)上；耦合式馈源(7)，设置于所述介质板(2)上；所述第一等离子pin二极管环(3)包括第一等离子pin二极管串(8)，所述第二等离子pin二极管环(4)包括第二等离子pin二极管串(9)，且所述第一等离子pin二极管环(3)及所述第二等离子pin二极管环(4)的周长等于其所要接收信号的电磁波波长；且每个等离子pin二极管串包括多个等离子pin二极管，且所述等离子pin二极管串行连接；
所述制备方法包括：
(a)选取某一晶向的GeOI衬底，在所述GeOI衬底上淀积GaAs层并设置隔离区；所述隔离区的深度大于等于所述GeOI衬底的顶层Ge的厚度；
(b)刻蚀所述GeOI衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述衬底的顶层GaAs的厚度；
(c)在所述P型沟槽的侧壁和所述N型沟槽的侧壁采用离子注入形成第一P型有源区和第一N型有源区；
(d)利用多晶硅填充所述P型沟槽和所述N型沟槽；
(e)平整化处理所述衬底后，在所述衬底上形成多晶硅层；
(f)光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
(g)去除光刻胶；利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层；
(h)在所述衬底上生成SiO2；利用退火工艺激活有源区中的杂质；钝化处理并光刻PAD形成所述等离子pin二极管，以完成所述GaAs基等离子pin二极管的制备。
2.如权利要求1所述的制备方法，其特征在于，在GeOI衬底上淀积一层GaAs并设置隔离区，包括：
(a1)在所述GeOI衬底表面利用MOCVD淀积GaAs层；
(a2)在所述GaAs表面形成第一保护层；
(a3)利用光刻工艺在所述第一保护层上形成第一隔离区图形；利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述GeOI衬底以形成隔离槽，且所述隔离槽的深度大于等于所述衬底的顶层Ge的厚度；
(a4)填充所述隔离槽以形成所述等离子pin二极管的所述隔离区。
3.如权利要求2所述的制备方法，其特征在于，所述第一保护层包括第一SiO2层和第一SiN层；相应地，步骤(a2)包括：
(a21)在所述GaAs表面生成SiO2材料以形成第一SiO2层；
(a22)在所述第一SiO2层表面生成SiN材料以形成第一SiN层。
4.如权利要求1所述的制备方法，其特征在于，步骤(b)包括：
(b1)在所述GeOI衬底表面形成第二保护层；
(b2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述GeOI衬底以形成所述P型沟槽和所述N型沟槽。
5.如权利要求4所述的制备方法，其特征在于，所述第二保护层包括第二SiO2层和第二SiN层；相应地，步骤(b1)包括：
在所述GeOI衬底表面生成SiO2材料以形成第二SiO2层；在所述第二SiO2层表面生成SiN材料以形成第二SiN层。
6.如权利要求1所述的制备方法，其特征在于，步骤(c)包括：
(c1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(c2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
(c3)对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域。
7.如权利要求6所述的制备方法，其特征在于，步骤(c3)包括：
(c31)光刻所述P型沟槽和所述N型沟槽；采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽分别注入P型杂质和N型杂质以形成第一P型有源区和第一N型有源区；
(c32)去除光刻胶。
8.如权利要求1所述的制备方法，其特征在于，在所述第一等离子pin二极管串(8)及所述第二等离子pin二极管串(9)两端设置有第一直流偏置线(5)及第二直流偏置线(6)，所述第一直流偏置线(5)及所述第二直流偏置线(6)采用重掺杂多晶硅制作在所述半导体基片上(1)。
9.根据权利要求1所述的制备方法，其特征在于，所述耦合式馈源(7)制作在所述介质板(2)上且其上表面为金属微带贴片(10)，下表面为金属接地板(11)，所述金属微带贴片(10)包括主枝节(12)、第一分枝节(13)及第二分枝节(14)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611184751.9A CN106847693B (zh) | 2016-12-20 | 2016-12-20 | 应用于可重构环形天线的GaAs固态等离子pin二极管制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106847693A CN106847693A (zh) | 2017-06-13 |
| CN106847693B true CN106847693B (zh) | 2019-12-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611184751.9A Expired - Fee Related CN106847693B (zh) | 2016-12-20 | 2016-12-20 | 应用于可重构环形天线的GaAs固态等离子pin二极管制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106847693B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
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| Publication number | Publication date |
|---|---|
| CN106847693A (zh) | 2017-06-13 |
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| SE01 | Entry into force of request for substantive examination | ||
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