CN106847692B - 用于多层全息天线的GaAs基横向等离子pin二极管的制备方法 - Google Patents
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- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000002955 isolation Methods 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000002360 preparation method Methods 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 238000011049 filling Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000013078 crystal Substances 0.000 claims abstract description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 64
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 22
- 238000001259 photo etching Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 17
- 239000000377 silicon dioxide Substances 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000011241 protective layer Substances 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 8
- 239000003292 glue Substances 0.000 claims description 8
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract 1
- 239000000463 material Substances 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000007787 solid Substances 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000036470 plasma concentration Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/6609—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
- H01Q1/12—Supports; Mounting means
- H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
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- H01—ELECTRIC ELEMENTS
- H01Q—ANTENNAS, i.e. RADIO AERIALS
- H01Q1/00—Details of, or arrangements associated with, antennas
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明涉及一种用于多层全息天线的GaAs基横向等离子pin二极管的制备方法，多层全息天线包括：半导体基片GeOI、天线模块、第一全息圆环及第二全息圆环；其中，天线模块、第一全息圆环及第二全息圆环均包括依次串接的GaAs基等离子pin二极管；GaAs基等离子pin二极管制备方法包括：选取某一晶向的GeOI衬底，在衬底表面利用MOCVD淀积GaAs层并形成隔离区；刻蚀衬底形成P型沟槽和N型沟槽并形成第一P型有源区和第一N型有源区；填充P型沟槽和N型沟槽，在衬底上形成引线，以完成GaAs基等离子pin二极管的制备；本发明实施例利用深槽隔离技术及离子注入工艺能够制备并提供适用于多层可重构全息天线的高性能GaAs基等离子pin二极管。
Description
技术领域
本发明涉及半导体器件制造技术领域，特别涉及一种用于多层全息天线的GaAs基横向等离子pin二极管的制备方法。
背景技术
全息天线由源天线和全息结构组成。结合实际需求，选择适当的天线作为源天线，通过加载全息结构来改变馈源的辐射，以获得所需的目标天线的辐射特性，通过给定的电磁波辐射的干涉图进而推算天线结构。与传统的反射面天线相比，全息结构具有灵活的构建形式，便于和应用环境一体设计，应用范围很广泛。
目前，国内外应用于等离子可重构全息天线的pin二极管采用的材料均为体硅材料，此材料存在本征区载流子迁移率较低问题，影响pin二极管本征区载流子浓度，进而影响其固态等离子体浓度；并且该结构的P区与N区大多采用注入工艺形成，此方法要求注入剂量和能量较大，对设备要求高，且与现有工艺不兼容；而采用扩散工艺，虽结深较深，但同时P区与N区的面积较大，集成度低，掺杂浓度不均匀，影响pin二极管的电学性能，导致固态等离子体浓度和分布的可控性差。
因此，选择何种材料及工艺来制作一种等离子pin二极管以制备可重构全息天线就变得尤为重要。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种用于多层全息天线的GaAs基横向等离子pin二极管的制备方法。
具体地，本发明实施例提出的一种用于多层全息天线的GaAs基横向等离子pin二极管的制备方法，所述GaAs基横向等离子pin二极管用于制作多层可重构全息天线，其中，所述多层全息天线包括：半导体基片GeOI、天线模块、第一全息圆环及第二全息圆环；其中，所述天线模块、所述第一全息圆环及所述第二全息圆环均包括依次串接的GaAs基等离子pin二极管串；所述GaAs基等离子pin二极管串包括多个串行连接的GaAs基等离子pin二极管，所述GaAs基等离子pin二极管制备方法包括：
(a)选取某一晶向的GeOI衬底，在所述衬底表面利用MOCVD淀积GaAs层；
(b)在所述GaAs层表面形成第一保护层，利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(c)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述衬底以形成隔离槽，且所述隔离槽的深度大于等于所述GaAs层的厚度；
(d)填充所述隔离槽以形成所述等离子pin二极管的所述隔离区；
(e)刻蚀所述衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述衬底的顶层GaAs的厚度；
(f)在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；
(g)填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述GaAs层内形成第二P型有源区和第二N型有源区；
(h)在所述衬底上形成引线，以完成所述GaAs基等离子pin二极管的制备。
在本发明的一个实施例中，所述天线模块(13)包括2个GaAs基等离子pin二极管天线臂、1个同轴馈线、以及每个天线臂对应的4个直流偏置线。
在本发明的一个实施例中，所述GaAs基等离子pin二极管包括P+区、N+区和本征区，且还包括第一金属接触区和第二金属接触区；其中，
所述第一金属接触区一端电连接所述P+区且另一端电连接至直流偏置线或者相邻的所述GaAs基等离子pin二极管的所述第二金属接触区，所述第二金属接触区一端电连接所述N+区且另一端电连接至所述直流偏置线或者相邻的所述GaAs基等离子pin二极管的所述第一金属接触区。
在本发明的一个实施例中，步骤(e)包括：
(e1)在所述衬底表面形成第二保护层；
(e2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(e3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述衬底以形成所述P型沟槽和所述N型沟槽。
在上述实施例的基础上，步骤(e1)包括：
(e11)在所述衬底表面生成二氧化硅以形成第二二氧化硅层；
(e12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
在上述实施例的基础上，步骤(f)包括：
(f1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(f2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
(f3)对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域。
在上述实施例的基础上，步骤(f3)包括：
(f31)光刻所述P型沟槽和所述N型沟槽；
(f32)采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽分别注入P型杂质和N型杂质以形成第一P型有源区和第一N型有源区；
(f33)去除光刻胶。
在上述实施例的基础上，步骤(g)包括：
(g1)利用多晶硅填充所述P型沟槽和所述N型沟槽；
(g2)平整化处理所述衬底后，在所述衬底上形成多晶硅层；
(g3)光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
(g4)去除光刻胶；
(g5)利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层。
在上述实施例的基础上，步骤(h)包括：
(h1)在所述衬底上生成二氧化硅；
(h2)利用退火工艺激活有源区中的杂质；
(h3)在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
(h4)钝化处理并光刻PAD以形成所述等离子pin二极管。
由上可知，本发明实施例通过对GaAs基等离子pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强。并且，由于GaAs材料具有高的载流子迁移率，故在I区可形成高的载流子浓度从而提高二极管的性能。另外，采用此方法制备的可重构多层全息天线体积小、结构简单、易于加工、无复杂馈源结构、频率可快速跳变、提高天线的增益，且天线关闭时将处于电磁波隐身状态，可用于各种跳频电台或设备；由于其所有组成部分均在半导体基片一侧，为平面结构，易于组阵，可用作相控阵天线的基本组成单元。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种可重构多层全息天线的结构示意图；
图2为本发明实施例提供的一种多层全息天线模块的结构示意图；
图3为本发明实施例的一种GaAs基横向等离子pin二极管的制作方法流程图；
图4a-图4s为本发明实施例的一种SiGe基等离子pin二极管的制备方法示意图；
图5为本发明实施例提供的一种SiGe基等离子pin二极管的器件结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
本发明实施例提出了一种用于多层全息天线的GaAs基横向等离子pin二极管的制备方法，所述GaAs基等离子pin二极管用于制作可重构全息天线。请参见图1，图1为本发明实施例的一种多层可重构全息天线的结构示意图，所述多层全息天线包括：半导体基片GeOI、天线模块、第一全息圆环及第二全息圆环；其中，所述天线模块、所述第一全息圆环及所述第二全息圆环均包括依次串接的GaAs基等离子pin二极管串；所述GaAs基等离子pin二极管串包括多个串行连接的GaAs基等离子pin二极管。
请参见图3，图3为本发明实施例的一种GaAs基横向等离子pin二极管的制作方法流程图，所述制备方法包括步骤：
(a)选取某一晶向的GeOI衬底，在所述衬底表面利用MOCVD淀积GaAs层；
(b)在所述GaAs层表面形成第一保护层，利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(c)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述衬底以形成隔离槽，且所述隔离槽的深度大于等于所述GaAs层的厚度；
(d)填充所述隔离槽以形成所述等离子pin二极管的所述隔离区；
(e)刻蚀所述衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述衬底的顶层GaAs的厚度；
(f)在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；
(g)填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述GaAs层内形成第二P型有源区和第二N型有源区；
(h)在所述衬底上形成引线，以完成所述GaAs基等离子pin二极管的制备。
在本发明的一个实施例中，所述天线模块(13)包括2个GaAs基等离子pin二极管天线臂、1个同轴馈线、以及每个天线臂对应的4个直流偏置线。
在本发明的一个实施例中，所述GaAs基等离子pin二极管包括P+区、N+区和本征区，且还包括第一金属接触区和第二金属接触区；其中，
所述第一金属接触区一端电连接所述P+区且另一端电连接至直流偏置线或者相邻的所述GaAs基等离子pin二极管的所述第二金属接触区，所述第二金属接触区一端电连接所述N+区且另一端电连接至所述直流偏置线或者相邻的所述GaAs基等离子pin二极管的所述第一金属接触区。
在本发明的一个实施例中，步骤(e)包括：
(e1)在所述衬底表面形成第二保护层；
(e2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(e3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述衬底以形成所述P型沟槽和所述N型沟槽。
在上述实施例的基础上，步骤(e1)包括：
(e11)在所述衬底表面生成二氧化硅以形成第二二氧化硅层；
(e12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
在上述实施例的基础上，步骤(f)包括：
(f1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(f2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
(f3)对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域。
在上述实施例的基础上，步骤(f3)包括：
(f31)光刻所述P型沟槽和所述N型沟槽；
(f32)采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽分别注入P型杂质和N型杂质以形成第一P型有源区和第一N型有源区；
(f33)去除光刻胶。
在上述实施例的基础上，步骤(g)包括：
(g1)利用多晶硅填充所述P型沟槽和所述N型沟槽；
(g2)平整化处理所述衬底后，在所述衬底上形成多晶硅层；
(g3)光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
(g4)去除光刻胶；
(g5)利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层。
在上述实施例的基础上，步骤(h)包括：
(h1)在所述衬底上生成二氧化硅；
(h2)利用退火工艺激活有源区中的杂质；
(h3)在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
(h4)钝化处理并光刻PAD以形成所述等离子pin二极管。
本发明提供的GaAs基横向等离子pin二极管的制备方法具备如下优点：
(1)pin二极管所使用的GaAs材料，由于其高迁移率和大载流子寿命的特性，能有效提高了pin二极管的固态等离子体浓度；
(2)pin二极管采用在GeOI衬底上淀积GaAs，GaAs材料与Ge的晶格失配特别小，避免了直接在二氧化硅上生成GaAs造成的界面缺陷；
(3)pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响；
实施例二
请参见图4a-图4s，图4a-图4s为本发明实施例的一种Ge基等离子pin二极管的制备方法示意图，在上述实施例一的基础上，以制备沟道长度为22nm(固态等离子区域长度为100微米)的Ge基固态等离子pin二极管为例进行详细说明，具体步骤如下：
步骤1，衬底材料制备步骤：
(1a)如图4a所示，选取(100)晶向的GeOI衬底片101，并利用MOCVD方法在顶层Ge上淀积GaAs层102，掺杂类型为p型，掺杂浓度为1014cm-3，顶层GaAs的厚度为50μm；
(1b)如图4b所示，采用化学气相沉积(Chemical vapor deposition，简称CVD)的方法，在GaAs上淀积一层40nm厚度的第一SiO2层201；
(1c)采用化学气相淀积的方法，在衬底上淀积一层2μm厚度的第一Si3N4/SiN层202；
步骤2，隔离制备步骤：
(2a)如图4c所示，通过光刻工艺在上述保护层上形成隔离区，湿法刻蚀隔离区第一Si3N4/SiN层202，形成隔离区图形；采用干法刻蚀，在隔离区形成宽5μm，深为50μm的深隔离槽301；
(2b)如图4d所示，光刻隔离区之后，采用CVD的方法，淀积SiO2 401将该深隔离槽填满；
(2c)如图4e所示，采用化学机械抛光(Chemical Mechanical Polishing，简称CMP)方法，去除表面第一Si3N4/SiN层202和第一SiO2层201，使衬底表面平整；
步骤3，P、N区深槽制备步骤：
(3a)如图4f所示，采用CVD方法，在衬底上连续淀积延二层材料，第一层为300nm厚度的第二SiO2层601，第二层为500nm厚度的第二Si3N4/SiN层602；
(3b)如图4g所示，光刻P、N区深槽，湿法刻蚀P、N区第二Si3N4/SiN层602和第二SiO2层601，形成P、N区图形；采用干法刻蚀，在P、N区形成宽4μm，深5μm的深槽701，P、N区槽的长度根据在所制备的天线中的应用情况而确定；
(3c)如图4h所示，在850℃下，高温处理10分钟，氧化槽内壁形成氧化层801，以使P、N区槽内壁平整；
(3d)如图4i所示，利用湿法刻蚀工艺去除P、N区槽内壁的氧化层801。
步骤4，P、N接触区制备步骤：
(4a)如图4j所示，光刻P区深槽，采用带胶离子注入的方法对P区槽侧壁进行p+注入，使侧壁上形成薄的p+有源区1001，浓度达到0.5×1020cm-3，除掉光刻胶；
(4b)光刻N区深槽，采用带胶离子注入的方法对N区槽侧壁进行n+注入，使侧壁上形成薄的n+有源区1002，浓度达到0.5×1020cm-3，除掉光刻胶；
(4c)如图4k所示，采用CVD的方法，在P、N区槽中淀积多晶硅1101，并将沟槽填满；
(4d)如图4l所示，采用CMP，去除表面多晶硅1101与第二Si3N4/SiN层602，使表面平整；
(4e)如图4m所示，采用CVD的方法，在表面淀积一层多晶硅1301，厚度为200～500nm；
(4f)如图4n所示，光刻P区有源区，采用带胶离子注入方法进行p+注入，使P区有源区掺杂浓度达到0.5×1020cm-3，去除光刻胶，形成P接触1401；
(4g)光刻N区有源区，采用带胶离子注入方法进行n+注入，使N区有源区掺杂浓度为0.5×1020cm-3，去除光刻胶，形成N接触1402；
(4h)如图4o所示，采用湿法刻蚀，刻蚀掉P、N接触区以外的多晶硅1301，形成P、N接触区；
(4i)如图4p所示，采用CVD的方法，在表面淀积SiO21601，厚度为800nm；
(4j)在1000℃，退火1分钟，使离子注入的杂质激活、并且推进多晶硅中杂质；
步骤5，构成PIN二极管步骤：
(5a)如图4q所示，在P、N接触区光刻引线孔1701；
(5b)如图4r所示，衬底表面溅射金属，在750℃合金形成金属硅化物1801，并刻蚀掉表面的金属；
(5c)衬底表面溅射金属，光刻引线；
(5d)如图4s所示，淀积Si3N4/SiN形成钝化层1901，光刻PAD，形成PIN二极管，作为制备固态等离子天线材料。
本实施例中，上述各种工艺参数均为举例说明，依据本领域技术人员的常规手段所做的变换均为本申请之保护范围。
本发明制备的应用于固态等离子可重构天线的pin二极管，首先，所使用的GaAs材料，由于其高迁移率和大载流子寿命的特性，提高了pin二极管的固态等离子体浓度；另外，pin二极管的P区与N区采用了基于刻蚀的深槽刻蚀的多晶硅镶嵌工艺，该工艺能够提供突变结pi与ni结，并且能够有效地提高pi结、ni结的结深，使固态等离子体的浓度和分布的可控性增强，有利于制备出高性能的等离子天线；再次，本发明制备的应用于固态等离子可重构天线的pin二极管采用了一种基于刻蚀的深槽介质隔离工艺，有效地提高了器件的击穿电压，抑制了漏电流对器件性能的影响。
实施例三
请参照图5，图5为本发明实施例的Ge基等离子pin二极管的器件结构示意图。该等离子pin二极管采用上述如图1所示的制备方法制成，具体地，该等离子pin二极管在GeOI衬底301上制备形成，且pin二极管的P区305、N区306以及横向位于该P区305和该N区306之间的I区均位于衬底的顶层GaAs302内。其中，该pin二极管可以采用STI深槽隔离，即该P区305和该N区306外侧各设置有一隔离槽303，且该隔离槽303的深度大于等于顶层Ge的厚度。另外，该P区305和该N区306在沿衬底方向可以分别对应包括一薄层P型有源区307和一薄层N型有源区304。
综上所述，本文中应用了具体个例对本发明固态等离子pin二极管及其制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (8)
1.一种用于多层全息天线的GaAs基横向等离子pin二极管的制备方法，其特征在于，所述多层全息天线包括：半导体基片GeOI、天线模块、第一全息圆环及第二全息圆环；其中，所述天线模块、所述第一全息圆环及所述第二全息圆环均包括依次串接的GaAs基等离子pin二极管串；所述GaAs基等离子pin二极管串包括多个串行连接的GaAs基等离子pin二极管，所述GaAs基等离子pin二极管制备方法包括：
(a)选取某一晶向的GeOI衬底，在所述衬底表面利用MOCVD淀积GaAs层；
(b)在所述GaAs层表面形成第一保护层，利用光刻工艺在所述第一保护层上形成第一隔离区图形；
(c)利用干法刻蚀工艺在所述第一隔离区图形的指定位置处刻蚀所述第一保护层及所述衬底以形成隔离槽，且所述隔离槽的深度大于等于所述GaAs层的厚度；
(d)填充所述隔离槽以形成所述等离子pin二极管的隔离区；
(e)刻蚀所述衬底形成P型沟槽和N型沟槽，所述P型沟槽和所述N型沟槽的深度小于所述衬底的顶层GaAs的厚度；
(f)在所述P型沟槽和所述N型沟槽内采用离子注入形成第一P型有源区和第一N型有源区；包括：
(f1)氧化所述P型沟槽和所述N型沟槽以使所述P型沟槽和所述N型沟槽的内壁形成氧化层；
(f2)利用湿法刻蚀工艺刻蚀所述P型沟槽和所述N型沟槽内壁的氧化层以完成所述P型沟槽和所述N型沟槽内壁的平整化；
(f3)对所述P型沟槽和所述N型沟槽进行离子注入以形成所述第一P型有源区和所述第一N型有源区，所述第一N型有源区为沿离子扩散方向距所述N型沟槽侧壁和底部深度小于1微米的区域，所述第一P型有源区为沿离子扩散方向距所述P型沟槽侧壁和底部深度小于1微米的区域；
(g)填充所述P型沟槽和所述N型沟槽，并采用离子注入在所述GaAs层内形成第二P型有源区和第二N型有源区；
(h)在所述衬底上形成引线，以完成所述GaAs基等离子pin二极管的制备。
2.根据权利要求1所述的制备方法，其特征在于，所述天线模块(13)包括2个GaAs基等离子pin二极管天线臂、1个同轴馈线、以及每个天线臂对应的4个直流偏置线。
3.根据权利要求2所述的制备方法，其特征在于，所述GaAs基等离子pin二极管包括P+区、N+区和本征区，且还包括第一金属接触区和第二金属接触区；其中，
所述第一金属接触区一端电连接所述P+区且另一端电连接至直流偏置线或者相邻的所述GaAs基等离子pin二极管的所述第二金属接触区，所述第二金属接触区一端电连接所述N+区且另一端电连接至所述直流偏置线或者相邻的所述GaAs基等离子pin二极管的所述第一金属接触区。
4.如权利要求1所述的制备方法，其特征在于，步骤(e)包括：
(e1)在所述衬底表面形成第二保护层；
(e2)利用光刻工艺在所述第二保护层上形成第二隔离区图形；
(e3)利用干法刻蚀工艺在所述第二隔离区图形的指定位置处刻蚀所述第二保护层及所述衬底以形成所述P型沟槽和所述N型沟槽。
5.如权利要求4所述的制备方法，其特征在于，步骤(e1)包括：
(e11)在所述衬底表面生成二氧化硅以形成第二二氧化硅层；
(e12)在所述第二二氧化硅层表面生成氮化硅以形成第二氮化硅层。
6.如权利要求1所述的制备方法，其特征在于，步骤(f3)包括：
(f31)光刻所述P型沟槽和所述N型沟槽；
(f32)采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽分别注入P型杂质和N型杂质以形成第一P型有源区和第一N型有源区；
(f33)去除光刻胶。
7.如权利要求1所述的制备方法，其特征在于，步骤(g)包括：
(g1)利用多晶硅填充所述P型沟槽和所述N型沟槽；
(g2)平整化处理所述衬底后，在所述衬底上形成多晶硅层；
(g3)光刻所述多晶硅层，并采用带胶离子注入的方法对所述P型沟槽和所述N型沟槽所在位置分别注入P型杂质和N型杂质以形成第二P型有源区和第二N型有源区且同时形成P型接触区和N型接触区；
(g4)去除光刻胶；
(g5)利用湿法刻蚀去除所述P型接触区和所述N型接触区以外的所述多晶硅层。
8.如权利要求1所述的制备方法，其特征在于，步骤(h)包括：
(h1)在所述衬底上生成二氧化硅；
(h2)利用退火工艺激活有源区中的杂质；
(h3)在所述P型接触区和所述N型接触区光刻引线孔以形成引线；
(h4)钝化处理并光刻PAD以形成所述等离子pin二极管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN106847692A CN106847692A (zh) | 2017-06-13 |
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Family Applications (1)
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| CN201611183894.8A Active CN106847692B (zh) | 2016-12-20 | 2016-12-20 | 用于多层全息天线的GaAs基横向等离子pin二极管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106847692B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112640213B (zh) * | 2018-09-10 | 2022-01-28 | Hrl实验室有限责任公司 | 具有用于宽带频率调谐的可重新配置辐射器的电子可控全息天线 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
| CN102842595A (zh) * | 2011-06-20 | 2012-12-26 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
2016
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714591A (zh) * | 2009-11-10 | 2010-05-26 | 大连理工大学 | 一种硅光电二极管的制作方法 |
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| Title |
|---|
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|---|---|
| CN106847692A (zh) | 2017-06-13 |
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