TWI727516B - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種半導體裝置及其形成方法。半導體裝置包含基底。 第一介電層位於基底上方。第一內連線位於第一介電層中。第二介電層位於第一介電層及第一內連線上方。導電通孔延伸穿過第一介電層、第二介電層以及基底。導電通孔的最頂部表面與第二介電層的最頂部表面齊平。第三介電層位於第二介電層及導電通孔上方。第四介電層位於第三介電層上方。第二內連線位於第四介電層中。第二內連線延伸穿過第三介電層及第二介電層，且物理接觸第一內連線。

Description

半導體裝置及其形成方法
本發明實施例是有關於一種半導體裝置及其形成方法。
半導體裝置用於多種電子應用中，諸如個人電腦、手機、數位攝影機以及其他電子設備。半導體裝置通常藉由以下方式來製造：在半導體基底上方依序沈積絕緣或介電層、導電層以及半導體層的材料，並使用微影及蝕刻製程使各種材料層圖案化以形成電路組件及其上的元件。
半導體工業藉由不斷減小最小特徵尺寸來不斷提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積集度，從而允許更多組件整合至給定區域中。然而，隨著最小特徵尺寸的減小，連帶開始於各製程中浮現問題，而解決這些問題仍為重要議題。
本發明實施例提供一種半導體裝置的形成方法，其包括：在基底上方形成第一介電層；在第一介電層中形成第一內連線；在第一介電層及第一內連線上方形成第二介電層；在第一介 電層、第二介電層以及基底內形成穿孔，其中形成穿孔包含：在第一介電層、第二介電層以及基底中形成開口，開口鄰近於第一內連線設置；將導電材料設置於開口中及第二介電層上方；以及對導電材料執行平坦化製程以暴露第二介電層；在第二介電層及穿孔上方形成第三介電層；在第三介電層上方形成第四介電層；以及在第四介電層中形成第二內連線，第二內連線延伸穿過第三介電層及第二介電層且物理接觸第一內連線。
本發明實施例提供一種半導體裝置的形成方法，其包括：在基底上方形成第一介電層；在第一介電層中形成第一內連線；在第一介電層及第一內連線上方形成第二介電層；在第一介電層及第二介電層內形成電容器，其中形成電容器包含：在第一介電層及第二介電層中形成開口，開口鄰近於第一內連線設置；沿開口的側壁及底部及在第二介電層上方形成第一導電層；在第一導電層上方形成第三介電層；在第三介電層上方形成第二導電層；以及對第一導電層、第三介電層以及第二導電層執行平坦化製程以暴露第二介電層；在第二介電層及電容器上方形成第四介電層；在第四介電層上方形成第五介電層；以及在第五介電層中形成第二內連線，第二內連線延伸穿過第四介電層及第二介電層且物理接觸第一內連線。
本發明實施例提供一種半導體裝置，其包括：基底、第一介電層、第一內連線、第二介電層、導電通孔、第三介電層、第四介電層以及第二內連線。第一介電層位於基底上方。第一內連線位於第一介電層中。第二介電層位於第一介電層及第一內連線上方。導電通孔延伸穿過第一介電層、第二介電層以及基底， 導電通孔的最頂部表面與第二介電層的最頂部表面齊平。第三介電層位於第二介電層及導電通孔上方。第四介電層位於第三介電層上方。第二內連線位於第四介電層中，第二內連線延伸穿過第三介電層及第二介電層且物理接觸第一內連線。
100、900、1000、1700:半導體裝置
101:基底
103:元件
105:內連線結構
1090、1091、109M、109M+1、109M+N:金屬化物層
1110、1111、111M、111M+1、111M+N、125、125'、1203:介電層
1131、113M、113M+1、113M+N:導電線
1150:導電插塞
1151、115M、115M+1、115M+N:導電通孔
1171、117M、117M+1、117M+N:蝕刻停止層
119:障壁/黏著層
121、305:晶種層
123、401:導電材料
127、1001:罩幕層
129、201、1003、1101:開口
301:襯裡層
303:障壁層
501:基底穿孔結構
901、1701:部分
1201:第一導電層
1301:第二導電層
1401:電容器
1800、1900:方法
1801、1803、1805、1807、1901、1903、1905:步驟
W1、W2、W3、W4:寬度
H1、H4:高度
結合隨附圖式閱讀以下具體實施方式時將最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種構件未按比例繪製。事實上，為論述清楚起見，可任意增加或減小各種特徵的尺寸。
圖1至圖8示出根據一些實施例的半導體裝置的製造的各種中間階段的橫截面視圖。
圖9A及圖9B示出根據一些實施例的半導體裝置的橫截面視圖。
圖10至圖16示出根據一些實施例的半導體裝置的製造的各種中間階段的橫截面視圖。
圖17示出根據一些實施例的半導體裝置的橫截面視圖。
圖18為示出根據一些實施例的形成半導體裝置的方法的流程圖。
圖19為示出根據一些實施例的形成半導體裝置的方法的流程圖。
以下揭露內容提供用以實施本發明的不同特徵的許多不 同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述各種實施例及/或配置之間的關係。
另外，為易於描述，在本文中可使用空間相對術語，諸如「在...下方」、「在...下」、「下部」、「在...上」、「上部」以及類似者，以描述如圖式中所說明的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
實施例將相對於特定內容來描述，即，在半導體裝置的內連線結構內的功能組件及其形成方法。功能組件可為基底穿孔(through substrate via；TSV)結構或電容器。本文中所論述的各種實施例允許用於形成功能組件的製程步驟與用於形成半導體裝置的內連線結構的製程步驟整合。本文中所論述的各種實施例進一步允許當對功能組件執行平坦化製程時，避免內連線結構的導電特徵的凹陷(dishing)或腐蝕(erosion)。
圖1至圖8示出根據一些實施例的半導體裝置100的製造的各種中間階段的橫截面視圖。參考圖1，示出半導體裝置100 的一部分。半導體裝置100可為積體電路製造製程的中間結構。在一些實施例中，半導體裝置100可包括基底101。基底101可包括例如摻雜或未摻雜的塊狀矽，或絕緣層上半導體(semiconductor-on-insulator；SOI)基底的主動層。一般而言，SOI基底包括形成於絕緣層上的半導體材料(諸如，矽)層。絕緣層可為例如內埋氧化物(buried oxide；BOX)層或氧化矽層。絕緣層設置於基底(諸如，矽基底或玻璃基底)上。或者，基底101可包含另一元素半導體、化合物半導體、合金半導體或其組合。另一元素半導體諸如鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體包含鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化銦鎵(GaInAsP)。亦可使用其他基底，諸如多層基底或梯度基底。
在一些實施例中，一或多個主動及/或被動元件103(圖1中所示出單個電晶體)形成於基底101上。一或多個主動及/或被動元件103可包含電晶體、電容器、電阻器、二極體、光電二極體、熔絲(fuse)或類似物。一或多個主動及/或被動元件103可使用任何可接受的方法形成。本領域的普通技術人員將瞭解上文的實例僅出於說明的目的而提供且不意謂以任何方式限制本揭露內容。亦可使用適用於給定應用之其他電路。
在一些實施例中，內連線結構105形成於一或多個主動及/或被動元件103及基底101上方。內連線結構105電性互連一或多個主動及/或被動元件103，以在半導體裝置100內形成功能電路。內連線結構105可包括一或多個金屬化物層1090至金屬化 物層109M，其中M+1為一或多個金屬化物層1090至金屬化物層109M的數目。在一些實施例中，M的值可根據半導體裝置100的設計規格變化。在一些實施例中，金屬化物層109M可為內連線結構105的中間金屬化物層。在這些實施例中，於金屬化物層109M上方可再形成另一金屬化物層。在其他實施例中，金屬化物層109M可為內連線結構105的最終金屬化物層。在一些實施例中，M等於1。在其他實施例中，M大於1。
在一些實施例中，一或多個金屬化物層1090至金屬化物層109M分別包括一或多個介電層1110至介電層111M。介電層1110為層間介電(inter-layer dielectric；ILD)層，且介電層1111至介電層111M為金屬間介電(inter-metal dielectric；IMD)層。ILD層及IMD層可包含設置於這些導電特徵之間的具有k值為例如小於約4.0或甚至小於2.0的低k介電材料。在一些實施例中，ILD層及IMD層可由例如磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)，氟矽酸鹽玻璃(fluorosilicate glass；FSG)、SiOxCy、旋塗-玻璃、旋塗-聚合物、矽碳材料、其化合物、其複合物、其組合或類似者構成，且可藉由任何合適的方法形成，諸如旋轉塗佈、化學氣相沈積(chemical vapor deposition；CVD)、電漿增強型CVD(plasma-enhanced CVD；PECVD)、原子層沈積(atomic layer deposition；ALD)、其組合或類似者。
在一些實施例中，蝕刻停止層(etch stop layers；ESL)1171至蝕刻停止層117M形成於介電層1110至介電層111M中的鄰近介電層之間。選擇用於ESL 1171至ESL 117M的材料，以使得 ESL 1171至ESL 117M的蝕刻速率小於介電層1110至介電層111M的對應者的蝕刻速率。在一些實施例中，蝕刻介電層1110至介電層111M比ESL 1171至ESL 117M更快的蝕刻製程為使用包括CxFy類氣體或類似者的蝕刻劑而執行的乾式蝕刻製程。在一些實施例中，ESL 117K的蝕刻速率小於介電層111K(其中K=1，...，M)的蝕刻速率。在一些實施例中，ESL 1171至ESL 117M中的每一者可包括一或多個介電材料層。合適的介電材料可包含氧化物(諸如氧化矽、氧化鋁或類似者)、氮化物(諸如SiN或類似者)、氮氧化物(諸如SiON或類似者)、碳氧化物(諸如SiOC或類似者)、碳氮化物(諸如SiCN或類似者)、碳化物(諸如SiC或類似者)、其組合或類似者，且可使用旋轉塗佈、CVD、PECVD、ALD、其組合或類似者形成。
在一些實施例中，金屬化物層1090更包括位於介電層1110內的導電插塞1150，且金屬化物層1091至金屬化物層109M更包括分別位於介電層1111至介電層111M內的一或多個導電內連線，諸如導電線1131至導電線113M及導電通孔1151至導電通孔115M。導電插塞1150將一或多個主動及/或被動元件103電耦接至導電線1131至導電線113M以及導電通孔1151至導電通孔115M。在一些實施例中，導電線1131至導電線113M可具有約0.05微米與約12微米之間的寬度。
在一些實施例中，導電插塞1150、導電線1131至導電線113M以及導電通孔1151至導電通孔115M可使用任何合適的方法(諸如鑲嵌法、雙金屬鑲嵌法或類似者)形成。在一些實施例中，用於形成導電插塞1150、導電線1131至導電線113M以及導電通孔 1151至導電通孔115M的步驟包括在各個介電層1110至介電層111M中形成開口，將一或多個障壁/黏著層119(未明確示於導電插塞1150中)設置於開口中，將晶種層121(未明確示於導電插塞1150中)設置於一或多個障壁/黏著層119上方，以及用導電材料123(未明確示於導電插塞1150中)填充開口。接著執行化學機械拋光(chemical mechanical polishing；CMP)以移除一或多個障壁/黏著層119、晶種層121以及導電材料123的過量填充開口的過量材料。在一些實施例中，導電插塞1150的最頂部表面與介電層1110的最頂部表面齊平。在一些實施例中，導電線1131至導電線113M的最頂部表面與介電層1111至介電層111M的最頂部表面齊平。
在一些實施例中，一或多個障壁/黏著層119可包括鈦、氮化鈦、鉭、氮化鉭、其組合或類似者，且可使用PVD、CVD、ALD、其組合或類似者形成。在一些實施例中，一或多個障壁/黏著層119可具有約100埃與約300埃之間的厚度。一或多個障壁/黏著層119保護各個介電層1110至介電層111M免於擴散及金屬毒化。晶種層121可包括銅、鈦、鎳、金、錳、其組合或類似者，且可藉由ALD、CVD、PVD、濺鍍、其組合或類似方法形成。在一些實施例中，晶種層121可具有約1000埃與約3000埃之間的厚度。導電材料123可包括銅、鋁、鎢、其組合、其合金或類似者，且可使用例如藉由電鍍或其他合適方法形成。
進一步參看圖1，介電層125形成於介電層111M及導電線113M上方。如下文更詳細地描述，當在內連線結構105及基底101內形成基底穿孔(TSV)結構501(具體請參看例如圖5)時，介電層125充當CMP停止層。此外，如下文更詳細地描述，當在 導電線113M上方形成導電通孔115M+1(參見例如圖6)時，介電層125亦充當ESL。因此，介電層125亦可稱作CMP停止層或稱作ESL。在一些實施例中，可使用與ESL 1171至ESL 117M類似的材料及方法形成介電層125，且在本文中不重複描述。在一些實施例中，所形成的介電層125具有約200埃與約500埃之間的厚度，諸如約300埃。用於介電層125的此厚度範圍允許使用介電層125作為ESL及CMP停止層兩者，且允許改進的CMP均一性及ESL控制。
在形成介電層125之後，形成罩幕層127於介電層125上方且圖案化罩幕層127以在罩幕層127中形成開口129。在一些實施例中，罩幕層127可包括一或多個光可圖案化(photo-patternable)及非光可圖案化(non-photo-patternable)材料層。在一些實施例中，罩幕層127可包括光阻，所述光阻可使用合適的微影方法進行圖案化以形成開口129。如下文更詳細地描述，使用罩幕層127作為蝕刻罩幕以在內連線結構105及基底101中形成開口以用於後續形成的TSV結構。
參看圖2，內連線結構105及基底101經圖案化以形成開口201。在一些實施例中，開口201延伸穿過介電層125、介電層1110至介電層111M以及ESL 1170至ESL 117M，且延伸至基底101中。在一些實施例中，可使用合適的蝕刻製程對內連線結構105及基底101進行圖案化，同時使用罩幕層127作為蝕刻罩幕。在一些實施例中，合適的蝕刻製程可包括一或多個乾式蝕刻製程，諸如反應性離子蝕刻(reactive ion etching；RIE)製程、中性束蝕刻(neutral beam etching；NBE)製程或類似者。在一些實施例中， 合適的蝕刻製程可為非等向性蝕刻製程。在一些實施例中，開口201具有約2微米與約3微米之間的寬度W1。在一些實施例中，開口201具有約20微米與約50微米之間的高度H1。
參看圖3，在形成開口201之後，移除罩幕層127(參看圖2)。在一些實施例中，可使用灰化製程並接著使用濕式清潔製程來移除由光阻形成的罩幕層127。後續地，沿著開口201的側壁及底部表面及在介電層125的頂部表面上方形成襯裡層301。在一些實施例中，襯裡層301可包括合適的絕緣材料以使後續形成的TSV結構的導電部分與周圍的層(諸如，介電層125、介電層1110至介電層111M、ESL 1170至ESL 117M)及基底101電隔離。在一些實施例中，襯裡層301可包括氧化矽、氮化矽、其組合或類似物，且可使用ALD、CVD、PECVD、其組合或其類似方法形成。在一些實施例中，襯裡層301具有約1000埃與約2000埃之間的厚度。
在形成襯裡層301之後，在襯裡層301上方形成障壁層303。在一些實施例中，障壁層303可包括鈦、氮化鈦、鉭、氮化鉭、其組合或類似者，且可使用PVD、CVD、ALD、其組合或類似方法形成。在一些實施例中，障壁層303具有約500埃與約2000埃之間的厚度。
在形成障壁層303之後，在障壁層303上方形成晶種層305。在一些實施例中，晶種層305可包括銅、鈦、鎳、金、錳、其組合或類似者，且可由ALD、CVD、PVD、濺鍍、其組合或類似方法形成。在一些實施例中，晶種層305具有約3000埃與約7000埃之間的厚度。
參看圖4，在形成晶種層305之後，用導電材料401填充開口201(參看圖3)的剩餘部分。在一些實施例中，導電材料401過量填充(overfill)開口201，以使得導電材料401的一部分沿介電層125的頂部表面延伸。導電材料401可包括銅、鋁、鎢、其組合、其合金或類似者，且可使用例如藉由電鍍或其他合適方法形成。
參看圖5，移除過量填充於開口201(參看圖3)上的導電材料401、晶種層305、障壁層303以及襯裡層301部分。襯裡層301、障壁層303、晶種層305以及導電材料401的剩餘部分形成TSV結構501。在一些實施例中，移除製程可包括CMP製程、研磨製程、蝕刻製程、其組合或類似者。在一些實施例中，其中移除製程包括CMP製程，介電層125充當CMP停止層，且CMP製程在暴露介電層125之後且在暴露導電線113M的導電材料123之前停止，以使得介電層125的至少一部分覆蓋導電線113M的導電材料123。在一些實施例中，其中移除製程包括CMP製程，導電材料401的移除速率與介電層125的移除速率的比率大於約10。在一些實施例中，CMP製程亦可薄化介電層125，以形成經薄化介電層125'，並使得經薄化介電層125'覆蓋導電線113M的導電材料123。在一些實施例中，藉由在導電線113M上方保留經薄化介電層125'，可在執行CMP製程時避免導電線113M的凹陷或腐蝕。在一些實施例中，TSV結構501的最頂部表面與經薄化介電層125'的最頂部表面齊平。在一些實施例中，經薄化介電層125'具有約50埃與約200埃之間的厚度，諸如約100埃。
參看圖6，在形成TSV結構501之後，在金屬化物層109M 及TSV結構501上方形成金屬化物層109M+1。在一些實施例中，金屬化物層109M+1包括ESL 117M+1、介電層111M+1以及包括導電線113M+1及導電通孔115M+1的導電內連線(或稱為內連線)。在一些實施例中，可使用與上文參考圖1所描述的ESL 1171至ESL 117M類似的材料及方法形成ESL 117M+1，且在本文中不重複描述。在一些實施例中，可使用與上文參考圖1所描述的介電層1110至介電層111M類似的材料及方法形成介電層111M+1，且在本文中不重複描述。在一些實施例中，可使用與上文參看圖1所描述的導電線1131至導電線113M以及導電通孔1151至導電通孔115M類似的材料及方法形成導電線113M+1及導電通孔115M+1，且在本文中不重複描述。在一些實施例中，ESL 117M+1具有約100埃與約350埃之間的厚度。
在一些實施例中，介電層125'及ESL 117M+1充當組合ESL，所述組合ESL用以輔助形成用於導電通孔115M+1的開口。在一些實施例中，組合ESL具有約300埃與約400埃之間的厚度。在一些實施例中，ESL 117M+1的厚度大於介電層125'的厚度。在其他實施例中，ESL 117M+1的厚度小於或等於介電層125'的厚度。在一些實施例中，介電層125'在圖5所述的CMP製程中被大幅薄化，使得在導電線113M上方的導電通孔115M+1與在TSV結構501上方的導電通孔115M+1具有相似輪廓。在圖6所示出的實施例中，ESL 117M+1及介電層125'包括相同材料。在這些實施例中，在ESL 117M+1與介電層125'之間的介面可能不可檢測。此外，導電通孔115M+1的寬度並未隨著導電通孔115M+1延伸穿過ESL 117M+1及介電層125'而改變。在其他實施例中，ESL 117M+1及介電層125'可 包括不同材料。此實施例說明於圖9A及圖9B中。
參看圖7，在一些實施例中，形成額外金屬化物層於金屬化物層109M+1上方直到N個金屬化物層(金屬化物層109M+1至金屬化物層109M+N)形成於金屬化物層109M及TSV結構501上方為止，其中金屬化物層109M+N係內連線結構105的最後一個金屬化物層。在一些實施例中，金屬化物層109M+X包括ESL 117M+X、介電層111M+X以及包括導電線113M+X及導電通孔115M+X(其中X=2，...，N)的導電內連線。在一些實施例中，可使用與上文參考圖1所描述的ESL 1171至ESL 117M類似的材料及方法形成ESL 117M+X(其中X=2，...，N)，且在本文中不重複描述。在一些實施例中，可使用與上文參考圖1所描述的介電層1110至介電層111M類似的材料及方法形成介電層111M+X(其中X=2，...，N)，且在本文中不重複描述。在一些實施例中，可使用與上文參看圖1所描述的導電線1131至導電線113M以及導電通孔1151至導電通孔115M類似的材料及方法形成導電線113M+X及導電通孔115M+X(其中X=2，...，N)，且在本文中不重複描述。在一些實施例中，N等於1。在其他實施例中，N大於1。
參看圖8，在形成內連線結構105的最後一個金屬化物層109M+N之後，可在半導體裝置100上進行各種製程步驟。在一些實施例中，可在基底101的背側上執行薄化製程以暴露TSV結構501。在一些實施例中，薄化製程可包括CMP製程、研磨製程、蝕刻製程、其組合或類似者。在一些實施例中，薄化製程在TSV結構501的導電材料401已暴露之後停止。在其他實施例中，薄化製程在TSV結構501的障壁層303已暴露之後停止。在又其他 實施例中，薄化製程在TSV結構501的晶種層305已暴露之後停止。
圖9A示出根據一些實施例的半導體裝置900的橫截面視圖。圖9B示出根據一些實施例的圖9A中所示的半導體裝置900的部分901的放大橫截面視圖。在一些實施例中，半導體裝置900類似於圖8中所示的半導體裝置100，其中類似特徵藉由類似標號標記，且在本文中不重複類似特徵的描述。在一些實施例中，可使用與上文參看圖1至圖8所描述的半導體裝置100類似的材料及方法形成半導體裝置900，且在本文中不重複描述。
在圖9A及圖9B所示的實施例中，ESL 117M+1及介電層125'包括不同材料。在一些實施例中，就形成用於導電通孔115M+1的開口的蝕刻製程而言，ESL 117M+1的蝕刻速率大於介電層125'的蝕刻速率。在一些實施例中，蝕刻製程為使用蝕刻劑執行的乾式蝕刻製程，該蝕刻劑包括具有大於炭(C)含量的氟(F)含量的CxFy類氣體或類似者。在這些實施例中，隨著導電通孔115M+1延伸穿過ESL 117M+1及介電層125'，導電通孔115M+1的寬度減小。在一些實施例中，導電通孔115M+1在ESL 117M+1內具有均一寬度W2。在一些實施例中，寬度W2在約0.2微米與約0.4微米之間。在一些實施例中，導電通孔115M+1在介電層125'內具有非均一寬度。在一些實施例中，導電通孔115M+1在導電線113M的最頂部表面處的介電層125'內具有寬度W3。在一些實施例中，寬度W3在約0.12微米與約0.35微米之間。在一些實施例中，比率W3/W2在約0.6至約0.9之間。
圖10至圖16示出根據一些實施例的半導體裝置1000的 製造的各種中間階段的橫截面視圖。參看圖10，用於形成半導體裝置1000的方法以在圖1中所示出的半導體結構的介電層125上方形成罩幕層1001開始。在一些實施例中，將罩幕層1001圖案化以在罩幕層1001中形成開口1003。在一些實施例中，罩幕層1001可包括一或多個光可圖案化及非光可圖案化材料層。在一些實施例中，罩幕層1001可包括光阻，可使用合適的微影方法對所述光阻進行圖案化以在罩幕層1001中形成開口1003。如下文更詳細地描述，罩幕層1001用作蝕刻罩幕以在內連線結構105中形成開口以用於後續形成的電容器。
參看圖11，將內連線結構105圖案化以在內連線結構105中形成開口1101。在一些實施例中，開口1101延伸穿過介電層125、介電層111M以及ESL 117M。在其他實施例中，開口1101亦可延伸穿過介電層1110至介電層111M-1中的一或多者以及ESL 1171至ESL 117M-1中的一或多者，而沒有延伸至基底101中。在一些實施例中，可使用合適的蝕刻製程圖案化內連線結構105，同時使用罩幕層1001作為蝕刻罩幕。在一些實施例中，合適的蝕刻製程可包括一或多個乾式蝕刻製程，諸如反應性離子蝕刻(RIE)製程、中性束蝕刻(NBE)製程或類似者。在一些實施例中，合適的蝕刻製程可為非等向性蝕刻製程。在一些實施例中，開口1101具有約2.1微米與約5.2微米之間的寬度W4。在一些實施例中，開口1101具有約1.0微米與約2.0微米之間的高度H4。
參看圖12，在形成開口1101之後，移除罩幕層1001(參看圖11)。在一些實施例中，可使用灰化製程並接著使用濕式清潔製程移除由光阻形成的罩幕層1001。後續地，沿著開口1101的側 壁及底部表面及在介電層125的頂部表面上方形成第一導電層1201。在一些實施例中，第一導電層1201可包括TaN、TiN、其組合或類似者的一或多個層，且可使用ALD、CVD、PECVD、其組合或類似方法形成。在一些實施例中，第一導電層1201可亦稱作底部電極層。在一些實施例中，第一導電層1201具有約400埃與約800埃之間的厚度。
在形成第一導電層1201之後，在第一導電層1201上方形成介電層1203。在一些實施例中，介電層1203可包括高介電常數(k)材料，諸如ZrO2、HfO2、Si3N4、鈦酸鋇鍶(barium strontium titanate；BST)、其組合或類似者，且可使用ALD、CVD、PECVD、其組合或類似方法形成。在其他實施例中，介電層1203可包括其他合適介電材料。在一些實施例中，介電層1203具有約50埃與約100埃之間的厚度。
參看圖13，在介電層1203上方形成第二導電層1301。在一些實施例中，第二導電層1301過量填充開口1101(參看圖12)的剩餘部分，以使得第二導電層1301的一部分沿介電層125的頂部表面延伸。在一些實施例中，第二導電層1301可包括TiN、TaN、銅、其組合或類似者的一或多個層。在一些實施例中，第二導電層1301可包括使用ALD、CVD、PECVD、其組合或類似者在介電層1203上方所形成的TiN層或TaN層，以及使用電鍍或其他合適方法在TiN層或TaN層上方所形成的銅層。在一些實施例中，第二導電層1301可亦稱作頂部電極層。
參看圖14，移除第一導電層1201、介電層1203以及第二導電層1301的過量填充開口1101(參看圖11)的部分。第一 導電層1201、介電層1203以及第二導電層1301的剩餘部分形成電容器1401。在一些實施例中，電容器1401可為去耦電容器。第一導電層1201的剩餘部分可亦稱作底部電極，且第二導電層1301的剩餘部分可亦稱作頂部電極。在一些實施例中，底部電極電耦接至內連線結構105的導電特徵。在一些實施例中，移除製程可包括CMP製程、研磨製程、蝕刻製程、其組合或類似者。在一些實施例中，其中移除製程包括CMP製程，介電層125充當CMP停止層，且CMP製程在暴露介電層125之後且在暴露導電線113M的導電材料123之前停止，以使得介電層125的至少一部分覆蓋導電線113M的導電材料123。在一些實施例中，CMP製程亦可薄化介電層125以形成經薄化介電層125'，以使得經薄化介電層125'覆蓋導電線113M的導電材料123。在一些實施例中，藉由在導電線113M上方保留經薄化介電層125'，可在執行CMP製程時避免導電線113M的凹陷或腐蝕。在一些實施例中，電容器1401的最頂部表面與經薄化介電層125'的最頂部表面齊平。在一些實施例中，經薄化ESL 125'具有約50埃與約200埃之間的厚度，諸如約100埃。
參看圖15，在形成電容器1401之後，在金屬化物層109M及電容器1401上方形成金屬化物層109M+1。在一些實施例中，金屬化物層109M+1包括ESL 117M+1、介電層111M+1以及包括導電線113M+1及導電通孔115M+1的導電內連線。在一些實施例中，如上文參考圖6所描述形成金屬化物層109M+1，且在本文中不重複描述。在一些實施例中，介電層125'及ESL 117M+1充當組合ESL，所述組合ESL用以輔助形成用於導電通孔115M+1的開口。在圖15 中所示出的實施例中，ESL 117M+1及介電層125'包括相同材料。在這些實施例中，ESL 117M+1與介電層125'之間的介面可能不可檢測。此外，導電通孔115M+1的寬度並未隨著導電通孔115M+1延伸穿過ESL 117M+1及介電層125'而改變。在其他實施例中，ESL 117M+1及介電層125'可包括不同材料。此類實施例說明於圖17中。
參看圖16，在一些實施例中，形成額外金屬化物層於金屬化物層109M+1上方直到N個金屬化物層(金屬化物層109M+1至金屬化物層109M+N)形成於金屬化物層109M及電容器1401上方為止，其中金屬化物層109M+N係內連線結構105的最後一個金屬化物層。在一些實施例中，N等於1。在其他實施例中，N大於1。在一些實施例中，如上文參看圖7所描述形成額外金屬化物層，且在本文中不重複描述。
根據一些實施例，圖17示出半導體裝置1700的橫截面視圖，其中圖9B示出半導體裝置1700的一部分1701的放大橫截面視圖。在一些實施例中，半導體裝置1700類似於圖16中所示出的半導體裝置1000，其中類似特徵藉由類似標號標記，且類似特徵的描述並不在本文中重複。在一些實施例中，可使用與上文參看圖10至圖16所描述的半導體裝置1000類似的材料及方法形成半導體裝置1700，且在本文中不重複描述。在圖17中所示出的實施例中，ESL 117M+1及介電層125'包括不同材料。在一些實施例中，就形成用於導電通孔115M+1的開口的蝕刻製程而言，ESL 117M+1的蝕刻速率大於介電層125'的蝕刻速率。在這些實施例中，隨著導電通孔115M+1延伸穿過ESL 117M+1及介電層125'，導電通孔115M+1的寬度減小。
參看圖9B，在一些實施例中，導電通孔115M+1在ESL 117M+1內具有均一寬度W2。在一些實施例中，寬度W2在約0.2微米與約0.4微米之間。在一些實施例中，導電通孔115M+1在介電層125'內具有非均一寬度。在一些實施例中，導電通孔115M+1在導電線113M的最頂部表面處的介電層125'內具有寬度W3。在一些實施例中，寬度W3在約0.12微米與約0.35微米之間。在一些實施例中，比率W3/W2在約0.6至約0.9之間。
圖18為示出根據一些實施例的形成半導體裝置的方法1800的流程圖。該方法1800以步驟1801開始，其中如上文參考圖1所描述，在基底(諸如圖1中所示出的基底101)上方形成一或多個第一金屬化物層(諸如圖1中所示出的一或多個金屬化物層1090至金屬化物層109M)。在步驟1803中，如上文參看圖2至圖5所描述，在一或多個第一金屬化物層及基底內形成基底穿孔(TSV)(諸如圖5中所示出的TSV結構501)。在步驟1805中，如上文參看圖6及圖7所描述，在TSV上方形成一或多個第二金屬化物層(諸如圖7中所示出的一或多個金屬化物層109M+1至金屬化物層109M+N)。在步驟1807中，如上文參看圖8所描述，將基底的背側薄化以暴露TSV。
圖19為示出根據一些實施例的形成半導體裝置的方法1900的流程圖。該方法1900以步驟1901開始，其中如上文參看圖10所描述，在基底(諸如圖10中所示出的基底101)上方形成一或多個第一金屬化物層(諸如圖10中所示出的一或多個金屬化物層1090至金屬化物層109M)。在步驟1903中，如上文參看圖10至圖14所描述，在一或多個第一金屬化物層內形成電容器(諸如 圖14中所示出的電容器1401)。在步驟1905中，如上文參看圖15及圖16所描述，在電容器上方形成一或多個第二金屬化物層(諸如圖16中所示出的一或多個金屬化物層109M+1至金屬化物層109M+N)。
根據一實施例，一種方法包含：在基底上方形成第一介電層；在第一介電層中形成第一內連線；在第一介電層及第一內連線上方形成第二介電層；在第一介電層、第二介電層以及基底內形成穿孔，其中形成穿孔包含：在第一介電層、第二介電層以及基底中形成開口，開口鄰近於第一內連線設置；將導電材料設置於開口中及第二介電層上方；以及對導電材料執行平坦化製程以暴露第二介電層；在第二介電層及穿孔上方形成第三介電層；在第三介電層上方形成第四介電層；以及在第四介電層中形成第二內連線，第二內連線延伸穿過第三介電層及第二介電層且物理接觸第一內連線。在一實施例中，第二介電層及第三介電層包含相同材料。在一實施例中，第二介電層及第三介電層包含不同材料。在一實施例中，隨著第二內連線朝向第一內連線延伸穿過第二介電層，第二內連線變窄。在一實施例中，平坦化製程減小第二介電層的厚度。在一實施例中，所述方法更包含在第四介電層中形成第三內連線，第三內連線延伸穿過第三介電層且物理接觸穿孔。在一實施例中，形成穿孔更包含沿開口的側壁及底部形成絕緣襯裡。
根據另一實施例，一種方法包含：在基底上方形成第一介電層；在第一介電層中形成第一內連線；在第一介電層及第一內連線上方形成第二介電層；在第一介電層及第二介電層內形成 電容器，其中形成電容器包含：在第一介電層及第二介電層中形成開口，開口鄰近於第一內連線設置；沿開口的側壁及底部及在第二介電層上方形成第一導電層；在第一導電層上方形成第三介電層；在第三介電層上方形成第二導電層；以及對第一導電層、第三介電層以及第二導電層執行平坦化製程以暴露第二介電層；在第二介電層及電容器上方形成第四介電層；在第四介電層上方形成第五介電層；以及在第五介電層中形成第二內連線，第二內連線延伸穿過第四介電層及第二介電層且物理接觸第一內連線。在一實施例中，第二介電層及第四介電層包含相同材料。在一實施例中，第二介電層及第四介電層包含不同材料。在一實施例中，隨著第二內連線朝向第一內連線延伸穿過第二介電層，第二內連線的寬度減小。在一實施例中，平坦化製程移除第二介電層的一部分。在一實施例中，所述方法更包含在第五介電層中形成第三內連線，第三內連線延伸穿過第四介電層且物理接觸第二導電層。在一實施例中，第四介電層的蝕刻速率大於第二介電層的蝕刻速率。
根據又一實施例，一種裝置包含：基底；第一介電層，位於基底上方；第一內連線，位於第一介電層中；第二介電層，位於第一介電層及第一內連線上方；導電通孔，延伸穿過第一介電層、第二介電層以及基底，導電通孔的最頂部表面與第二介電層的最頂部表面齊平；第三介電層，位於第二介電層及導電通孔上方；第四介電層，位於第三介電層上方；以及第二內連線，位於第四介電層中，第二內連線延伸穿過第三介電層及第二介電層且物理接觸第一內連線。在一實施例中，第二介電層及第三介電 層包含相同材料。在一實施例中，第二介電層及第三介電層包含不同材料。在一實施例中，隨著第二內連線朝向第一內連線延伸穿過第二介電層，第二內連線變窄。在一實施例中，所述裝置更包含在第四介電層中的第三內連線，第三內連線延伸穿過第三介電層且物理接觸導電通孔。在一實施例中，導電通孔的最底部表面與基底的表面齊平。
前文概述若干實施例的特徵，使得本領域的技術人員可更佳地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且本領域的技術人員可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:半導體裝置
101:基底
103:元件
105:內連線結構
1090、1091、109M、109M+1、109M+N:金屬化物層
1110、1111、111M、111M+1、125':介電層
1131、113M、113M+1、113M+N:導電線
1150:導電插塞
1151、115M、115M+1、115M+N:導電通孔
1171、117M、117M+1、117M+N:蝕刻停止層
119:障壁/黏著層
121、305:晶種層
123、401:導電材料
301:襯裡層
303:障壁層
501:基底穿孔結構

Claims (10)

  1. 一種半導體裝置的形成方法，包括：在基底上方形成第一介電層；在所述第一介電層中形成第一內連線；在所述第一介電層及所述第一內連線上方形成第二介電層；在所述第一介電層、所述第二介電層以及所述基底內形成穿孔，其中形成所述穿孔包括：在所述第一介電層、所述第二介電層以及所述基底中形成開口，將所述開口鄰近於所述第一內連線設置；在所述開口中及所述第二介電層上方設置導電材料；以及對所述導電材料執行平坦化製程以暴露所述第二介電層；在所述第二介電層及所述穿孔上方形成第三介電層；在所述第三介電層上方形成第四介電層；以及在所述第四介電層中形成第二內連線，所述第二內連線延伸穿過所述第三介電層及所述第二介電層且物理接觸所述第一內連線。
  2. 如申請專利範圍第1項所述的半導體裝置的形成方法，其中隨著所述第二內連線朝向所述第一內連線延伸穿過所述第二介電層，所述第二內連線變窄。
  3. 如申請專利範圍第1項所述的半導體裝置的形成方法，其中所述平坦化製程減小所述第二介電層的厚度。
  4. 如申請專利範圍第1項所述的半導體裝置的形成方 法，更包括在所述第四介電層中形成第三內連線，所述第三內連線延伸穿過所述第三介電層且物理接觸所述穿孔。
  5. 一種半導體裝置的形成方法，包括：在基底上方形成第一介電層；在所述第一介電層中形成第一內連線；在所述第一介電層及所述第一內連線上方形成第二介電層；在所述第一介電層及所述第二介電層內形成電容器，其中形成所述電容器包括：在所述第一介電層及所述第二介電層中形成開口，將所述開口鄰近於所述第一內連線設置；沿著所述開口的側壁及底部以及所述第二介電層上方形成第一導電層；在所述第一導電層上方形成第三介電層；在所述第三介電層上方形成第二導電層；以及對所述第一導電層、所述第三介電層以及所述第二導電層執行平坦化製程以暴露所述第二介電層；在所述第二介電層及所述電容器上方形成第四介電層；在所述第四介電層上方形成第五介電層；以及在所述第五介電層中形成第二內連線，所述第二內連線延伸穿過所述第四介電層及所述第二介電層且物理接觸所述第一內連線。
  6. 如申請專利範圍第5項所述的半導體裝置的形成方法，其中隨著所述第二內連線朝向所述第一內連線延伸穿過所述第二介電層，所述第二內連線的寬度減小。
  7. 如申請專利範圍第5項所述的半導體裝置的形成方法，其中所述平坦化製程移除所述第二介電層的一部分。
  8. 如申請專利範圍第5項所述的半導體裝置的形成方法，其中所述第四介電層的蝕刻速率大於所述第二介電層的蝕刻速率。
  9. 一種半導體裝置，包括：基底；第一介電層，位於所述基底上方；第一內連線，位於所述第一介電層中，其中所述第一內連線的最頂部表面與所述第一介電層的最頂部表面齊平；第二介電層，位於所述第一介電層及所述第一內連線上方；導電通孔，延伸穿過所述第一介電層、所述第二介電層以及所述基底，所述導電通孔的最頂部表面與所述第二介電層的最頂部表面齊平；第三介電層，位於所述第二介電層及所述導電通孔上方；第四介電層，位於所述第三介電層上方；以及第二內連線，位於所述第四介電層中，所述第二內連線延伸穿過所述第三介電層及所述第二介電層且物理接觸所述第一內連線。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述導電通孔的最底部表面與所述基底的表面齊平。
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