CN100394545C - 半导体元件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 72
- 239000002184 metal Substances 0.000 claims abstract description 72
- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 44
- 239000004020 conductor Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 28
- 230000004888 barrier function Effects 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 239000000565 sealant Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000003701 mechanical milling Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims 2
- 229910052782 aluminium Inorganic materials 0.000 claims 2
- 239000010410 layer Substances 0.000 description 102
- 239000011229 interlayer Substances 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010406 interfacial reaction Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical group [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体元件的制造方法，此方法提供一基底，此基底中已形成第一金属层和第二金属层。于此基底上依序形成第一介电层、具有位于第一金属层上方的第一开口与位在第二金属层上方的第二开口的蚀刻终止层、以及第二介电层。移除部分第一介电层与第二介电层形成暴露第一金属层的第一沟槽。之后，于基底上形成电容介电层，并于此电容介电层中形成位于第二金属层上方的第三开口。移除第三开口所暴露的电容介电层、第二介电层与第一介电层以形成暴露第二金属层的开口。之后，于第一沟槽与开口填入一金属。
Description
技术领域
本发明涉及一种半导体元件的制造方法，特别是涉及一种适用于同时形成双重镶嵌结构与MIM电容器的半导体元件的制造方法。
背景技术
随着半导体元件集成度的增加，而进入深次微米(Deep Sub-Micron)的工艺时，元件的尺寸逐渐缩小，相对的使作为电容器的空间愈来愈小。而电容器的容量是取决于上电极与下电极之间的表面积的大小。因此，目前用来解决半导体电容器尺寸缩小且容量必须增加的方法主要有两种，即选择具有高电容能力的介电层，以及增加电容器下电极的表面积。
当使用高介电常数的材料于电容器以解决上述问题时，相对的上下电极的材料也需逐渐更换，以突显电容器的效能(Performance)，其中金属-绝缘-金属(metal-insulator-metal，MIM)结构因为具有低接口反应(Low InterfacialReaction)的特性，能够提升电容器的效能，所以受到业界广泛的应用。
另一方面，在半导体工艺进入深次微米领域后，常利用铜制作内连线。然而，由于蚀刻铜是非常不容易的，因此利用金属镶嵌工艺取代传统的导线工艺制作铜导线。目前业界已提出一连串有关形成MIM电容器与金属镶嵌结构的半导体元件的制造方法，如美国专利第6,025,226号案及美国专利第6,649,464号案。
图1A至图1B为揭露现有(美国专利第6,025,226号案)的一种具有电容器与金属镶嵌结构的半导体元件的制造流程剖面图。
首先，请参照图1A，提供已形成有金属层110及金属层115的基底105。然后，于基底105上形成介电层107，再于介电层107中形成开口120及作为介层窗洞的开口130，并于基底105上形成共形的绝缘层122。
接着，请参照图1B，图案化绝缘层122及介电层107而于开口130(介层窗洞)上形成沟槽132。之后，于开口130(介层窗洞)及沟槽132填入金属层124而形成双重金属镶嵌结构，并于开口120中填入金属层126。其中金属层126、绝缘层122与金属层110构成MIM电容器。
在上述工艺中，由于在开口130(介层窗洞)中也会形成绝缘层122，而使开口130(介层窗洞)变为更窄小，导致开口130(介层窗洞)高宽比(aspect ratio)却相对地增加。当开口130(介层窗洞)的高宽比增大时，填入金属的困难度就会增加，导致无法完全于开口130(介层窗洞)中填入金属，且易于开口130(介层窗洞)中形成空洞，造成金属导线易发生遗漏电流，而使其效能降低。
图2A至图2C为揭露现有(美国专利第6,649,464号案)的一种具有电容器与金属镶嵌结构的半导体元件的制造流程剖面图。
首先，请参照图2A，提供已形成有阻挡层204与金属层214、阻挡层202与金属层212的基底200。然后于此基底200上形成密封层210，并于基底200上形成具有暴露金属层212的开口230的介电层220。之后于基底200上形成介电层222，并于开口230中形成阻挡层232及金属层242。接着，于基底200上形成密封层240。其中金属层212、介电层222与金属层242构成MIM电容器。
请参照图2B，接着，于介电层220、密封层210中形成暴露金属层214的开口260(介层窗洞)，并于开口260中形成阻挡层234及金属层244。接着，于基底200上形成密封层270。
请参照图2C，于基底200上形成介电层280后，于介电层280中形成开口274(沟槽)与开口272。接着，于开口274中形成阻挡层254及金属层264，并于开口272中形成阻挡层252及金属层262。其中，金属层264及金属层244构成双重镶嵌结构。
在上述工艺中，先形成MIM电容器后，再形成金属内连线(双重镶嵌结构)，由于需要多次的金属层沉积工艺、化学机械研磨工艺以及光刻蚀刻工艺，因此使制造流程的步骤更为复杂且会提高成本。
发明内容
了解上述先前技术的缺点，因此，本发明提供一种半导体元件的制造方法，来解决这些问题。
本发明的一目的是提供一种半导体元件的制造方法，可直接使用镶嵌工艺制作金属-绝缘-金属电容器，且可减少制造流程步骤，使工艺较为简便且可降低成本。
本发明提出一种半导体元件的制造方法，适用于同时形成导线结构与电容器，此方法提供基底，此基底已形成第一导体层和第二导体层。然后，于基底上形成第一介电层，并于第一介电层上形成蚀刻终止层。接着，图案化此蚀刻终止层，以形成位于第一导体层上方的第一开口与位于第二导体层上方的第二开口。之后，于基底上形成第二介电层，并移除部分第二介电层与第一介电层以形成暴露第一导体层的第一沟槽。然后，于基底上形成电容介电层，并于电容介电层上形成图案化掩模层，此图案化掩模层具有位于第二导体层上方的第三开口。接着，移除第三开口暴露的部分电容介电层、第二介电层与第一介电层，以形成暴露第二导体层的开口。之后，移除图案化光致抗蚀剂层，并于基底上形成第三导体层。然后，移除第一沟槽与第四开口以外的第三导体层。
由于本发明可同时在形成MIM电容器与双重镶嵌结构时，只需进行一次金属层的沉积，因此可以减少制造流程步骤，进而降低生产成本。而且，本发明在形成双重镶嵌开口时，使用蚀刻终止层作为自行对准掩模，因此只要进行一次蚀刻即可形成沟槽与介层窗开口，同时也可避免在介层窗开口中填入电容介电层而导致介层窗开口缩小的问题。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1A至图1B为绘示现有一种具有电容器与金属镶嵌结构的半导体元件的制造流程剖面图。
图2A至图2C为绘示现有另一种具有电容器与金属镶嵌结构的半导体元件的制造流程剖面图。
图3A至图3G为绘示依照本发明的实施例的一种半导体结构的制造流程剖面示意图。
简单符号说明
105、200、300：基底
107、220、222、280、308、316、322：介电层
120、130、230、260、272、274、312、314、324、330：开口
122：绝缘层
124、126、110、115、212、214、234、242、244、262、264、302、304：金属层
132、320、328：沟槽
202、204、232、234、252、254、334：阻挡层
210、240、270、306：密封层
310、310a：蚀刻终止层
318、326：光致抗蚀剂
330：介层窗洞
332：开口
336：双重镶嵌结构
338：MIM电容器
具体实施方式
接下来详述本发明的实施例，实施例将以附图解释。在尽可能的情况之下，图解中相同或相似的参考数字，用于描述相同或相似部分。应注意的是，描绘图是简式形式，并非精确的尺寸大小。
图3A至3F图绘示本发明一优选实施例的半导体元件的制造流程剖面图。
请参照图3A，本发明提出一种半导体元件的制造方法。首先，提供一基底300，此基底300中已形成金属层302和金属层304。金属层302和金属层304的材料例如是铜金属或铝金属。
接着，在基底300上形成密封层(sealing layer)306，以覆盖金属层302与金属层304。密封层306的材料包括为氮化硅或其它适当的氮化物与氧化物，用以避免金属层302与金属层304的表面氧化，其形成的方法例如是化学气相沉积法(chemical vapor deposition，CVD)。当然，此密封层306的形成是可选择的，若金属层302与金属层304的材料为不易氧化的导体材料，则不需要形成密封层306。
然后，在密封层306上形成介电层308。介电层308的材料例如为氧化硅，其形成的方法例如为化学气相沉积法。当然，介电层308的材料也可以是低介电常数材料或者其它适合的材料，而形成介电层308的方法依所选择的低介电常数材料的种类不同，例如是化学气相沉积法或是旋转涂布法(SpinCoating)。
接着，在介电层308上形成一蚀刻终止层310。而蚀刻终止层310的材料包括与介电层308具有不同蚀刻选择性者，例如是氮化硅。
接着，请参照图3B，在蚀刻终止层310上形成一层图案化的掩模层(未绘示)，此掩模层例如是光致抗蚀剂层。使用掩模层作为蚀刻掩模，去除暴露出的蚀刻终止层310，直至暴露出部分的第一介电层308的表面，以形成图案化蚀刻终止层310a，其中包括形成位在金属层302上方的开口312与位在金属层304上方的开口314。然后，移除掩模层。
之后，请参照图3C，在基底300上形成一层介电层316。介电层316的材料例如为氧化硅，其形成的方法例如为化学气相沉积法。当然，介电层316的材料也可以是低介电常数材料或者其它适合的材料，而形成介电层316的方法依所选择的低介电常数材料的种类不同，可为化学气相沉积法或是旋转涂布法(Spin Coating)。接着，在介电层316之上形成图案化光致抗蚀剂层318。
之后，请参照图3D，使用图案化光致抗蚀剂层318(请见图3C)作为蚀刻掩模，去除暴露出的介电层316及其下的介电层308与密封层306以形成暴露金属层304的沟槽320。接着，于基底300上形成一层电容介电层(capacitor dielectric layer)322。此电容介电层322的材料例如是氧化硅、氮化硅、五氧化二钽(Ta2O5)、钛酸锶钡(BaxSr(1-x)TiO3)或是钛酸钡(BaTiO3)等，电容介电层322的形成方法例如是化学气相沉积法。
接着，请参照图3E，在电容器介电层322上形成具有一开口324的图案化光致抗蚀剂层326，此开口324位于金属层302上方。
续着，请参照图3F，移除开口324所暴露出部分的电容介电层322。其次，移除部分介电层316、介电层308与密封层306，以于介电层316与介电层308中形成暴露金属层302的开口332。之后移除图案化光致抗蚀剂326(请见图3E)。在开口332的形成步骤中，包括在介电层316中形成沟槽328与在介电层308中形成开口330。于介电层308中形成开口330的步骤以蚀刻终止层310a作为自行对准掩模。
接着，请参照图3G，在基底300上形成一阻挡层334，此阻挡层334的作用在于防止金属扩散至介电层316、介电层308。阻挡层334的材料例如是氮化钽(TaN)、氮化钛或者钛硅氮化物。接着，在阻挡层334之上形成一种子层(未绘示)，再接着，于基底300上形成一金属层(未绘示)，此金属层填满沟槽320(请见图3F)与开口332(请见图3F)。之后，利用化学机械研磨法，进行平坦化直至暴露出电容介电层322或者磨除之，以形成一具有双重镶嵌结构336与MIM电容器338的半导体元件。
在上述实施例中，由于在形成MIM电容器与双重镶嵌结构时，只需进行一次金属层的沉积，因此可以减少制造流程步骤，进而降低生产成本。而且，本发明在形成双重镶嵌开口时，使用蚀刻终止层作为自行对准掩模，因此只要进行一次蚀刻即可形成双重镶嵌开口，同时也可避免在介层窗开口中填入电容介电层而导致介层窗开口缩小的问题。
在上述实施例中，双重金属镶嵌结构接触的区域与电容器的下电极以金属层为例作说明，当然双重金属镶嵌结构接触的区域与电容器的下电极只要是导体层即可。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (20)
1.一种半导体元件的制造方法，适用于同时形成一导线结构与一电容器，该方法包括：
提供一基底，该基底已形成一第一导体层和一第二导体层；
于该基底上形成一第一介电层；
于该第一介电层上形成一蚀刻终止层；
图案化该蚀刻终止层，以形成位于该第一导体层上方的一第一开口与位于该第二导体层上方的一第二开口；
于该基底上形成一第二介电层；
移除部分该第二介电层与该第一介电层以形成暴露该第一导体层的一第一沟槽；
于该基底上形成一电容介电层；
于该电容介电层上形成一图案化掩模层，该图案化掩模层具有位于该第二导体层上方的一第三开口；
移除该第三开口暴露的部分该电容介电层、该第二介电层与该第一介电层，以形成暴露该第二导体层的一第四开口；
移除该图案化掩模层；
于该基底上形成一第三导体层；以及
移除该第一沟槽与该第四开口以外的该第三导体层。
2.如权利要求1所述的半导体元件的制造方法，其中于该基底上形成该第一介电层的步骤前，还包括于该基底上形成一密封层。
3.如权利要求2所述的半导体元件的制造方法，其中该密封层包括氮化硅。
4.如权利要求1所述的半导体元件的制造方法，其中于该第一介电层中形成该第四开口的步骤中，包括以该蚀刻终止层作为自行对准掩模。
5.如权利要求1所述的半导体元件的制造方法，其中该蚀刻终止层的材料包括氮化硅。
6.如权利要求1所述的半导体元件的制造方法，其中移除该第一沟槽与该第四开口以外的该第三导体层的方法包括化学机械研磨法。
7.如权利要求1所述的半导体元件的制造方法，其中该第一介电层与该第二介电层的材料包括氧化硅。
8.如权利要求1所述的半导体元件的制造方法，其中该第一导体层、该第二导体层与该第三导体层的材料包括铝与铜的其中之一。
9.如权利要求1所述的半导体元件的制造方法，其中于该基底上形成该第三导体层的步骤前，还包括于该基底上形成一阻挡层，则在移除该第一沟槽与该第四开口以外的该第三导体层的步骤中，还包括移除部分该阻挡层。
10.如权利要求9所述的半导体元件的制造方法，其中该阻挡层的材料包括氮化钛。
11.如权利要求1所述的半导体元件的制造方法，其中该图案化掩模层的材料包括光致抗蚀剂。
12.一种半导体元件的制造方法，适用于同时形成一金属镶嵌结构与一电容器，该方法包括：
提供一基底，该基底已形成一第一金属层和一第二金属层；
于该基底上形成一第一介电层；
于该第一介电层上形成一蚀刻终止层；
图案化该蚀刻终止层，以形成位于该第一金属层上方的一第一开口与位于该第二金属层上方的一第二开口；
于该基底上形成一第二介电层；
移除部分该第一介电层与该第二介电层以形成暴露该第一金属层的一第一沟槽；
于该基底上形成一电容介电层；
在该电容介电层上形成一第三开口，该第三开口位于该第二金属层上方；
移除该第三开口所暴露的部分该第二介电层， 于该第二介电层中形成一第二沟槽；
以该蚀刻终止层为自行对准掩模移除部分该第一介电层，以形成暴露该第二金属层的一第四开口；以及
于该基底上形成一第三金属层；以及
移除该第一沟槽、该第四开口与该第二沟槽以外的该第三金属层。
13.如权利要求12所述的半导体元件的制造方法，其中于该基底上形成该第一介电层的步骤前，还包括于该基底上形成一密封层。
14.如权利要求13所述的半导体元件的制造方法，其中该密封层包括氮化硅。
15.如权利要求12所述的半导体元件的制造方法，其中该蚀刻终止层的材料包括氮化硅。
16.如权利要求12所述的半导体元件的制造方法，其中移除该第一沟槽、该第四开口与该第二沟槽以外的该第三金属层的方法包括化学机械研磨法。
17.如权利要求12所述的半导体元件的制造方法，其中该第一介电层与该第二介电层的材料包括氧化硅。
18.如权利要求12所述的半导体元件的制造方法，其中该第一金属层、该第二金属层与该第三金属层的材料包括铝与铜的其中之一。
19.如权利要求12所述的半导体元件的制造方法，其中于该基底上形成该第三金属层的步骤前，还包括于该基底上形成一阻挡层，则在移除该第一沟槽、该第四开口与该第二沟槽以外的该第三金属层的步骤中，还包括移除部分该阻挡层。
20.如权利要求12所述的半导体元件的制造方法，其中该阻挡层的材料包括氮化钛。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100882323A CN100394545C (zh) | 2004-10-21 | 2004-10-21 | 半导体元件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100882323A CN100394545C (zh) | 2004-10-21 | 2004-10-21 | 半导体元件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1763917A CN1763917A (zh) | 2006-04-26 |
| CN100394545C true CN100394545C (zh) | 2008-06-11 |
Family
ID=36747975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100882323A Expired - Fee Related CN100394545C (zh) | 2004-10-21 | 2004-10-21 | 半导体元件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100394545C (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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