KR20070005869A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 캐패시터와 레지스터를 동시에 형성함으로써 제조 공정을 단순화할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 제조방법은, 금속배선이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 상기 금속배선의 일부분과 연결되는 플러그를 구비한 층간절연막을 형성하는 단계; 상기 플러그를 포함한 상기 층간절연막 상에 MIM 캐패시터용 제 1 금속막, MIM 캐패시터용 유전막, MIM 캐패시터 및 박막 레지스터용 제 2 금속막, 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 제 2 금속막, 유전막 및 제 1 금속막을 선택적으로 식각하여 상기 플러그와 연결되는 MIM 캐패시터, 및 상기 MIM 캐패시터와 소정 간격 이격된 박막 레지스터를 동시에 형성하는 단계;를 포함한다.
캐패시터, 레지스터, 금속배선

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 반도체 기판 101: 제 1 층간절연막
102: 제 1 금속배선 103: 확산 방지막
104: 제 2 층간절연막 105: 제 1 감광막 패턴
106: 제 1 트렌치 107: 제 1 플러그
108: 제 1 금속막 109: 유전막
110: 제 2 금속막 111: 하드마스크막
112: 제 2 감광막 패턴 113: MIM 캐패시터
114: 제 3 층간절연막 115: 식각 정지막
116: 제 4 층간절연막 117: 제 2 트렌치
118: 비아홀 119: 제 2 플러그
120: 제 2 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 캐패시터와 레지스터를 동시에 형성함으로써, 제조 공정을 단순화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근 들어 RF 대역에서 사용되는 혼재 신호 회로(mixed signal circuit)가 실리콘 베이스(silicon base)로 제작되는 추세이며, 이러한 회로에는 수동 레지스터(resistor), 캐패시터(capacitor), 인덕터(inductor)가 사용된다.
이중에서, 상기 캐패시터의 경우 RF 대역의 아날로그(analog) 회로에 사용되기 위해선 높은 특성요소(quality factor)가 요구되며 이를 실현하기 위해선 전극으로써 공핍(depletion)이 거의 없고 저항이 낮은 메탈 플레이트(metal plate) 사용이 필수적이다.
이와 같은 추세에 맞춰 캐패시터의 구조를 MIS(metal-insulator-silicon) 내지 MIM(metal-insulator-metal)으로 변경하여 진행중이며, 그 중에서 MIM 캐패시터는 비저항이 작고 내부에 공핍(depletion)에 의한 기생 캐패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
그러나, 전술한 바와 같은 MIM 캐패시터 및 레지스터를 구비하는 종래의 반도체 소자를 제조함에 있어서는, 각각의 수동소자, 즉 MIM 캐패시터 및 레지스터를 구현하기 위하여 MIM 캐패시터용 금속막 및 유전막의 증착 공정과, 레지스터용 금속막의 증착 공정을 각각 수행하고, 이들 막에 대한 식각 공정 역시 각각 독립적으로 수행하기 때문에, 마스크 공정 등이 추가되어야 한다. 이에 따라, 전체 제조 공정 수 및 비용이 증가하고, 수율이 감소되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 캐패시터와 레지스터를 동시에 형성함으로써, 제조 공정을 단순화하고 비용을 감소시킬 수 있음은 물론, 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은,
금속배선이 구비된 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 상기 금속배선의 일부분과 연결되는 플러그를 구비한 층간절연막을 형성하는 단계;
상기 플러그를 포함한 상기 층간절연막 상에 MIM 캐패시터용 제 1 금속막, MIM 캐패시터용 유전막, MIM 캐패시터 및 박막 레지스터용 제 2 금속막, 및 하드마스크막을 차례로 형성하는 단계; 및
상기 하드마스크막, 제 2 금속막, 유전막 및 제 1 금속막을 선택적으로 식각하여 상기 플러그와 연결되는 MIM 캐패시터, 및 상기 MIM 캐패시터와 소정 간격 이격된 박막 레지스터를 동시에 형성하는 단계;를 포함한다.
여기서, 상기 제 1 금속막은 TaN 및 TiN 중 어느 하나를 이용하여 100 내지 2,000 Å의 두께로 형성하는 것을 특징으로 한다.
그리고, 상기 유전막은 질화막을 이용하여 100 내지 1,000 Å의 두께로 형성 하는 것을 특징으로 한다.
또한, 상기 제 2 금속막은 TaN 및 TiN 중 어느 하나를 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 하드마스크막은 질화막을 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 1a에 도시한 바와 같이, 먼저, 트랜지스터 등을 포함한 소정의 하부 구조(도시안됨)가 형성된 반도체 기판(100)을 제공한다. 그런 다음, 상기 반도체 기판(100) 상에 제 1 층간절연막(101)을 형성한다. 상기 제 1 층간절연막(101)은 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. 다음으로, 상기 제 1 층간절연막(101) 내에 하부 금속배선 형성용 트렌치(도시안됨)를 형성한다. 이어서, 상기 트렌치 내에 금속 물질, 예컨대 구리(Cu)를 매립하여 제 1 금속배선(102)을 형성한다.
그 다음에, 상기 제 1 금속배선(102)을 포함한 상기 제 1 층간절연막(101) 상에 제 1 확산 방지막(103) 및 제 2 층간절연막(104)을 차례로 형성한다. 상기 제 1 확산 방지막(103)은 SiC 또는 SiN 등을 이용하여 100 내지 1,000 Å의 두께로 형성한다. 또한, 상기 제 2 층간절연막(104)은 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질을 이용하여 100 내지 5,000 Å의 두께로 형성한다.
그런 다음, 도면에 도시하지는 않았지만 상기 제 2 층간절연막(104) 상에 정렬 키(alignment key) 형성영역을 노출시키는 감광막 패턴(도시안됨)을 형성하고, 이 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 층간절연막(104), 제 1 확산 방지막(103) 및 제 1 층간절연막(101)을 소정 두께만큼 식각하여 정렬 키(도시안됨)를 형성하고 나서, 상기 감광막 패턴을 제거한다. 상기 정렬 키 형성을 위한 식각 공정은 CHF3, CF4, O2 및 Ar 가스 등을 이용하여 질화막과 산화막의 선택비가 떨어지는 조건으로 진행함으로써, 상기 제 1 확산 방지막(103)에서 식각이 정지되지 않고 그 하부의 제 1 층간절연막(101)의 소정 깊이까지 식각이 진행되도록 한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 제 2 층간절연막(104) 상에 상기 제 1 금속배선(102)의 일부분과 대응되는 부분을 노출시키는 제 1 감광막 패턴(105)을 형성한다. 다음으로, 상기 제 1 감광막 패턴(105)을 식각 마스크로 이용하여 상기 제 2 층간절연막(104)을 식각하여 상기 제 1 확산 방지막(103)의 일부분을 노출시킨다. 상기 제 2 층간절연막(104)의 식각 공정은 CHF3, CF4, O2 및 Ar 가스 등을 이용하여 수행한다.
그런 다음, 도 1c에 도시한 바와 같이, 상기 제 1 감광막 패턴(105)을 제거 한다. 이때, 상기 제 1 감광막 패턴(105)은 O2 플라즈마 또는 O3 등을 이용하여 제거한다. 상기 제 1 감광막 패턴(105)이 제거된 상태에서, CHF3, CF4, O2 및 Ar 가스 등을 이용하여 상기 식각후 잔류된 제 2 층간절연막(104)에 의해 노출된 제 1 확산 방지막(103) 부분을 식각하여 상기 제 1 금속배선(102)의 일부분을 노출시키는 제 1 트렌치(106)를 형성한다. 이때, 제 1 감광막 패턴(105)이 제거된 상태에서 제 1 확산 방지막(103)의 식각 공정이 진행되므로, 상기 제 2 층간절연막(104)의 상부가 일부 식각되어 초기 형성 두께보다 작은 두께를 갖게 된다. 이어서, 습식 세정 공정을 수행하여 상기 제 1 트렌치(106)에 의해 노출된 제 1 금속배선(102)의 표면에 발생되는 Cu 폴리머(polymer) 등을 제거한다.
그 다음에, 도면에 도시하지는 않았지만, 상기 제 1 트렌치(106)를 포함한 전체 구조 상부에 배리어막(도시안됨) 및 시드층(도시안됨)을 형성한 후, 상기 제 1 트렌치(106)를 매립하도록 구리막(도시안됨)을 형성한다. 이때, 상기 배리어막은 Ta 또는 TaN 등을 물리적 기상 증착법(physical vapor deposition: PVD)으로 증착하여 형성한다.
계속해서, 도 1d에 도시한 바와 같이, 상기 제 2 층간절연막(104)이 노출될 때까지 상기 구리막을 화학적 기계적 연마(chemical mechanical polishing: CMP)하여 상기 제 1 트렌치(106) 내에 상기 제 1 금속배선(102)의 일부분과 전기적으로 연결되는 제 1 플러그(107)를 형성한다.
그런 후에, 도 1e에 도시한 바와 같이, 상기 제 1 플러그(107)를 포함한 제 2 층간절연막(104) 상에 MIM 캐패시터용 제 1 금속막(108), MIM 캐패시터용 유전막(109), MIM 캐패시터 및 박막 레지스터용 제 2 금속막(110), 및 하드마스크막(111)을 차례로 형성한다. 여기서, 상기 MIM 캐패시터용 제 1 금속막(108)은 TaN 또는 TiN을 이용하여 100 내지 2,000 Å의 두께로 형성하고, 상기 MIM 캐패시터용 유전막(109)은 질화막을 이용하여 100 내지 1,000 Å의 두께로 형성하며, 상기 MIM 캐패시터 및 박막 레지스터용 제 2 금속막(110)은 TaN 또는 TiN을 이용하여 100 내지 3,000 Å의 두께로 형성한다. 또한, 상기 하드마스크막(111)은 질화막을 이용하여 100 내지 3,000 Å의 두께로 형성한다. 그 다음에, 상기 하드마스크막(111) 상에 MIM 캐패시터 형성영역 및 박막 레지스터 형성영역을 덮는 제 2 감광막 패턴(112)을 형성한다.
그 다음에, 도 1f에 도시한 바와 같이, 상기 제 2 감광막 패턴(112)을 식각 마스크로 이용하여 상기 하드마스크막(111), 제 2 금속막(110), 유전막(109) 및 제 1 금속막(108)을 식각하여, 상기 제 1 플러그(107)와 전기적으로 연결되며 하부전극(108a), 유전막(109a) 및 상부전극(110a)으로 구성된 MIM 캐패시터(113), 및 상기 MIM 캐패시터(113)와 소정 간격 이격된 박막 레지스터(110b)를 동시에 형성한다. 여기서, 질화막 재질의 상기 유전막(109) 및 하드마스크막(111)은 CHF3, CF4, Ar 및 O2 가스 등을 이용하여 식각하고, TaN 또는 TiN 재질의 상기 제 1 및 제 2 금속막(108, 110)은 Cl 가스를 베이스(base)로 하여 식각한다. 또는, CHF3, CF4 및 Ar 가스를 조합하여 상기 하드마스크막(111), 제 2 금속막(110), 유전막(109) 및 제 1 금속막(108)을 한꺼번에 식각한다. 이때, 도 1f에서 미설명한 도면부호 108b는 식각후 잔류된 제 1 금속막, 109b는 식각후 잔류된 유전막, 111a 및 111b는 식각후 잔류된 하드마스크막을 각각 나타낸다.
상술한 바와 같이 MIM 캐패시터(113)를 형성하기 위한 금속막(108, 110) 및 유전막(109)과, 박막 레지스터(110b)를 형성하기 위한 금속막(110)을 따로 증착하지 않고 한꺼번에 증착한 후, 단 1 회의 식각 공정으로 MIM 캐패시터와 박막 레지스터를 형성함으로써, 마스크 공정 수를 줄일 수 있고, 이에 따라, 제조 비용 등을 감소시킬 수 있다.
다음으로, 상기 MIM 캐패시터(113) 및 박막 레지스터(110b) 형성을 위한 식각 공정이 완료된 기판에 대한 세정 공정을 수행하고 나서, 상기 제 2 감광막 패턴(112)을 제거한다. 여기서, 상기 세정 공정은 하이드록실아민(hydroxylamine)계 케미칼 등을 이용하여 수행한다. 또한, 상기 제 2 감광막 패턴(112)의 제거 공정은 O2 플라즈마 또는 O3 등을 이용하여 수행한다.
그 다음에, 도 1g에 도시한 바와 같이, 상기 MIM 캐패시터(113), 및 박막 레지스터(110b)가 형성된 상기 제 2 층간절연막(104) 상에 제 3 층간절연막(114), 식각 정지막(115) 및 제 4 층간절연막(116)을 차례로 형성한다. 상기 제 3 및 제 4 층간절연막(114, 116)은 상기 제 1 및 제 2 층간절연막(101, 104)과 마찬가지로 산화물 계통의 절연물질, 특히 낮은 유전율값(low k)을 갖는 절연물질로 형성하고, 상기 식각 정지막(115)은 SiN 또는 SiC 등과 같은 절연물질을 이용하여 형성한다.
다음으로, 도 1h에 도시한 바와 같이, 상기 제 4 층간절연막(116)의 소정 영역을 선택적으로 식각하여 제 2 트렌치(117)를 형성한 후, 상기 식각 정지막(115), 제 3 층간절연막, 및 식각후 잔류된 하드마스크막(111a, 111b)의 소정 영역을 선택적으로 식각하여 상기 MIM 캐패시터(113) 및 박막 레지스터(110b) 표면의 일부분을 노출시키는 비아홀(118)을 형성한다. 여기서, 상기 비아홀(118)을 먼저 형성하고 상기 제 2 트렌치(117)를 나중에 형성할 수도 있다.
그 다음에, 상기 비아홀(118) 및 제 2 트렌치(117)를 포함한 전체 구조 상부에 배리어막(도시안됨) 및 시드층(도시안됨)을 형성한 후, 상기 비아홀(118) 및 제 2 트렌치(117)를 매립하도록 구리막(도시안됨)을 형성한다. 이때, 상기 배리어막은 Ta 또는 TaN 등을 물리적 기상 증착법(physical vapor deposition: PVD)으로 증착하여 형성한다. 계속해서, 상기 제 4 층간절연막(116)이 노출될 때까지 상기 구리막을 CMP하여 상기 비아홀(118) 및 제 2 트렌치(117) 내에 제 2 플러그(119) 및 제 2 금속배선(120)을 각각 형성한다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, MIM 캐패시터를 형성하기 위한 금속막 및 유전막과, 박막 레지스터를 형성하기 위한 금속막을 한꺼번에 증착한 후, 단 1 회의 식각 공정으로 MIM 캐패시터와 박막 레지스터를 동시에 형성함으로써, 마스크 공정 수를 줄일 수 있다. 따라서, 전체 제조 공정 수 및 비용을 감소시키고, 수율을 향상시킬 수 있다.

Claims (5)

  1. 금속배선이 구비된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 상기 금속배선의 일부분과 연결되는 플러그를 구비한 층간절연막을 형성하는 단계;
    상기 플러그를 포함한 상기 층간절연막 상에 MIM 캐패시터용 제 1 금속막, MIM 캐패시터용 유전막, MIM 캐패시터 및 박막 레지스터용 제 2 금속막, 및 하드마스크막을 차례로 형성하는 단계; 및
    상기 하드마스크막, 제 2 금속막, 유전막 및 제 1 금속막을 선택적으로 식각하여 상기 플러그와 연결되는 MIM 캐패시터, 및 상기 MIM 캐패시터와 소정 간격 이격된 박막 레지스터를 동시에 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속막은 TaN 및 TiN 중 어느 하나를 이용하여 100 내지 2,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 유전막은 질화막을 이용하여 100 내지 1,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 금속막은 TaN 및 TiN 중 어느 하나를 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 하드마스크막은 질화막을 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732895B2 (en) * 2006-05-11 2010-06-08 Nec Electronics Corporation Semiconductor device including triple-stacked structures having the same structure
CN105226044A (zh) * 2014-05-29 2016-01-06 联华电子股份有限公司 集成电路及形成集成电路的方法
CN111276509A (zh) * 2018-12-05 2020-06-12 联芯集成电路制造(厦门)有限公司 集成电路含可变电阻式存储器单元及电阻单元及形成方法
CN111987041A (zh) * 2019-05-24 2020-11-24 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102008840B1 (ko) 2013-08-30 2019-08-08 삼성전자 주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조 방법
KR102402670B1 (ko) 2017-06-26 2022-05-26 삼성전자주식회사 저항 구조체를 포함하는 반도체 소자

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100522427B1 (ko) * 2002-12-30 2005-10-20 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732895B2 (en) * 2006-05-11 2010-06-08 Nec Electronics Corporation Semiconductor device including triple-stacked structures having the same structure
CN105226044A (zh) * 2014-05-29 2016-01-06 联华电子股份有限公司 集成电路及形成集成电路的方法
CN111276509A (zh) * 2018-12-05 2020-06-12 联芯集成电路制造(厦门)有限公司 集成电路含可变电阻式存储器单元及电阻单元及形成方法
CN111987041A (zh) * 2019-05-24 2020-11-24 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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