KR100685616B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조방법에 관한 것으로, 박막 레지스터와 커패시터 두 소자를 동시에 형성하고, 박막 레지스터를 메탈라인 상에 형성한 후 하부에 있는 박막 레지스터와 직렬로 연결함으로써 기판 단위면적당 저항을 높일 수 있고 소자 특성 향상과 공정 단가를 감소시킬 수 있는 커패시터 및 레지스터를 갖는 반도체 장치의 제조방법을 제공한다.
MIM(Metal Insulator Metal) 커패시터, 레지스터(resistor)

Description

반도체 장치의 제조방법{Method for manufacturing a semiconductor device}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
100: 반도체 기판 102: 금속막
104: 배리어막 106: 유전막
108: 도전성 물질막 110: 식각정지막
112, 126: 층간절연막 114, 128: 비아 플러그
RE1, RE2: 레지스터
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 박막 레지스터와 커패시터 두 소자를 동시에 형성하고, 박막 레지스터를 메탈라인 상에 형성한 후 하부에 있는 박막 레지스터와 직렬로 연결함으로써 기판 단위면적당 저항을 높일 수 있는 커패시터와 레지스터를 갖는 반도체 장치의 제조방법에 관한 것이다.
최근에는 GHz의 고주파 영역에서 동작하는 소자의 응용성이 커지면서 RF(Radio Frequency) 영역에서의 소자 특성과 수동 소자의 아날로그 기능(analog performance) 향상이 요구되고 있다. 이와 동시에 무선 응용(wireless application)의 시스템 레벨 집적(system level integration)이 요구되고 있어 현재 사용중인 레지스터(resistor)와 커패시터(capacitor)에 대한 고성능 및 고집적의 필요성이 대두되고 있다.
한편, 종래에는 한 레이어(layer)에 레지스터들을 만들고 저항을 높이기 위해 여러 개의 레지스터를 직렬 연결하여 사용하였으나, 이같은 경우 레지스터가 차지하는 면적이 커지게 되는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 박막 레지스터와 커패시터 두 소자를 동시에 형성하고, 박막 레지스터를 메탈라인 상에 형성한 후 하부에 있는 박막 레지스터와 직렬로 연결함으로써 기판 단위면적당 저항을 높일 수 있는 반도체 장치의 제조방법을 제공함에 있다.
본 발명은, 반도체 기판 상에 커패시터와 제1 레지스터를 동시에 형성하는 단계와, 상기 커패시터와 상기 제1 레지스터가 형성된 반도체 기판 상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막에 상기 커패시터와 상기 레지스터에 전기적으로 연결되는 복수의 제1 비아 플러그 및 상기 제1 비아 플러그와 연결되는 제1 메탈라인을 형성하는 단계와, 상기 제1 메탈라인 상에 제2 레지스터를 형성하는 단계 및 상기 제2 레지스터가 형성된 반도체 기판 상에 제2 층간절연막을 형성한 후, 상기 제1 메탈라인 및 상기 제2 레지스터에 전기적으로 연결되는 복수의 제2 비아 플러그 및 상기 제2 비아 플러그와 연결되는 제2 메탈라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 소정의 하지층이 형성된 반도체 기판(100) 상에 커패시터와 레지스터 형성을 위한 막을 증착한다. 즉, 금속막(102), 배리어막(104), 유전막(106), 도전성 물질막(108) 및 식각정지막(110)을 순차적으로 증착한다. 더욱 구체적으로 설명하면, 반도체 기판(100) 상에 금속막인 알루미늄막(Al)(102), 배리어막인 티타늄 질화막(TiN)(104), 유전막인 실리콘 질화막(Si3N4)(106), 도전성 물질막인 탄탈륨 질화막(TaN)(108) 및 식각정지막인 실리콘 질화막(Si3N4)(110)을 순차적으로 증착한다. 알루미늄막(102)은 커패시터의 하부 전극의 역할을 하고, 티타늄 질화막(104)은 하부의 알루미늄막을 보호하기 위한 배리어막 역할과 하부 전극으로서의 기능을 한다. 티타늄 질화막(104) 상에 형성되는 실리콘 질화막(106)은 커패시터의 유전체 역할을 한다. 탄탈륨 질화막(108)은 커패시터의 상부 전극의 역할을 하고, 또한 레지스터로서의 기능을 한다. 탄탈륨 질화막(108) 상에 형성되는 실리콘 질화막(110)은 비아 형성을 위한 식각시 하부층들을 보호하기 위한 식각 정지막의 역할을 한다.
도 2를 참조하면, 사진식각 공정 및 식각 공정을 이용하여 커패시터(CA) 패턴과 제1 레지스터 패턴(RE1)을 형성한다. 즉, 실리콘 질화막(110), 탄탈륨 질화막(108) 및 실리콘 질화막(106)을 선택적으로 패터닝하여 커패시터(CA) 패턴과 제1 레지스터 패턴(RE1)을 형성한다.
도 3을 참조하면, 사진식각 공정 및 식각 공정을 이용하여 티타늄 질화막(104)과 알루미늄막(102)을 선택적으로 패터닝하여 제1 메탈 라인(Mx)을 형성한다.
도 4를 참조하면, 커패시터와 레지스터가 형성된 반도체 기판 상에 제1 층간 절연막(112)을 형성한다.
이어서, 커패시터의 상부 전극, 커패시터의 하부전극 및 레지스터가 일부 노출되도록 복수개의 제1 비아홀을 형성한다.
이어서, 제1 비아홀이 형성된 반도체 기판 상에 금속 물질(예컨대, 텅스텐(W))을 증착한 후, 화학기계적 연마(chemical mechanical polishing) 또는 에치백(etchback) 공정을 이용하여 제1 비아홀을 매립하는 복수개의 제1 비아 플러그(via plug)(114a, 114b, 114c, 114d)를 형성한다. 제1 비아 플러그(114a)는 커패시터의 티타늄 질화막(104)과 전기적으로 연결되도록 형성되며, 제1 비아 플러그(114b)는 커패시터의 탄탈륨 질화막(108)과 전기적으로 연결되도록 형성되며, 제1 비아 플러그(114c, 114d)는 레지스터의 탄탈륨 질화막(108)과 전기적으로 연결되도록 형성된다.
다음에, 제1 비아 플러그(114a, 114b, 114c, 114d)가 형성된 반도체 기판(100) 상에 금속층을 증착하고 선택적으로 패터닝하여 제2 메탈라인(Mx+1)을 형성한다. 제2 메탈 라인(Mx+1)은 알루미늄막(116)과 티타늄 질화막(118)이 적층된 구조로 형성할 수 있다.
도 5를 참조하면, 제2 메탈라인(Mx+1)이 형성된 반도체 기판(100) 상에 레지스터 형성을 위한 막을 증착한다. 구체적으로 설명하면, 제2 메탈라인(Mx+1)이 형성된 반도체 기판(100) 상에 절연막인 실리콘 질화막(Si3N4)(120), 도전성 물질막인 탄탈륨 질화막(TaN)(122) 및 식각정지막인 실리콘 질화막(Si3N4)(124)을 순차적으로 증착한다.
이어서, 사진식각 공정 및 식각 공정을 이용하여 제2 레지스터 패턴(RE2)을 형성한다. 즉, 실리콘 질화막(120), 탄탈륨 질화막(122) 및 실리콘 질화막(124)을 선택적으로 패터닝하여 제2 레지스터 패턴(RE2)을 형성한다.
다음에, 제2 레지스터 패턴(RE2)이 형성된 반도체 기판(100) 상에 제2 층간절연막(126)을 형성한다.
제2 메탈라인(Mx+1)이 일부 노출되도록 복수개의 제2 비아홀을 형성한다.
이어서, 제2 비아홀이 형성된 반도체 기판(100) 상에 금속 물질(예컨대, 텅스텐(W))을 증착 한후, 화학기계적 연마(chemical mechanical polishing) 또는 에치백(etchback) 공정을 이용하여 제2 비아홀을 매립하는 제2 비아 플러그(128a, 128b)를 형성한다. 제2 비아 플러그(128b)는 제2 레지스터(RE2)의 탄타륨 질화막(124)과 전기적으로 연결되도록 형성된다.
다음에, 제2 비아 플러그(128a, 128b)가 형성된 반도체 기판(100) 상에 금속층을 증착하고 선택적으로 패터닝하여 제3 메탈라인(Mx+2)을 형성한다. 제3 메탈 라인(Mx+2)은 알루미늄막과 티타늄 질화막이 적층된 구조로 형성할 수 있다.
본 실시예에서는 비아 플러그를 형성한 후 금속배선을 패터닝하는 단계를 예를 들어 설명하였으나, 비아플러그 및 금속배선으로 사용되는 물질막으로 구리(Cu)를 사용할 경우 다마신(damascene) 또는 듀얼 다마신(dual damascene) 공정을 이용 하여 비아 플러그와 금속배선을 동시에 형성할 수도 있다. 즉, 다마신 또는 듀얼 다마신 공정을 이용하여 층간절연막 내에 비아홀과 금속배선이 형성될 영역 패턴을 형성한 후에 구리막을 증착한 후 화학기계적 연마하여 비아 플러그와 금속배선을 동시에 형성할 수 있다.
상술한 바와 같이, 본 발명은 박막 레지스터와 커패시터 두 소자를 집적(integration)하는 동시에 박막 레지스터를 각 금속층에 쌓은 후 직렬로 연결하여 기판 단위면적당 저항을 높이는 방법이다. 커패시터와 레지스터 두 소자를 각각 형성했던 것을 하나의 레이어에서 동시에 형성시켰으며, 단위면적당 저항을 증가시켜 소자 특성 향상과 공정 단가 감소의 효과를 기대할 수 있다.
본 발명은 박막 레지스터와 커패시터 형성시 각 소자에 대해 막(film) 증착을 따로 하지 않고 실리콘 질화막(Si3N4)/탄탈륨 질화막(TaN)/실리콘 질화막(Si3 N4)을 똑같이 증착한 후, 두 소자의 분리를 위한 사진식각/식각 공정 또한 동일하게 진행한다. 그리고나서, 각 소자 특성을 보기 위한 레이어에 비아(via)를 만든다. 따라서, 본 발명은 커패시터와 레지스터 두 소자를 종래에 비하여 좀 더 간단한 방법으로 한번에 집적할 수 있을 뿐만 아니라 Mx, Mx+1 위에 형성된 레지스터를 서로 직렬연결함으로서 저항을 높일 수 있는 효과를 얻을 수 있다.
또한, 각각의 커패시터 및 레지스터 소자 형성을 위한 막 증착/사진식각/식각 공정을 따로 진행하지 않고 같은 레이어에서 한번의 사진식각/식각 공정으로 레지스터, 커패시터 두 소자를 형성시킬 수 있어 공정 단가면에서 잇점이 있다.
본 발명에 의하면, 박막 레지스터와 커패시터 두 소자를 동시에 형성하고 박막 레지스터를 메탈라인 상에 형성한 후 하부에 있는 박막 레지스터와 직렬로 연결하여 기판 단위면적당 저항을 높일 수 있다.
또한, 본 발명에 의하면, 종래 방법을 이용하여 커패시터와 레지스터 두 소자를 각각 형성했던 것을 한 레이어에서 동시에 형성시켰으며, 단위면적당 저항을 증가시켜 소자 특성 향상과 공정 단가 감소의 효과를 기대할 수 있다.
또한 본 발명에 의하면, 이미 사용되고 있는 막 물질(예컨대, 탄탈륨 질화막)로 기존의 레지스터, 커패시터 공정 방법을 그대로 적용하여 집적할 수 있어 공정 개발에 대한 위험도가 낮다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (5)

  1. 반도체 기판 상부의 소정 영역에 커패시터와 제1 레지스터를 동시에 형성하는 단계;
    상기 커패시터와 상기 제1 레지스터가 형성된 반도체 기판 상부에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막에 상기 커패시터와 상기 제1 레지스터에 전기적으로 연결되는 복수개의 제1 비아 플러그 및 상기 제1 비아 플러그와 연결되는 제1 메탈라인을 형성하는 단계;
    상기 제1 레지스터에 전기적으로 연결되는 상기 제1 메탈라인 상부에 제2 레지스터를 형성하는 단계; 및
    상기 제2 레지스터가 형성된 반도체 기판 상부에 제2 층간절연막을 형성한 후, 상기 제1 메탈라인 및 상기 제2 레지스터에 전기적으로 연결되는 복수개의 제2 비아 플러그 및 상기 제2 비아 플러그와 연결되는 제2 메탈라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2 레지스터는 전기적으로 직렬 연결되어 있는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 커패시터와 제1 레지스터를 동시에 형성하는 단계는,
    금속막, 배리어막, 유전막, 도전성 물질막 및 식각정지막을 순차적으로 증착하는 단계;
    상기 식각정지막, 상기 도전성 물질막 및 상기 유전막을 선택적으로 패터닝하여 커패시터 패턴과 제1 레지스터 패턴을 형성하는 단계; 및
    사진식각 공정 및 식각 공정을 이용하여 상기 배리어막과 상기 금속막을 선택적으로 패터닝하여 메탈 라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 금속막은 알루미늄막이고, 상기 배리어막은 티타늄 질화막이며, 상기 유전막은 실리콘 질화막이고, 상기 도전성 물질막은 탄탈륨 질화막이며, 상기 식각정지막은 실리콘 질화막인 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 제2 레지스터는 절연막, 도전성 물질막 및 식각정지막이 순차적으로 적층된 구조로 형성되는 반도체 장치의 제조방법.
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