JP5601566B2 - 半導体装置およびその製造方法 - Google Patents
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Description
次に、図2および図3を参照して、半導体装置の一例として、高速OCO回路の一部構造について説明する。なお、図3は、図2中のIII−III線矢視断面を示している。
次に、図4〜図13を参照して、図2および図3に示す半導体装置の製造方法について説明する。以下に示す製造方法は、図2中のIII−III線矢視断面に対応する製造工程を示している。
図15を参照して、上述した金属抵抗素子層Rmを採用した具体的な発振回路構成について説明する。この発振回路は、たとえば容量素子の充電と放電との繰り返しによる発振動作により所定の発振周期の出力信号を発生する発振回路である。
次に、図16および図17を参照して、半導体装置の一例として、高速OCO回路の一部構造について説明する。マイコンチップの全体構造は、図1と同じである。なお、図17は、図16中のXVII−XVII線矢視断面を示している。
次に、図18〜図29を参照して、図16および図17に示す半導体装置の製造方法について説明する。以下に示す製造方法は、図16中のXVII−XVII線矢視断面に対応する製造工程を示している。
次に、図30および図31を参照して、半導体装置の一例として、高速OCO回路の一部構造について説明する。マイコンチップの全体構造は、図1と同じである。なお、図31は、図30中のXXXI−XXXI線矢視断面を示している。
次に、図32〜図41を参照して、図30および図31に示す半導体装置の製造方法について説明する。以下に示す製造方法は、図30中のXXXI−XXXI線矢視断面に対応する製造工程を示している。
上記各実施の形態においては、図42に示すように、金属抵抗素子層は、相互に並行に配置された端部を交互に電気的に接続することにより、直列接続を実現させている。図42(A)は、実施の形態1における金属抵抗素子層の配置を模式的に示している。その結果、図42(B)に示すように、電流の流れは平面視においてはジグザグとなる。しかし、金属抵抗素子層の配置および接続形態はこれに限定されるものではない。
Claims (14)
- 基板上に設けられた第1層間絶縁膜と、
前記第1層間絶縁膜の上に設けられ、第1の方向において相互に所定の間隙を有するように配置され、前記第1の方向に対して直交する第2の方向に延びる複数の第1ダミー層と、
前記第1ダミー層を覆い、表面が平坦化された第2層間絶縁膜と、
前記第2層間絶縁膜の上に設けられ、前記第1の方向に延びる金属抵抗素子層と、
複数の前記金属抵抗素子層を覆う第3層間絶縁膜と、
前記第3層間絶縁膜の上に、前記第1の方向において相互に所定の間隙を有するように配置され、前記第2の方向に延びる複数の第2ダミー層と、を備え、
複数の前記第1ダミー層は、前記第1層間絶縁膜の上に形成される第1配線層と同一の製造工程により形成された層であり、
複数の前記第2ダミー層は、前記第3層間絶縁膜の上に形成される第2配線層と同一の製造工程により形成された層である、半導体装置。 - 前記第3層間絶縁膜を覆うパッシベーション膜と、を備え、
複数の前記第1ダミー層は、当該半導体装置の最上層配線層と同一の製造工程により形成された層である、請求項1に記載の半導体装置。 - 前記金属抵抗素子層は、金属配線層と酸化防止膜層との2層構造である、請求項2に記載の半導体装置。
- 前記パッシベーション膜は、その表面が平坦である、請求項2または3に記載の半導体装置。
- 前記第1層間絶縁膜の上に設けられ、複数の前記第1ダミー層を前記第1の方向において両側から挟む位置に配置され、前記第2の方向において所定の間隙を隔てて配置される複数のタップ層を含み、
前記金属抵抗素子層は、前記第1の方向に延び、それぞれ前記第2の方向において相互に所定の間隙を有するように複数配置され、
複数の前記金属抵抗素子層は、直列接続となるように前記第2層間絶縁膜を貫通するコンタクトプラグにより前記タップ層と電気的に接続される、請求項2から4のいずれか1項に記載の半導体装置。 - 当該半導体装置は、前記最上層配線層の表面が露出する複数のパッド開口部を含み、
複数の前記パッド開口部の縁部と、前記金属抵抗素子層との距離が、100μm以上離れている、請求項2から5のいずれか1項に記載に半導体装置。 - 前記金属抵抗素子層は、金属配線層と酸化防止膜層との2層構造である、請求項1に記載の半導体装置。
- 前記第1層間絶縁膜の上に設けられ、複数の前記第1ダミー層を前記第1の方向において両側から挟む位置に配置され、前記第2の方向において所定の間隙を隔てて配置される複数のタップ層を含み、
前記金属抵抗素子層は、前記第1の方向に延び、それぞれ前記第2の方向において相互に所定の間隙を有するように複数配置され、
複数の前記金属抵抗素子層は、直列接続となるように前記第2層間絶縁膜を貫通するコンタクトプラグにより前記タップ層と電気的に接続される、請求項1または7に記載の半導体装置。 - 複数の前記第1ダミー層と複数の前記第2ダミー層とは、平面視において交互に配置されている、請求項8に記載の半導体装置。
- 前記第3層間絶縁膜の上に設けられ、複数の前記第2ダミー層を前記第1の方向において両側から挟む位置に配置され、前記第2の方向において所定の間隙を隔てて配置される複数のタップ層を含み、
前記金属抵抗素子層は、前記第1の方向に延び、それぞれ前記第2の方向において相互に所定の間隙を有するように複数配置され、
複数の前記金属抵抗素子層は、直列接続となるように前記第3層間絶縁膜を貫通するコンタクトプラグにより前記タップ層と電気的に接続される、請求項1または7に記載の半導体装置。 - 複数の前記第1ダミー層と複数の前記第2ダミー層とは、平面視において交互に配置されている、請求項10に記載の半導体装置。
- 基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上に配線層を形成する工程と、
前記配線層のパターニングを行ない、第1の方向において相互に所定の間隙を有するように配置され、前記第1の方向に対して直交する第2の方向に延びる複数の第1ダミー層と、複数の前記1ダミー層を前記第1の方向において両側から挟む位置に配置され、前記
第2の方向において所定の間隙を隔てて配置される複数のタップ層と、複数のパッド領域層とを形成する工程と、
複数の前記第1ダミー層、複数の前記タップ層、および複数の前記パッド領域層を覆う第2層間絶縁膜を形成する工程と、
複数の前記タップ層のそれぞれに連通するコンタクトホールを、前記第2層間絶縁膜に形成する工程と、
前記コンタクトホール内に、コンタクトプラグを形成する工程と、
前記第2層間絶縁膜の上に金属抵抗素子層を形成する工程と、
前記金属抵抗素子層を、前記第1の方向に延び、それぞれ前記第2の方向において相互に所定の間隙を有し、前記コンタクトプラグを介在させて前記タップ層と電気的に接続されることにより直列接続となるように複数のストライプ状にパターニングを行なう工程と、
複数の前記金属抵抗素子層を覆うように、前記第2層間絶縁膜の上に第3層間絶縁膜を形成する工程と、
前記第3層間絶縁膜の上にパッシベーション膜を形成する工程と、
前記第2層間絶縁膜、前記第3層間絶縁膜、および前記パッシベーション膜を選択的に除去し、前記パッド領域層の一部が露出するパッド開口部を形成する工程と、
を備える、半導体装置の製造方法。 - 基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上に第1配線層を形成する工程と、
前記第1配線層のパターニングを行ない、第1の方向において相互に所定の間隙を有するように配置され、前記第1の方向に対して直交する第2の方向に延びる複数の第1ダミー層と、複数の前記第1ダミー層を前記第1の方向において両側から挟む位置に配置され、前記第2の方向において所定の間隙を隔てて配置される複数のタップ層と、を形成する工程と、
複数の前記第1ダミー層および複数の前記タップ層を覆う第2層間絶縁膜を形成する工程と、
複数の前記タップ層のそれぞれに連通するコンタクトホールを、前記第2層間絶縁膜に形成する工程と、
前記コンタクトホール内に、コンタクトプラグを形成する工程と、
前記第2層間絶縁膜の上に金属抵抗素子層を形成する工程と、
前記金属抵抗素子層を、前記第1の方向に延び、それぞれ前記第2の方向において相互に所定の間隙を有し、前記コンタクトプラグを介在させて前記タップ層と電気的に接続されることにより直列接続となるように複数のストライプ状にパターニングを行なう工程と、
複数の前記金属抵抗素子層を覆うように、前記第2層間絶縁膜の上に第3層間絶縁膜を形成する工程と、
第3層間絶縁膜の上に、第2配線層を形成する工程と、
前記第2配線層のパターニングを行ない、平面視において前記第1ダミー層と交互に配置される、前記第2の方向に延びる複数の第2ダミー層を形成する工程と、
を備える、半導体装置の製造方法。 - 基板上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜の上に第1配線層を形成する工程と、
前記第1配線層のパターニングを行ない、第1の方向において相互に所定の間隙を有するように配置され、前記第1の方向に対して直交する第2の方向に延びる複数の第1ダミー層を形成する工程と、
複数の前記第1ダミー層を覆う第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜の上に金属抵抗素子層を形成する工程と、
前記金属抵抗素子層を、前記第1の方向に延び、それぞれ前記第2の方向において相互に所定の間隙を有する複数のストライプ状にパターニングを行なう工程と、
複数の前記金属抵抗素子層を覆うように、前記第2層間絶縁膜の上に第3層間絶縁膜を形成する工程と、
複数の前記金属抵抗素子層のそれぞれに連通するコンタクトホールを、前記第3層間絶縁膜に形成する工程と、
前記コンタクトホール内に、コンタクトプラグを形成する工程と、
第3層間絶縁膜の上に、第2配線層を形成する工程と、
第2配線層のパターニングを行ない、平面視において、下層に位置する前記第1ダミー層と交互に配置される、前記第2の方向に延びる複数の第2ダミー層と、複数の前記第1ダミー層を前記第1の方向において両側から挟む位置に配置され、前記第2の方向において所定の間隙を隔てて配置される複数のタップ層とを形成する工程と、を備え、
複数の前記金属抵抗素子層は、前記コンタクトプラグを介在させて前記タップ層と電気的に接続されることにより直列接続となる、半導体装置の製造方法。
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