JP5065695B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
図２は、従来の半導体装置を示す平面図である。また、図３は、図２のIII−III線に沿った断面図である。半導体装置１００においては、水分やイオンが外部から回路形成領域１０１に浸入するのを防止すべく、当該回路形成領域１０１を包囲するシールリング１０２が設けられている。ここでは、シールリング１０２が３重に設けられた例を示している。
これらのシールリング１０２は、図３に示すように、半導体基板１１０上の層間絶縁膜群１１１中に形成されている。各シールリング１０２は、層間絶縁膜群１１１の全体を貫通している。層間絶縁膜群１１１は、酸化シリコンによって形成された層間絶縁膜群１１１ａと、低誘電率（Ｌｏｗ−Ｋ）材料によって形成された層間絶縁膜群１１１ｂとによって構成されている。また、層間絶縁膜群１１１上には、保護膜１１２が形成されている。
さらに、半導体装置１００においては、ＩＲドロップの影響を緩和すべく、最上層の配線とその下の配線との間の層間絶縁膜中に、デカップリングキャパシタとして使用されるＭＩＭ（Metal-Insulator-Metal）キャパシタ１１３が設けられている。なお、本発明に関連する先行技術文献としては、特許文献１が挙げられる。
特開２００６−２６９５１９号公報
ところで、ＭＩＭキャパシタ１１３の良否テストを行うには、当該ＭＩＭキャパシタ１１３と同一の層間絶縁膜中に、テスト用のＭＩＭキャパシタを設ける必要がある。テスト用のＭＩＭキャパシタは、ＭＩＭキャパシタ１１３と同等の面積を有する必要はないものの、ある程度以上の面積を有していないと、有効なテストを行うことができない。しかしながら、充分な大きさの面積を有するテスト用のＭＩＭキャパシタを設けようとすると、チップ面積が増大してしまう。
本発明による半導体装置は、回路形成領域を有する半導体装置であって、半導体基板と、上記半導体基板上に設けられ、互いに積層された複数の層間絶縁膜によって構成された層間絶縁膜群と、上記層間絶縁膜群中に設けられ、上記回路形成領域を包囲するガードリングと、を備え、上記ガードリングは、上記複数の上記層間絶縁膜のうち最上層の配線が設けられた層間絶縁膜である第１の層間絶縁膜と離間しており、上記ガードリングと上記第１の層間絶縁膜との間には、第１のＭＩＭキャパシタが設けられていることを特徴とする。
本発明においては、ガードリングの上方のスペースに、テスト用のＭＩＭキャパシタ（第１のＭＩＭキャパシタ）が配置されている。これにより、チップ面積の増大を招くことなしに、充分な大きさの面積を有するテスト用のＭＩＭキャパシタを設けることができる。
本発明によれば、チップ面積の増大を招くことなしに、充分な大きさの面積を有するテスト用のＭＩＭキャパシタを設けることが可能な半導体装置が実現される。
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図１は、本発明による半導体装置の一実施形態を示す断面図である。同図は、上述した図３と同様の断面を示している。半導体装置１は、回路形成領域Ｒ１を有する半導体装置であって、半導体基板１０、層間絶縁膜群２０、シールリング３０（ガードリング）、およびＭＩＭキャパシタ４０（第１のＭＩＭキャパシタ）を備えている。本実施形態において半導体基板１０は、ｐ型シリコン基板である。
半導体基板１０上には、互いに積層された複数の層間絶縁膜によって構成された層間絶縁膜群２０が設けられている。層間絶縁膜群２０上には、保護膜９０が形成されている。層間絶縁膜群２０は、層間絶縁膜群２２（第１の層間絶縁膜群）、層間絶縁膜群２２上に設けられた層間絶縁膜群２４（第２の層間絶縁膜群）、および半導体基板１０と層間絶縁膜群２２との間に設けられた層間絶縁膜群２６（第３の層間絶縁膜群）を含んでいる。
層間絶縁膜群２２は、互いに積層された層間絶縁膜２２２，２２４，２２６，２２８によって構成されている。層間絶縁膜群２４は、互いに積層された層間絶縁膜２４２，２４４，２４６，２４８によって構成されている。また、層間絶縁膜群２６は、互いに積層された層間絶縁膜２６２，２６４によって構成されている。層間絶縁膜２２２，２２６，２４２，２４４，２６２は、配線が設けられた層間絶縁膜である。これらのうち層間絶縁膜２４２には最上層の配線が設けられ、層間絶縁膜２４４には上から２層目の配線が設けられている。層間絶縁膜２２４，２２８，２４６，２４８は、ビアプラグが設けられた層間絶縁膜である。また、層間絶縁膜２６４は、コンタクトプラグが設けられた層間絶縁膜である。
層間絶縁膜群２２、層間絶縁膜群２４および層間絶縁膜群２６は、それぞれ第１の絶縁材料、第２の絶縁材料および第３の絶縁材料によって形成されている。第２および第３の絶縁材料は、何れも第１の絶縁材料よりも高い誘電率を有する。第１の絶縁材料の比誘電率は３．５以下であることが好ましい。一方、第２および第３の絶縁材料の誘電率は４．０以上であることが好ましい。なお、第２および第３の絶縁材料は、同一の材料であってもよいし、相異なる材料であってもよい。本実施形態において第１の絶縁材料は低誘電率材料であり、第２および第３の絶縁材料は酸化シリコンである。なお、上層の層間絶縁膜群２４において、低い誘電率を有する絶縁材料を使っていないのは、次の理由による。すなわち、通常配線は、上層になるほど、電源、ＧＮＤ（あるいは信号線）などが比較的遠くまで電気情報を伝達する必要があるため、配線膜厚が厚くなり、配線間隔も、配線幅も広くなる。それゆえ、上層の層間絶縁膜群２４においては、配線遅延の原因となる配線抵抗および配線間の寄生容量が小さくなり、低い誘電率を有する絶縁材料を使う必要性が小さくなるからである。また、層間絶縁膜群２４の材料として、低い誘電率を有する絶縁材料を使わないことによって、上部からの水分等の浸入を防ぐことができる。
ここで、低誘電率材料としては、例えば、ポリオルガノシロキサン、芳香族含有有機材料、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＳＯＧ（Spin On Glass）、またはＦＯＸ（Flowable Oxide）を用いることができる。ポリオルガノシロキサンの例としては、ＳｉＯＣ、ＭＳＱ（メチルシルセスキオキサン）、およびＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等が挙げられる。また、芳香族含有有機材料の例としては、ポリフェニレン、ポリアリールエーテル（ＰＡＥ）、およびジビニルシロキサン−ビス−ベンゾシクロブテン等が挙げられる。
層間絶縁膜群２０中には、シールリング３０が形成されている。シールリング３０は、回路形成領域Ｒ１を包囲している。本実施形態においてもシールリング３０は、図２および図３に示した例と同様、３重に設けられている。各シールリング３０は、互いに接続された導電部材３２，３４，３６によって構成されている。導電部材３２は、回路形成領域Ｒ１中の配線と同層中に設けられるとともに、当該配線と同一の材料によって形成されている。導電部材３４は、回路形成領域Ｒ１中のビアプラグと同層中に設けられるとともに、当該ビアプラグと同一の材料によって形成されている。導電部材３６は、回路形成領域Ｒ１中のコンタクトプラグと同層中に設けられるとともに、当該コンタクトプラグと同一の材料によって形成されている。
本実施形態において、各シールリング３０は、層間絶縁膜２４４と層間絶縁膜２４６との界面から半導体基板１０まで達している。したがって、各シールリング３０は、層間絶縁膜群２２と層間絶縁膜群２４との界面、および層間絶縁膜群２２と層間絶縁膜群２６との界面の双方を貫通している。また、シールリング３０は、最上層の配線が設けられた層間絶縁膜２４２と離間している。
シールリング３０と層間絶縁膜２４２との間には、テスト用のＭＩＭキャパシタとして機能するＭＩＭキャパシタ４０が設けられている。具体的には、ＭＩＭキャパシタ４０は、層間絶縁膜群２４の層間絶縁膜２４６中に形成されている。このＭＩＭキャパシタ４０は、平面視でシールリング３０に重なる位置に設けられている。また、図１が示す断面すなわちシールリング３０の延在方向に垂直な断面において、ＭＩＭキャパシタ４０の幅は、１つのシールリング３０の最大幅よりも大きい。同図においては、導電部材３２の幅が上記最大幅に相当する。このような構成によって、テスト用のＭＩＭキャパシタ４０の面積を一層大きくすることができる。また、シールリング３０の近傍においては、通常、所定の間隔を空けて内部素子が形成されているので、ＭＩＭキャパシタ４０の幅をシールリング３０の幅より大きくしても、チップサイズが大きくなることはない。
ＭＩＭキャパシタ４０は、上部電極４２、下部電極４４、およびそれらの間に位置する容量絶縁膜４６によって構成されている。上部電極４２には、導電プラグ６３を介して配線６２が接続されている。同様に、下部電極４４には、導電プラグ６５を介して配線６４が接続されている。
ＭＩＭキャパシタ４０と同一の層間絶縁膜（層間絶縁膜２４６）中に、ＭＩＭキャパシタ５０（第２のＭＩＭキャパシタ）が設けられている。ＭＩＭキャパシタ５０は、回路形成領域Ｒ１内に位置しており、デカップリングキャパシタとして機能する。ＭＩＭキャパシタ５０の面積は、ＭＩＭキャパシタ４０の面積よりも大きい。例えば、１７ｍｍ□のチップの場合、ＭＩＭキャパシタ４０およびＭＩＭキャパシタ５０の面積は、それぞれ約０．１５ｍｍ２および約４０ｍｍ２である。ただし、図１においては、便宜的に、ＭＩＭキャパシタ４０およびＭＩＭキャパシタ５０を同等の大きさで図示している。
ＭＩＭキャパシタ５０は、上部電極５２、下部電極５４、およびそれらの間に位置する容量絶縁膜５６によって構成されている。上部電極５２、下部電極５４および容量絶縁膜５６は、それぞれ上部電極４２、下部電極４４および容量絶縁膜４６と同一の材料によって形成されている。上部電極５２には、導電プラグ６７を介して配線６６が接続されている。同様に、下部電極５４には、導電プラグ６９を介して配線６８が接続されている。
半導体基板１０中には、ｐ型ウエル領域１２およびｎ型ウエル領域１４が形成されている。ｐ型ウエル領域１２およびｎ型ウエル領域１４には、それぞれソース・ドレイン領域７２（ｎ＋型拡散層）およびソース・ドレイン領域８２（ｐ＋型拡散層）が形成されている。ソース・ドレイン領域７２は、ゲート電極７４およびゲート絶縁膜７６と共に、ｎチャネル型ＦＥＴ（電界効果トランジスタ）７０を構成している。同様に、ソース・ドレイン領域８２は、ゲート電極８４およびゲート絶縁膜８６と共に、ｐチャネル型ＦＥＴ８０を構成している。これらのｎチャネル型ＦＥＴ７０およびｐチャネル型ＦＥＴ８０は、素子分離領域１６によって互いに分離されている。
各ソース・ドレイン領域７２，８２には、コンタクトプラグ９１を介して配線９２が接続されている。各ゲート電極７４，８４には、コンタクトプラグ９３を介して配線９４が接続されている。さらに、ｐ型ウエル領域１２には、ｐ＋型拡散層１３およびコンタクトプラグ９５を介して、配線９６が接続されている。同様に、ｎ型ウエル領域１４には、ｎ＋型拡散層１５およびコンタクトプラグ９７を介して、配線９８が接続されている。
本実施形態の効果を説明する。本実施形態においては、シールリング３０の上方のスペース、すなわちシールリング３０と層間絶縁膜２４２との間のスペースに、テスト用のＭＩＭキャパシタ（ＭＩＭキャパシタ４０）が配置されている。これにより、チップ面積の増大を招くことなしに、充分な大きさの面積を有するＭＩＭキャパシタ４０を設けることができる。
これに対して、図２および図３に示した半導体装置１００（チップサイズは１７ｍｍ□であるとする）においてテスト用のＭＩＭキャパシタを設ける場合、その面積は０．００１ｍｍ２程度が限界である。それでは、非常に小さく、充分なモニタ（検出）能力が得られない。一方、半導体装置１においては、チップサイズが１７ｍｍ□である場合、上述のとおり、０．１５ｍｍ２程度の面積を有するＭＩＭキャパシタ４０を設けることが可能である。これだけの面積があれば、ＭＩＭキャパシタ４０がテスト用のＭＩＭキャパシタとして機能するのに充分である。
さらに、本実施形態によれば、ダイシング時に発生するチップの欠け（チッピング）を電気的に検出することが可能である。すなわち、チッピングがシールリング領域にまで達し、それによりＭＩＭキャパシタ４０またはそれと電気的に接続された部材（例えば導電プラグ６５）が損傷を受けている場合、ＭＩＭキャパシタ４０の容量値の測定結果に影響が出る筈である。例えば、測定された容量値が異常な値を示したり、当該容量値の測定自体が不能となったりすることが考えられる。したがって、ＭＩＭキャパシタ４０を、チッピングを検出するためのチッピングセンサとしても利用することができる。
また、シールリング３０が層間絶縁膜群２２を貫通している。これにより、層間絶縁膜群２２を通じて回路形成領域Ｒ１に水分等が浸入するのを効果的に防ぐことができる。層間絶縁膜群２２を構成する低誘電率材料は、酸化シリコン等に比べると水分等の浸入を許し易い。したがって、層間絶縁膜群２２を通じた水分等の浸入を阻止することは、半導体装置１の信頼性を高める上で特に重要である。しかも、本実施形態においてシールリング３０は、層間絶縁膜群２２と層間絶縁膜群２４との界面、および層間絶縁膜群２２と層間絶縁膜群２６との界面を貫通している。これにより、これらの界面からの水分等の浸入も効果的に防ぐことができる。
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、層間絶縁膜群２２と層間絶縁膜群２４との界面をシールリング３０が貫通した構成を例示した。しかし、シールリング３０は、当該界面で止まっていてもよい。すなわち、シールリング３０の一端が上記界面に一致していてもよい。層間絶縁膜群２４と層間絶縁膜群２６との界面についても同様であり、シールリング３０が当該界面で止まっていてもよい。
また、上記実施形態においては、層間絶縁膜群２２が低誘電率材料によって形成され、層間絶縁膜群２４，２６が酸化シリコンによって形成された例を示した。しかし、各層間絶縁膜群２２，２４，２６を構成する絶縁材料は、任意である。例えば、層間絶縁膜群２０の全体が低誘電率材料によって形成されていてもよいし、層間絶縁膜群２０の全体が酸化シリコンによって形成されていてもよい。
本発明による半導体装置の一実施形態を示す断面図である。 従来の半導体装置を示す平面図である。 図２のIII−III線に沿った断面図である。
符号の説明
１ 半導体装置
１０ 半導体基板
１２ ｐ型ウエル領域
１３ ｐ＋型拡散層
１４ ｎ型ウエル領域
１５ ｎ＋型拡散層
１６ 素子分離領域
２０ 層間絶縁膜群
２２ 層間絶縁膜群
２４ 層間絶縁膜群
２６ 層間絶縁膜群
３０ シールリング
３２ 導電部材
３４ 導電部材
３６ 導電部材
４０ ＭＩＭキャパシタ
４２ 上部電極
４４ 下部電極
４６ 容量絶縁膜
５０ ＭＩＭキャパシタ
５２ 上部電極
５４ 下部電極
５６ 容量絶縁膜
６２ 配線
６３ 導電プラグ
６４ 配線
６５ 導電プラグ
６６ 配線
６７ 導電プラグ
６８ 配線
６９ 導電プラグ
７０ ｎチャネル型ＦＥＴ
７２ ソース・ドレイン領域
７４ ゲート電極
７６ ゲート絶縁膜
８０ ｐチャネル型ＦＥＴ
８２ ソース・ドレイン領域
８４ ゲート電極
８６ ゲート絶縁膜
９０ 保護膜
９１ コンタクトプラグ
９２ 配線
９３ コンタクトプラグ
９４ 配線
９５ コンタクトプラグ
９６ 配線
９７ コンタクトプラグ
９８ 配線
１００ 半導体装置
１０１ 回路形成領域
１０２ シールリング
１１０ 半導体基板
１１１ 層間絶縁膜群
１１１ａ 層間絶縁膜群
１１１ｂ 層間絶縁膜群
１１２ 保護膜
１１３ ＭＩＭキャパシタ
２２２，２２４，２２６，２２８ 層間絶縁膜
２４２，２４４，２４６，２４８ 層間絶縁膜
２６２，２６４ 層間絶縁膜
Ｒ１ 回路形成領域

Claims (11)

  1. 回路形成領域を有する半導体装置であって、
    半導体基板と、
    前記半導体基板上に設けられ、互いに積層された複数の層間絶縁膜によって構成された層間絶縁膜群と、
    前記層間絶縁膜群中に設けられ、前記回路形成領域を包囲するガードリングと、を備え、
    前記ガードリングは、前記複数の前記層間絶縁膜のうち最上層の配線が設けられた層間絶縁膜である第１の層間絶縁膜と離間しており、
    前記ガードリングと前記第１の層間絶縁膜との間には、第１のＭＩＭキャパシタが設けられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記層間絶縁膜群は、
    第１の絶縁材料によって形成された第１の層間絶縁膜群と、
    前記第１の層間絶縁膜群上に設けられ、前記第１の絶縁材料よりも誘電率の高い第２の絶縁材料によって形成された第２の層間絶縁膜群と、を含み、
    前記ガードリングは、前記第１の層間絶縁膜群を貫通しており、
    前記第１のＭＩＭキャパシタは、前記第２の層間絶縁膜群中に設けられている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１の絶縁材料の比誘電率は、３．５以下であり、
    前記第２の絶縁材料の比誘電率は、４．０以上である半導体装置。
  4. 請求項２または３いずれかに記載の半導体装置において、
    前記第１の絶縁材料は、低誘電率材料であり、
    前記第２の絶縁材料は、酸化シリコンである半導体装置。
  5. 請求項２乃至４いずれかに記載の半導体装置において、
    前記ガードリングは、前記第１および前記第２の層間絶縁膜群の界面を貫通している半導体装置。
  6. 請求項２乃至５いずれかに記載の半導体装置において、
    前記第２の層間絶縁膜群は、前記第１の層間絶縁膜と、上から２層目の配線が設けられた層間絶縁膜である第２の層間絶縁膜と、前記第１および前記第２の層間絶縁膜間に介在し、前記第１のＭＩＭキャパシタが設けられた第３の層間絶縁膜と、を含む半導体装置。
  7. 請求項２乃至６いずれかに記載の半導体装置において、
    前記層間絶縁膜群は、前記半導体基板と前記第１の層間絶縁膜群との間に設けられ、前記第１の絶縁材料よりも誘電率の高い第３の絶縁材料によって形成された第３の層間絶縁膜群を更に含む半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記ガードリングは、前記第１および前記第３の層間絶縁膜群の界面を貫通している半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記第１のＭＩＭキャパシタと同一の層間絶縁膜中に設けられ、前記回路形成領域内に位置する第２のＭＩＭキャパシタを更に備える半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記第２のＭＩＭキャパシタの面積は、前記第１のＭＩＭキャパシタの面積よりも大きい半導体装置。
  11. 請求項１乃至１０いずれかに記載の半導体装置において、
    前記ガードリングの延在方向に垂直な断面において、前記第１のＭＩＭキャパシタの幅は、前記ガードリングの最大幅よりも大きい半導体装置。
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