JP2004247661A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】静電保護能力の高い半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置では、半導体基板１１と、ソース領域１６と、ドレイン領域１７と、ゲート電極１９とを有するＮ型ＭＩＳＦＥＴ１２が設けられており、半導体基板１１の上には、ＭＩＳＦＥＴ１２を覆う第１の層間絶縁膜１３と、第２の層間絶縁膜１４と、第３の層間絶縁膜１５とが設けられている。第１の層間絶縁膜１３の上には、ゲート電極１３と外部とを電気的に接続するための第１のゲート配線２５と、ドレイン領域と外部とを電気的に接続するための第１のドレイン配線２６とが、第２の層間絶縁膜１４の一部を介して相対向するように設けられている。
【選択図】 図１
【解決手段】本発明の半導体装置では、半導体基板１１と、ソース領域１６と、ドレイン領域１７と、ゲート電極１９とを有するＮ型ＭＩＳＦＥＴ１２が設けられており、半導体基板１１の上には、ＭＩＳＦＥＴ１２を覆う第１の層間絶縁膜１３と、第２の層間絶縁膜１４と、第３の層間絶縁膜１５とが設けられている。第１の層間絶縁膜１３の上には、ゲート電極１３と外部とを電気的に接続するための第１のゲート配線２５と、ドレイン領域と外部とを電気的に接続するための第１のドレイン配線２６とが、第２の層間絶縁膜１４の一部を介して相対向するように設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、内部回路を静電気による破壊から保護するために用いられる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の内部回路と外部との間の信号の送受信は、入出力パッドを介して行われる。この入出力パッドから内部回路へは、内部回路を駆動させるための信号だけではなく、外部で突発的に発生する静電気も供給される。内部回路に大きな値の静電気が供給されると、内部回路内に設けられている素子が破壊されてしまう場合がある。
【０００３】
内部回路の静電破壊を回避するために、半導体装置内における内部回路と入出力パッドとの間には、静電保護素子や、静電保護素子を有する静電保護回路が設けられている。よく用いられる静電保護素子としては、ＭＩＳＦＥＴのソース（Ｓ）−基板（Ｂ）−ドレイン（Ｄ）から構成される寄生バイポーラトランジスタがある。
【０００４】
以下に、静電保護素子の構成について、図９を参照しながら説明する。図９は、従来において、ＮＰＮ型の寄生バイポーラトランジスタを利用した半導体装置の構成を模式的に示す断面図である。
【０００５】
図９に示すように、従来の半導体装置では、内部回路８１と、半導体装置の外部と内部回路８１との間の信号の送受信を可能とする入出力パッド８２と、内部回路８１と入出力パッド８２との間に接続され、ｎ型ＭＩＳＦＥＴの構成を有する静電保護素子８３とが設けられている。静電保護素子８３は、半導体基板９０と、半導体基板９０内に互いに離間して設けられたソース領域９１およびドレイン領域９２と、ソース領域９１の上に設けられたソース電極９３と、ドレイン領域９２の上に設けられたドレイン電極９４と、半導体基板９０の上に設けられたゲート絶縁膜９５と、ゲート絶縁膜９５の上に設けられたゲート電極９６と、ゲート絶縁膜９５の側方に設けられたサイドウォールスペーサ９７と、ゲート電極９６と接続される抵抗９８とを有している。
【０００６】
静電保護素子８３のドレイン電極９４は、内部回路８１と入出力パッド８２との間に接続されている。一方、ゲート電極９６、ソース電極９３および半導体基板９０は接地電位９９に接続されることにより接地されている。静電保護素子８３が寄生バイポーラトランジスタとして機能するときには、ドレイン領域９２がコレクタ１０１となり、ソース領域９１がエミッタ１００となり、半導体基板９０のうちソース領域９１とドレイン領域９２との間に位置する領域がベース１０２となる。なお、基板抵抗１０４は、静電保護素子８３が寄生バイポーラトランジスタとして機能するときに、半導体基板９０が抵抗として機能することを模式的に示すために図示している。
【０００７】
次に、静電保護素子８３の動作原理について、再び図９を参照しながら説明する。半導体装置の外部から入出力パッド８２に、静電気による負の過剰電圧が印加された場合には、接地電位９９から入出力パッド８２の方向に電流が流れて、静電気が排出される。ここで流れる電流は、半導体基板９０のうちのｎ型のドレイン領域９２と、半導体基板９０のうち接地電位９９と接続されるｐ型の領域とからなるＰＮ接合の順方向特性に従うことから、入出力パッド８２に印加される負の過剰電圧はクランプされ、内部回路は過剰電圧から保護される。
【０００８】
一方、入出力パッド８２に正の過剰電圧が印加された場合には、静電保護素子８３の動作モードが、ＭＩＳＦＥＴからバイポーラトランジスタに切り替わる。具体的な動作について、以下に説明する。入出力パッド８２からドレイン電極９４に過剰な電圧が印加されると、ドレイン電極９４、半導体基板９０およびソース電極９３を介して接地電位９９へ電流が流れ、静電気が排出される。ドレイン電極９４への印加電圧が上昇するにつれて、Ｎ型ＭＩＳＦＥＴのドレイン領域９２端において衝突イオン化が促進されるので、基板電流１０３が徐々に増大する。基板抵抗１０４に基板電流１０３が流れると、電圧降下により、ベース１０２の電位が上昇する。ベース電位がある程度上昇すると、寄生バイポーラトランジスタが導通し、コレクタ１０１（ドレイン領域９２）からエミッタ１００（ソース領域９１）へ大電流が流れる。このようにＭＩＳＦＥＴとしての動作モードからバイポーラトランジスタとしての動作モードに切り替わるときのドレイン印加電圧をトリガ電圧という。
【０００９】
図１０は、スナップバック特性の電圧値と電流値との関係を示すグラフ図である。静電保護素子８３に流れる電流は、図１０に示すようなスナップバック特性に従うため、ドレイン電極９４における電圧はトリガ電圧以下に抑えられる。通常、トリガ電圧は内部回路素子の破壊電圧よりも低いため、内部回路は過剰電圧から保護される。
【００１０】
なお、図９に示す抵抗９８にはトリガ電圧を低下させる効果がある。その原理について以下に説明する。一般に、ＭＩＳＦＥＴのドレイン領域９２はゲート電極９６の端部とオーバーラップするように形成されているため、ゲート―ドレイン間には容量が存在する。この容量が形成された状態でドレイン電極９４に静電気による正の過剰電圧が印加されると、容量に基づく充放電電流が、ドレイン電極９４からゲート電極９６および抵抗９８を介して、接地電位９９へ瞬間的に流れる。これにより、抵抗９８による電圧降下が生じゲート電極９６の電位は上昇する。ゲート電極９６の電位が上昇するとドレイン―ソース間に流れる電流が増加するので、衝突イオン化が促進される。これにより、基板電流１０３が増加するので、基板抵抗１０４による電圧降下が大きくなってベース電位が上昇する結果、寄生バイポーラトランジスタが導通しやすくなる。以上のように、抵抗９８を設けることによって、静電気による正の過剰電圧が印加された瞬間のトリガ電圧を低下させることができる。
【００１１】
【特許文献１】
特開平３−７３５６７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、次のような不具合が生じていた。
【００１３】
一般のＭＩＳＦＥＴは、ホットキャリア注入によるゲート絶縁膜の劣化を抑制するために、ドレイン端での電界が緩和されるような不純物プロファイルに設計される。そのため、衝突イオン化によって発生する基板電流が小さくなり、基板抵抗により生ずる電圧降下が小さくなり、トリガ電圧が高くなり、寄生バイポーラトランジスタが導通しにくくなってしまう。
【００１４】
しかしながら、最近の内部回路用ＭＩＳＦＥＴのゲート絶縁膜は３ｎｍ以下まで薄膜化しており、ゲート破壊電圧も１０ボルト以下まで低電圧化してきている。
【００１５】
従って、トリガ電圧が高いと、静電気による正の過剰電圧が印加された場合に、内部回路用ＭＩＳＦＥＴのゲート絶縁膜に破壊電圧以上の電圧が印加され、ゲート絶縁膜破壊に至るということが起こり得る。
【００１６】
そこで、本発明は、スナップバック特性におけるトリガ電圧を効果的に低下させる手段を講ずることにより、静電保護能力の高い半導体装置およびその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、半導体層と、上記半導体層内に設けられたソース領域と、上記半導体層内に、上記ソース領域と離間して設けられたドレイン領域と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層の上に設けられ、上記ゲート電極を覆う第１の層間絶縁膜と、上記第１の層間絶縁膜の上に設けられ、上記ゲート電極と電気的に接続された第１のゲート配線と、上記第１の層間絶縁膜の上に設けられ、上記ドレイン領域と電気的に接続された第１のドレイン配線と、上記第１の層間絶縁膜の上に設けられ、上記第１のゲート配線および上記第１のドレイン配線を覆う第２の層間絶縁膜とを備え、上記第１のドレイン配線のうちの一部と上記第１のゲート配線のうちの一部とは、上記第２の層間絶縁膜の一部を挟んでゲート幅方向に相対向して延びていることを特徴とする。
【００１８】
これにより、第１のゲート配線と第１のドレイン配線との間に容量を保持することができるので、トリガ電圧を低下することができ、寄生バイポーラトランジスタを導通しやすくすることができる。
【００１９】
上記第２の層間絶縁膜の上に設けられ、上記第１のドレイン配線と電気的に接続された第２のドレイン配線をさらに備えていることにより、第２のドレイン配線において、ドレイン領域と半導体装置の外部の部材とを電気的に接合することができる。
【００２０】
上記第１のドレイン配線および上記第１のゲート配線の膜厚は、上記第２のドレイン配線よりも厚く設けられていることにより、より大きな値の容量を保持することができる。
【００２１】
上記第２の層間絶縁膜のうち上記第１のドレイン配線のうちの一部と上記第１のゲート配線のうちの一部とによって挟まれる部分の物質は、高誘電体であることにより、より大きな容量を保持することができる。
【００２２】
上記高誘電体は、シリコン窒化物であることが好ましい。
【００２３】
上記第２の層間絶縁膜の上に設けられ、上記第１のゲート配線と電気的に接続される第２のゲート配線と、上記第２の層間絶縁膜の上に設けられ、上記第２のドレイン配線と上記第２のゲート配線とを覆う第３の層間絶縁膜とをさらに備え、上記第２のドレイン配線のうちの一部と上記第２のゲート配線のうちの一部とは、相対向して延びていることにより、より大きな容量を保持することができる。
【００２４】
上記第３の層間絶縁膜のうち上記第２のドレイン配線のうちの一部と上記第２のゲート配線のうちの一部とによって挟まれる部分の物質は、高誘電体であることにより、より大きな容量を保持することができる。
【００２５】
上記高誘電体は、シリコン窒化物であることが好ましい。
【００２６】
上記第１の層間絶縁膜の上に設けられ、上記ソース領域に電気的に接続された第１のソース配線をさらに備え、上記第１のドレイン配線と上記第１のゲート配線との間隔よりも、上記第１のソース配線と上記第１のゲート配線との間隔の方が広いことにより、従来よりも第１のドレイン配線と第１のゲート配線との間隔が狭くなるので、より効果的に第１のドレイン配線と第１のゲート配線との間に容量を保持することができる。
【００２７】
上記ドレイン領域は、内部回路と、上記内部回路に信号を入力することができる入出力端子とに電気的に接続されることにより、入出力端子に静電気による過剰電圧が印加された場合でも、内部回路が破壊されるのを防止することができる。
【００２８】
上記ゲート電極は、抵抗と電気的に接続されていることが好ましい。
【００２９】
本発明の半導体装置の製造方法は、半導体層の上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、上記半導体層の中に、ソース領域およびドレイン領域を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記半導体層の上方に、第１の層間絶縁膜を形成する工程（ｃ）と、上記第１の層間絶縁膜の上に、上記ゲート電極と電気的に接続される第１のゲート配線を形成する工程（ｄ）と、上記第１の層間絶縁膜の上に、上記ドレイン領域と電気的に接続される第１のドレイン配線を、一部がゲート幅方向で上記第１のゲート配線の一部と相対向するように形成する工程（ｅ）と、上記第１の層間絶縁膜の上に、上記第１のゲート配線および上記第１のドレイン配線を覆う第２の層間絶縁膜を形成する工程（ｆ）とを備える。
【００３０】
これにより、第１のゲート配線と第１のドレイン配線との間に保持される容量によってトリガ電圧が低下するために、寄生バイポーラトランジスタとして導通しやすい半導体装置を得ることができる。
【００３１】
上記第２の層間絶縁膜の上に、上記第１のドレイン配線と電気的に接続される第２のドレイン配線を形成する工程（ｇ）をさらに備えることにより、第２のドレイン配線によって半導体装置の外部と電気的に接続可能な半導体装置を得ることができる。
【００３２】
上記第１のドレイン配線および上記第１のゲート配線の膜厚を、上記第２のドレイン配線よりも厚く形成することにより、より大きな値の容量の保持が可能となる。
【００３３】
上記第２の層間絶縁膜の上に、上記第１のゲート配線と電気的に接続される第２のゲート配線を、一部が上記第２のドレイン配線の一部と相対向するように形成する工程（ｈ）をさらに備えることにより、より大きな値の容量の保持が可能となる。
【００３４】
上記工程（ｈ）の後に、上記第２の層間絶縁膜の上に、少なくとも一部が高誘電体からなる第３の層間絶縁膜を形成する工程（ｊ）をさらに備えることにより、より大きな値の容量の保持が可能となる。
【００３５】
上記工程（ｆ）では、上記第２の層間絶縁膜のうちの一部を高誘電体から形成することにより、より大きな値の容量の保持が可能となる。
【００３６】
上記第１の層間絶縁膜の上に、上記ソース領域と電気的に接続される第１のソース配線を形成する工程（ｉ）をさらに備え、上記第１のドレイン配線と上記第１のゲート配線との間隔よりも、上記第１のソース配線と上記第１のゲート配線との間隔の方が広いことにより、従来よりも第１のドレイン配線と第１のゲート配線との間隔が狭い半導体装置を得ることができる。
【００３７】
【発明の実施の形態】
（第１の実施形態）
第１の実施形態では、第１のゲート配線と第１のドレイン配線との間に蓄積される容量を増加させることによってトリガ電圧を低下させる半導体装置およびその製造方法について説明する。
【００３８】
まず、本実施形態の半導体装置について、図１（ａ）〜（ｄ）を参照しながら説明する。図１（ａ）は、第１の実施形態において半導体装置のレイアウトを示す断面図であり、図１（ｂ）は半導体基板の上面上のレイアウトを示す平面図であり、図１（ｃ）は第１の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図であり、図１（ｄ）は第２の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図である。なお、図１（ａ）に示す断面は、図１（ｂ）〜（ｄ）における （Ａ）−（Ａ）線における断面である。また、図１（ａ）〜（ｄ）においては、入出力パッドと内部回路の図示を省略している。
【００３９】
図１（ａ）に示すように、本実施形態の半導体装置では、半導体基板（半導体層）１１のなかに静電保護素子としてＮ型ＭＩＳＦＥＴ１２が設けられており、半導体基板１１の上には、第１の層間絶縁膜１３、第２の層間絶縁膜１４および第３の層間絶縁膜１５が積層されている。
【００４０】
Ｎ型ＭＩＳＦＥＴ１２は、半導体基板１１の素子形成領域Ｒｒに設けられている。Ｎ型ＭＩＳＦＥＴ１２は、濃度３．５×１０１７ｃｍ−３の不純物を含む半導体基板１１と、半導体基板１１の中に互いに離間して設けられ、濃度４．０×１０２０ｃｍ−３のＮ型不純物を含むソース領域１６およびドレイン領域１７と、半導体基板１１のうちソース領域１６とドレイン領域１７とに挟まれる領域の上に設けられた、厚さ７．５ｎｍのゲート絶縁膜１８と、ゲート絶縁膜１８の上に設けられたゲート長４０ｎｍのゲート電極１９と、ゲート電極１９の側方に設けられた絶縁物からなるサイドウォールスペーサ２０とを備えている。Ｎ型ＭＩＳＦＥＴ１２のゲート電極１９およびソース領域１６は、第１のコンタクトプラグ２３を介して、第１の層間絶縁膜１３の上に設けられた第１のゲート配線２５および第１のソース配線２４によって外部と電気的に接続されている。Ｎ型ＭＩＳＦＥＴ１２のドレイン領域１７は、第１のコンタクトプラグ２３、第１のドレイン配線２６および第２のコンタクトプラグ２７および第２のドレイン配線２８によって外部と電気的に接続されている。
【００４１】
図１（ｂ）に示すように、素子形成領域Ｒｒの側方は絶縁層からなる素子分離２１によって囲まれており、素子分離２１の側方は、濃度２×１０２０ｃｍ−３のｐ型不純物を含むガードバンド２２によって囲まれている。素子形成領域Ｒｒのうちのソース領域１６、ドレイン領域１７、ゲート電極１９およびガードバンド２２の上には、第１の層間絶縁膜１３（図１（ａ）に示す）を貫通する第１のコンタクトプラグ２３が設けられている。
【００４２】
図１（ｃ）では、第１の層間絶縁膜１３の図示が省略され、第１の層間絶縁膜１３の上に設けられている部材は実線で示され、第１の層間絶縁膜１３の下方に設けられている部材は破線で示されている。なお、第１の層間絶縁膜１３は、４８０ｎｍの厚さで設けられている。図１（ｃ）に示すように、ゲート電極１９（図１（ｂ）に示す）は、厚さ２５０ｎｍの第１のゲート配線２５と電気的に接続されており、第１のゲート配線２５は、抵抗（図示せず）を介して接地電位（図示せず）に接続されている。ソース領域１６（図１（ｂ）に示す）は、厚さ２５０ｎｍの第１のソース配線２４と電気的に接続され、第１のソース配線２４は、ガードバンド２２の上に設けられている第１のコンタクトプラグ２３の上を延びて、接地電位（図示せず）に接続されている。ドレイン領域１７（図１（ｂ）に示す）は、厚さ２５０ｎｍの第１のドレイン配線２６と電気的に接続されている。第１のドレイン配線２６の上には、第２のコンタクトプラグ２７が設けられている。
【００４３】
本実施形態の半導体装置では、図１（ｃ）に示すように、第１のゲート配線２５は、ゲート電極１９の上に第１のドレイン配線２６の側面と相対向するように伸張されている。つまり、第１のゲート配線２５が、第１のコンタクトプラグ２３の上から接地電位に到達するまでの領域だけではなく、第１のドレイン配線２６の側面に沿うように、あるいは囲むように設けられている。なお、第１のゲート配線２５の一部と第１のドレイン配線２６の一部とが並行して延びる領域を容量保持部２９と呼ぶ。容量保持部２９の容量値は、第１のゲート配線２５と第１のドレイン配線２６との対向面積および間隔によって決まる。すなわち、第１のゲート配線２５と第１のドレイン配線２６との対向面積を大きく形成したり、あるいは、第１のゲート配線２５と第１のドレイン配線との間隔を狭く形成することによって、容量値の増大を図ることができる。
【００４４】
従来では、ゲート配線は、ゲートコンタクトに接続されているだけでゲート電極の上方までは伸張して形成されていないのが一般的であった。配線のレイアウトの都合により、ゲート電極の上方までゲート配線が伸張して形成されている場合、ゲート配線から第１のドレイン配線と第１のソース配線とまでの間隔（距離）は同じであった。それに対して、ゲート電極１９の上方までゲート配線を伸張して形成しており、かつ、第１のゲート配線２５から第１のドレイン配線２６までの間隔の方が、第１のゲート配線２５から第１のソース配線２４までの間隔よりも狭くなっている。特に、第１のゲート配線２５と第１のドレイン配線２６との間隔が配線レイアウトルールの最小幅（約０．２μｍ）まで小さく形成されている場合には、より大きな値の容量を保持することができる。
【００４５】
なお、第１のゲート配線２５と第１のドレイン配線２６との間の間隔を縮めるために、第１のゲート配線２５の幅を広くしてもよいし、第１のドレイン配線の幅を広くしてもよい。
【００４６】
図１（ｄ）において、第２の層間絶縁膜１４の図示は省略され、第２の層間絶縁膜１４の上に設けられている部材は実線で示され、第２の層間絶縁膜１４の下方に設けられている部材は破線で示されている。なお、第２の層間絶縁膜１４は、７００ｎｍの厚さで設けられている。第１のドレイン配線２６（図１（ｃ）に示す）は、厚さ３４０ｎｍの第２のドレイン配線２８と電気的に接続され、第２のドレイン配線２８は、入出力パッド（図示せず）と内部回路（図示せず）へと接続されている。
【００４７】
次に、本実施形態の半導体装置の製造方法について、図２（ａ）〜（ｅ）を参照しながら説明する。図２（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。
【００４８】
まず、図２（ａ）に示す工程で、通常のＮ型ＭＩＳＦＥＴの製造工程により、半導体基板１１に素子分離２１およびｐ型拡散層からなるガードバンド２２を形成し、半導体基板１１の素子形成領域Ｒｒには、ソース領域１６、ドレイン領域１７、ゲート絶縁膜１８、ゲート電極１９、サイドウォールスペーサ２０からなるＮ型ＭＩＳＦＥＴ１２を形成する。
【００４９】
次に、図２（ｂ）に示す工程で、ＣＶＤ法等により、Ｎ型ＭＩＳＦＥＴ１２の上にＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜からなる第１の層間絶縁膜１３を堆積し、ＣＭＰ処理により、第１の層間絶縁膜１３の表面を平坦化する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第１の層間絶縁膜１３を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステン（Ｗ）を埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第１のコンタクトプラグ２３を形成する。第１のコンタクトプラグ２３として、ソース領域１６、ドレイン領域１７、ゲート電極１９およびガードバンド２２に到達するものを設ける。
【００５０】
次に、図２（ｃ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｃ）に示すようなレイアウトパターンの第１のゲート配線２５、第１のソース配線２４および第１のドレイン配線２６を形成する。このとき、第１のゲート配線２５の一部と第１のドレイン配線２６の一部とが容量保持部２９となる。
【００５１】
次に、図２（ｄ）に示す工程で、ＣＶＤ法等を用いて第１の層間絶縁膜１３の上にＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積して、ＣＭＰ法によって平坦化することにより、第２の層間絶縁膜１４を形成する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第２の層間絶縁膜１４を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステンを埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第２のコンタクトプラグ２７を形成する。
【００５２】
次に、図２（ｅ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｄ）に示すようなレイアウトパターンの第２のドレイン配線２８を形成する。その後、ＣＶＤ法等によって、第２の層間絶縁膜１４の上にＦＳＧからなる第３の層間絶縁膜１５（図１（ａ）に示す）を形成する。以上の工程により、本実施形態の半導体装置が完成する。
【００５３】
本実施形態では、第１のゲート配線２５が第１のゲート電極１９の上方まで伸張して形成されており、第１のゲート配線２５と第１のドレイン配線２６が、狭い間隔を保ちつつ並行して形成されている。これにより、従来の半導体装置よりもゲート―ドレイン間容量が大きくなるので、トリガ電圧の値を低下させることができる。以下に、その理由について説明する。
【００５４】
Ｎ型ＭＩＳＦＥＴ１２のドレイン領域１７は、ゲート電極１９の端部とオーバーラップするように形成されているため、ゲート−ドレイン間には容量が存在する。容量が形成された状態でドレイン領域１７に静電気による正の過剰電圧が印加されると、容量に基づく充放電電流が、ゲート電極１９を介して接地電位（図示せず）へ瞬間的に流れる。このとき、図９に示す抵抗９８に充放電電流が流れることにより、ゲート電極１９の電位が上昇する。本実施形態の半導体装置では、ゲート−ドレイン間に保持されている容量が従来よりも多いので、ゲート電極１９の電位がより大きく上昇し、ドレイン−ソース間に流れる電流がより大きくなり、衝突イオン化が促進される。これにより、図９に示す基板電流１０３が大きくなるのでベース１０２の電位が上昇しやすくなり、トリガ電圧が低下して寄生バイポーラトランジスタが導通しやすくなる。
【００５５】
以上のように、本発明では、Ｎ型ＭＩＳＦＥＴ１２のゲート―ドレイン間容量を大きくすることにより、スナップバック特性のトリガ電圧を従来よりも低下させることができる。このことから、内部回路に大きな静電気が加わることにより不具合が生じるのを阻止することができる。
【００５６】
（第２の実施形態）
第２の実施形態では、第１の実施形態を変形した形態について説明する。
【００５７】
図３は、第２の実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置のうちで第１の実施形態と異なるのは、第１のゲート配線３０および第１のドレイン配線３１が、従来よりも厚い膜厚を有している点である。これにより、第１のゲート配線３０および第１のドレイン配線３１の膜厚は、第２のドレイン配線２８よりも厚くなっている。これは、従来の半導体装置において、微細なサイズの素子（ＭＩＳＦＥＴ）と外部とを接続するために、第１のドレイン配線よりも第２のドレイン配線の膜厚が厚く設けられているのと対照的である。なお、本実施形態の第１のドレイン配線３１およびゲート配線３０は５００ｎｂｍ以上７００ｎｍ以下の膜厚を有することが特に好ましく、この場合には、他の層などに不具合を与えることなく、より大きな容量を保持することができる。
【００５８】
本実施形態の平面的なレイアウトは、第１の実施形態における図１（ｂ）、図１（ｃ）、図１（ｄ）に示したものと同様であるので、図示および説明を省略する。
【００５９】
次に、本実施形態の半導体装置の製造方法について、図４（ａ）〜（ｅ）を参照しながら説明する。図４（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。ここで、本実施形態の半導体装置の平面的なレイアウトパターンは第１の実施形態と同様であるので、図１（ｂ）〜（ｄ）も参照する。
【００６０】
まず、図４（ａ）に示す工程で、通常のＭＩＳＦＥＴの製造工程により、半導体基板１１に素子分離２１およびｐ型拡散層からなるガードバンド２２を形成し、半導体基板１１の素子形成領域Ｒｒには、ソース領域１６、ドレイン領域１７、ゲート絶縁膜１８、ゲート電極１９、サイドウォールスペーサ２０からなるＮ型ＭＩＳＦＥＴ１２を形成する。
【００６１】
次に、図４（ｂ）に示す工程で、ＣＶＤ法等により、Ｎ型ＭＩＳＦＥＴ１２の上にＢＰＳＧ膜からなる第１の層間絶縁膜１３を堆積し、ＣＭＰ処理により、第１の層間絶縁膜１３の表面を平坦化する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第１の層間絶縁膜１３を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステン（Ｗ）を埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第１のコンタクトプラグ２３を形成する。第１のコンタクトプラグ２３として、ソース領域１６、ドレイン領域１７、ゲート電極１９およびガードバンド２２に到達するものを設ける。
【００６２】
次に、図４（ｃ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる厚さ５００ｎｍの導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｃ）に示すような平面的なレイアウトパターンを有する第１のゲート配線３０、第１のソース配線３２および第１のドレイン配線３１を形成する。このとき、第１のゲート配線３０の一部と第１のゲート配線３０の一部とは容量保持部３３となり、容量保持部３３において、第１のゲート配線３０の側面と第１のドレイン配線３１の側面とが対向する面積は第１の実施形態よりも大きくなる。
【００６３】
なお、図４（ｃ）に示す工程では、第１のドレイン配線３１、第１のゲート配線３０および第１のドレイン配線３１は、同一の導体膜からパターニングされて形成されている。そのため、第１のソース配線３２も従来よりも厚く形成されていてもよい。
【００６４】
次に、図４（ｄ）に示す工程で、ＣＶＤ法等を用いて第１の層間絶縁膜１３の上にＦＳＧ膜を堆積して、ＣＭＰ法によって平坦化することにより、第２の層間絶縁膜１４を形成する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第２の層間絶縁膜１４を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステンを埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第２のコンタクトプラグ２７を形成する。
【００６５】
次に、図４（ｅ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる厚さ３４０ｎｍの導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｄ）に示すような平面的なレイアウトパターンを有する第２のドレイン配線２８を形成する。その後、ＣＶＤ法等によって、第２の層間絶縁膜１４の上にＦＳＧからなる第３の層間絶縁膜１５（図３（ａ）に示す）を形成する。以上の工程により、本実施形態の半導体装置が完成する。
【００６６】
本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、本実施形態における第１のドレイン配線３１となる導体膜の厚さは、従来の半導体装置における第１のドレイン配線となる導体膜の厚さ（２５０ｎｍ程度）および第２のドレイン配線となる導体膜の厚さ（３４０ｎｍ程度）よりも厚く形成されている。これにより、第１の実施形態よりも、さらにゲート―ドレイン間の容量が大きくなるので、より効果的に、スナップバック特性のトリガ電圧を低下させることができる。
【００６７】
（第３の実施形態）
第３の実施形態では、第１の配線に加えて、第２の配線によってもゲート−ドレイン間の容量を保持する形態について説明する。
【００６８】
まず、本実施形態の半導体装置について、図５（ａ）〜（ｄ）を参照しながら説明する。本実施形態の半導体装置では、Ｎ型ＭＩＳＦＥＴ４２を有する半導体基板４１の上に、第１の層間絶縁膜４３、第２の層間絶縁膜４４および第３の層間絶縁膜４５が設けられている。この半導体装置において、図５（ａ）は第１の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図であり、図５（ｂ）は第２の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図であり、図５（ｃ）は半導体装置の（Ａ）−（Ａ）線に沿った構造を示す断面図であり、図５（ｄ）は半導体装置のうちで（Ａ）−（Ａ）線と垂直に交わる（Ｂ）− （Ｂ）線に沿った構造を示す断面図である。なお、図５（ａ）〜（ｄ）においては、入出力パッドと内部回路の図示を省略している。
【００６９】
第３の実施形態において、第１の実施形態と異なるのは、第１のゲート配線５５が第２のコンタクトプラグ５７を介して第２のゲート配線６０へ接続されており、第２のゲート配線６０は第２のドレイン配線５８と並行かつ近接して形成されている点である。以下に、具体的な構造について述べるが、第１の実施形態と同様の構造については説明を省略する。
【００７０】
図５（ａ）に示すように、第１の層間絶縁膜４３（図５（ｃ）に示す）の上には、厚さ２５０ｎｍの第１のソース配線５４と、第１のゲート配線５５と、第１のドレイン配線５６とが形成されている。第１のソース配線５４は、ソース領域４６（図５（ｃ）に示す）の上から、ガードバンド５２の上に設けられている第１のコンタクトプラグ５３の上を延びて、接地電位（図示せず）に接続されている。第１のゲート配線５５は、ゲート電極４９（図５（ｃ）に示す）の上に設けられ、抵抗（図示せず）を介して接地電位（図示せず）に接続されている。第１のドレイン配線５６はドレイン領域４７（図５（ｃ）に示す）の上に設けられ、その側方を第１のゲート配線５５によって囲まれている。
【００７１】
図５（ｂ）に示すように、第２の層間絶縁膜４４の上には、素子形成領域Ｒｒを覆ってゲート長方向に延びる第２のドレイン配線５８と、第２のドレイン配線５８の側方に沿って延びる第２のゲート配線６０とが設けられている。
【００７２】
半導体基板４１の上に設けられたゲート電極４９は、図５（ｃ）に示すように、第１のコンタクトプラグ５３を介して第１のゲート配線５５と接続されている。第１のゲート配線５５は、図５（ｄ）に示すように、第２のコンタクトプラグ５７を介して第２のゲート配線６０と接続されている。
【００７３】
半導体基板４１内に設けられたソース領域４６は、図５（ｃ）に示すように、第１のコンタクトプラグ５３を介して第１のソース配線５４に接続されている。
【００７４】
半導体基板４１内に設けられたドレイン領域４７は、図５（ｃ）に示すように、第１のコンタクトプラグ５３、第１のドレイン配線５６および第２のコンタクトプラグ５７を介して、第２のドレイン配線５８に接続されている。
【００７５】
次に、本実施形態の半導体装置の製造方法について、図６（ａ）〜（ｅ）を参照しながら説明する。図６（ａ）〜（ｅ）は、第３の実施形態の半導体装置の製造工程を示す、（Ｂ）−（Ｂ）線に沿った断面図である。
【００７６】
まず、図６（ａ）に示す工程で、通常のＮ型ＭＩＳＦＥＴの製造工程により、半導体基板４１に素子分離５１およびｐ型拡散層からなるガードバンド５２を形成し、半導体基板４１の素子形成領域Ｒｒには、ドレイン領域４７を含むＮ型ＭＩＳＦＥＴ４２（図５（ｃ）に示す）を形成する。
【００７７】
次に、図６（ｂ）に示す工程で、ＣＶＤ法等により、半導体基板４１の上にＢＰＳＧ膜からなる第１の層間絶縁膜４３を堆積し、ＣＭＰ処理により、第１の層間絶縁膜４３の表面を平坦化する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第１の層間絶縁膜４３を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステン（Ｗ）を埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第１のコンタクトプラグ５３を形成する。第１のコンタクトプラグ５３として、図５（ｃ）に示すソース領域４６、ドレイン領域４７、ゲート電極４９およびガードバンド５２に到達するものを設ける。
【００７８】
次に、図６（ｃ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図５（ａ）に示すようなレイアウトパターンの第１のゲート配線５５、第１のドレイン配線５６および第１のソース配線５４を形成する。
【００７９】
次に、図６（ｄ）に示す工程で、ＣＶＤ法等を用いて第１の層間絶縁膜４３の上にＦＳＧ膜を堆積して、ＣＭＰ法によって平坦化することにより、第２の層間絶縁膜４４を形成する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第２の層間絶縁膜４４を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステンを埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第２のコンタクトプラグ５７を形成する。第２のコンタクトプラグ５７として、第１のゲート配線５５および第１のドレイン配線５６に到達するものを設ける。
【００８０】
次に、図６（ｅ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜を成形することにより、図５（ｂ）に示すようなレイアウトパターンを有する第２のゲート配線６０および第２のドレイン配線５８を形成する。以上の工程により、本実施形態の半導体装置が完成する。
【００８１】
本実施形態では、第１のゲート配線５５と第１のドレイン配線５６との間だけでなく、第２のゲート配線６０と第２のドレイン配線５８との間でも容量を保持することができる。したがって、効果的にスナップバック特性のトリガ電圧を低下させることができる。このことから、内部回路に大きな静電気が加わることにより不具合が生じるのを阻止することができる。
【００８２】
（第４の実施形態）
第４の実施形態では、第３の実施形態を変形した形態について説明する。本実施形態の半導体装置の配線の平面的なレイアウトは第３の実施形態のレイアウトと同様であるので図示および説明を省略し、断面構造について図７（ａ），（ｂ）を参照しながら説明する。図７（ａ），（ｂ）は、第４の実施形態の半導体装置において、（Ａ）−（Ａ）線，（Ｂ）−（Ｂ）線（図５（ａ），（ｂ）に示す）に沿った構造を示す断面図である。
【００８３】
本実施形態のうちで第３の実施形態と異なるのは、図７（ａ），（ｂ）に示すように、第３層目の絶縁膜として高誘電体絶縁膜７１が設けられている点である。高誘電体絶縁膜７１は、第２のゲート配線６０および第２のドレイン配線５８の配線間を充填している。ここで、高誘電体とは、誘電率が５以上の物質をいい、例えばシリコン窒化膜を用いた場合には、他の領域に大きな不具合を与えることなく、より高い容量を保持することができる。
【００８４】
図８は、第４の実施形態の構造の変形例を示す断面図である。図８に示すように、第２のゲート配線６０と第２のドレイン配線５８とによって挟まれる領域に高誘電体７３が充填され、第２のゲート配線６０、第２のドレイン配線５８および高誘電体７３をを覆う絶縁膜７２が設けられていてもよい。
【００８５】
図８に示すような高誘電体７３を形成する工程を以下に説明する。まず、第２の層間絶縁膜４４の上に、第２のゲート配線６０および第２のドレイン配線５８を覆うように高誘電体膜を形成する。次に、異方性のエッチングを行なう。これにより、配線層が密集して設けられている領域、つまり、第２のゲート配線６０と第２のドレイン配線５８とにより挟まれる領域や、第２のゲート配線６０および第２のドレイン配線の側面上には、高誘電体７３が残ることになる。
【００８６】
第４の実施形態においては、第２のゲート配線６０と第２のドレイン配線５８との間により大きな容量を保持することができる。したがって、スナップバック特性のトリガ電圧を、より効果的に低下させることができる。
【００８７】
なお、図８（ａ）に示す高誘電体７３は、第１のドレイン配線５６と第１のゲート配線５５との間に設けられていてもよい。
【００８８】
【発明の効果】
本発明の半導体装置は、ゲート―ドレイン間の容量が大きくなるような配線レイアウトを備えていること、および配線間を埋める絶縁膜として高誘電体が用いられることを特徴とする。これにより、静電気による過剰電圧がドレイン領域に印加された瞬間に、ゲート電極に接続された抵抗には、ゲート−ドレイン間の容量に起因して、より大きな電流が流れるようになる。したがって、従来と比較して、抵抗における電圧降下がより大きくなってゲート電位の上昇が大きくなり、ドレイン―ソース間に流れる電流が増大する。すると、衝突イオン化がいっそう促進されて基板抵抗に流れ込む基板電流が増加するため、基板抵抗により生ずる電圧降下が大きくなりベース電位が上昇する。以上のことから、トリガ電圧が低下し、寄生バイポーラトランジスタが導通しやすくなり、より確実に、内部回路を静電気から保護することができる。
【図面の簡単な説明】
【図１】第１の実施形態において、（ａ）は半導体装置のレイアウトを示す断面図であり、（ｂ）〜（ｄ）は配線のレイアウトを示す平面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。
【図３】第２の実施形態の半導体装置の構造を示す断面図である。
【図４】（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。
【図５】第３の実施形態において、（ａ），（ｂ）は配線のレイアウトを示す平面図であり、（ｃ），（ｄ）は、（Ａ）−（Ａ）線および（Ｂ）−（Ｂ）線に沿った構造を示す断面図である。
【図６】（ａ）〜（ｅ）は、第３の実施形態の半導体装置の製造工程を示す、（Ｂ）−（Ｂ）線に沿った断面図である。
【図７】（ａ），（ｂ）は、第４の実施形態の半導体装置において、（Ａ）−（Ａ）線，（Ｂ）−（Ｂ）線に沿った構造を示す断面図である。
【図８】第４の実施形態の構造の変形例を示す断面図である。
【図９】従来において、ＮＰＮ型の寄生バイポーラトランジスタを利用した半導体装置の構成を模式的に示す断面図である。
【図１０】スナップバック特性の電圧値と電流値との関係を示すグラフ図である。
【符号の説明】
１１ 半導体基板
１２ Ｎ型ＭＩＳＦＥＴ
１３ 第１の層間絶縁膜
１４ 第２の層間絶縁膜
１５ 第３の層間絶縁膜
１６ ソース領域
１７ ドレイン領域
１８ ゲート絶縁膜
１９ ゲート電極
２０ サイドウォール
２１ 素子分離
２２ ガードバンド
２３ 第１のコンタクトプラグ
２４ 第１のソース配線
２５ 第１のゲート配線
２６ 第１のドレイン配線
２７ 第２のコンタクトプラグ
２８ 第２のドレイン配線
２９ 容量保持部
３０ 第１のゲート配線
３１ 第１のドレイン配線
３２ 第１のソース配線
３３ 容量保持部
４１ 半導体基板
４２ Ｎ型ＭＩＳＦＥＴ
４３ 第１の層間絶縁膜
４４ 第２の層間絶縁膜
４６ ソース領域
４７ ドレイン領域
４９ ゲート電極
５２ ガードバンド
５３ 第１のコンタクトプラグ
５４ 第１のソース配線
５５ 第１のゲート配線
５６ 第１のドレイン配線
５７ 第２のコンタクトプラグ
５８ 第２のドレイン配線
６０ 第２のゲート配線
７１ 高誘電体絶縁膜
７２ 絶縁膜
７３ 高誘電体
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、内部回路を静電気による破壊から保護するために用いられる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の内部回路と外部との間の信号の送受信は、入出力パッドを介して行われる。この入出力パッドから内部回路へは、内部回路を駆動させるための信号だけではなく、外部で突発的に発生する静電気も供給される。内部回路に大きな値の静電気が供給されると、内部回路内に設けられている素子が破壊されてしまう場合がある。
【０００３】
内部回路の静電破壊を回避するために、半導体装置内における内部回路と入出力パッドとの間には、静電保護素子や、静電保護素子を有する静電保護回路が設けられている。よく用いられる静電保護素子としては、ＭＩＳＦＥＴのソース（Ｓ）−基板（Ｂ）−ドレイン（Ｄ）から構成される寄生バイポーラトランジスタがある。
【０００４】
以下に、静電保護素子の構成について、図９を参照しながら説明する。図９は、従来において、ＮＰＮ型の寄生バイポーラトランジスタを利用した半導体装置の構成を模式的に示す断面図である。
【０００５】
図９に示すように、従来の半導体装置では、内部回路８１と、半導体装置の外部と内部回路８１との間の信号の送受信を可能とする入出力パッド８２と、内部回路８１と入出力パッド８２との間に接続され、ｎ型ＭＩＳＦＥＴの構成を有する静電保護素子８３とが設けられている。静電保護素子８３は、半導体基板９０と、半導体基板９０内に互いに離間して設けられたソース領域９１およびドレイン領域９２と、ソース領域９１の上に設けられたソース電極９３と、ドレイン領域９２の上に設けられたドレイン電極９４と、半導体基板９０の上に設けられたゲート絶縁膜９５と、ゲート絶縁膜９５の上に設けられたゲート電極９６と、ゲート絶縁膜９５の側方に設けられたサイドウォールスペーサ９７と、ゲート電極９６と接続される抵抗９８とを有している。
【０００６】
静電保護素子８３のドレイン電極９４は、内部回路８１と入出力パッド８２との間に接続されている。一方、ゲート電極９６、ソース電極９３および半導体基板９０は接地電位９９に接続されることにより接地されている。静電保護素子８３が寄生バイポーラトランジスタとして機能するときには、ドレイン領域９２がコレクタ１０１となり、ソース領域９１がエミッタ１００となり、半導体基板９０のうちソース領域９１とドレイン領域９２との間に位置する領域がベース１０２となる。なお、基板抵抗１０４は、静電保護素子８３が寄生バイポーラトランジスタとして機能するときに、半導体基板９０が抵抗として機能することを模式的に示すために図示している。
【０００７】
次に、静電保護素子８３の動作原理について、再び図９を参照しながら説明する。半導体装置の外部から入出力パッド８２に、静電気による負の過剰電圧が印加された場合には、接地電位９９から入出力パッド８２の方向に電流が流れて、静電気が排出される。ここで流れる電流は、半導体基板９０のうちのｎ型のドレイン領域９２と、半導体基板９０のうち接地電位９９と接続されるｐ型の領域とからなるＰＮ接合の順方向特性に従うことから、入出力パッド８２に印加される負の過剰電圧はクランプされ、内部回路は過剰電圧から保護される。
【０００８】
一方、入出力パッド８２に正の過剰電圧が印加された場合には、静電保護素子８３の動作モードが、ＭＩＳＦＥＴからバイポーラトランジスタに切り替わる。具体的な動作について、以下に説明する。入出力パッド８２からドレイン電極９４に過剰な電圧が印加されると、ドレイン電極９４、半導体基板９０およびソース電極９３を介して接地電位９９へ電流が流れ、静電気が排出される。ドレイン電極９４への印加電圧が上昇するにつれて、Ｎ型ＭＩＳＦＥＴのドレイン領域９２端において衝突イオン化が促進されるので、基板電流１０３が徐々に増大する。基板抵抗１０４に基板電流１０３が流れると、電圧降下により、ベース１０２の電位が上昇する。ベース電位がある程度上昇すると、寄生バイポーラトランジスタが導通し、コレクタ１０１（ドレイン領域９２）からエミッタ１００（ソース領域９１）へ大電流が流れる。このようにＭＩＳＦＥＴとしての動作モードからバイポーラトランジスタとしての動作モードに切り替わるときのドレイン印加電圧をトリガ電圧という。
【０００９】
図１０は、スナップバック特性の電圧値と電流値との関係を示すグラフ図である。静電保護素子８３に流れる電流は、図１０に示すようなスナップバック特性に従うため、ドレイン電極９４における電圧はトリガ電圧以下に抑えられる。通常、トリガ電圧は内部回路素子の破壊電圧よりも低いため、内部回路は過剰電圧から保護される。
【００１０】
なお、図９に示す抵抗９８にはトリガ電圧を低下させる効果がある。その原理について以下に説明する。一般に、ＭＩＳＦＥＴのドレイン領域９２はゲート電極９６の端部とオーバーラップするように形成されているため、ゲート―ドレイン間には容量が存在する。この容量が形成された状態でドレイン電極９４に静電気による正の過剰電圧が印加されると、容量に基づく充放電電流が、ドレイン電極９４からゲート電極９６および抵抗９８を介して、接地電位９９へ瞬間的に流れる。これにより、抵抗９８による電圧降下が生じゲート電極９６の電位は上昇する。ゲート電極９６の電位が上昇するとドレイン―ソース間に流れる電流が増加するので、衝突イオン化が促進される。これにより、基板電流１０３が増加するので、基板抵抗１０４による電圧降下が大きくなってベース電位が上昇する結果、寄生バイポーラトランジスタが導通しやすくなる。以上のように、抵抗９８を設けることによって、静電気による正の過剰電圧が印加された瞬間のトリガ電圧を低下させることができる。
【００１１】
【特許文献１】
特開平３−７３５６７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、次のような不具合が生じていた。
【００１３】
一般のＭＩＳＦＥＴは、ホットキャリア注入によるゲート絶縁膜の劣化を抑制するために、ドレイン端での電界が緩和されるような不純物プロファイルに設計される。そのため、衝突イオン化によって発生する基板電流が小さくなり、基板抵抗により生ずる電圧降下が小さくなり、トリガ電圧が高くなり、寄生バイポーラトランジスタが導通しにくくなってしまう。
【００１４】
しかしながら、最近の内部回路用ＭＩＳＦＥＴのゲート絶縁膜は３ｎｍ以下まで薄膜化しており、ゲート破壊電圧も１０ボルト以下まで低電圧化してきている。
【００１５】
従って、トリガ電圧が高いと、静電気による正の過剰電圧が印加された場合に、内部回路用ＭＩＳＦＥＴのゲート絶縁膜に破壊電圧以上の電圧が印加され、ゲート絶縁膜破壊に至るということが起こり得る。
【００１６】
そこで、本発明は、スナップバック特性におけるトリガ電圧を効果的に低下させる手段を講ずることにより、静電保護能力の高い半導体装置およびその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、半導体層と、上記半導体層内に設けられたソース領域と、上記半導体層内に、上記ソース領域と離間して設けられたドレイン領域と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層の上に設けられ、上記ゲート電極を覆う第１の層間絶縁膜と、上記第１の層間絶縁膜の上に設けられ、上記ゲート電極と電気的に接続された第１のゲート配線と、上記第１の層間絶縁膜の上に設けられ、上記ドレイン領域と電気的に接続された第１のドレイン配線と、上記第１の層間絶縁膜の上に設けられ、上記第１のゲート配線および上記第１のドレイン配線を覆う第２の層間絶縁膜とを備え、上記第１のドレイン配線のうちの一部と上記第１のゲート配線のうちの一部とは、上記第２の層間絶縁膜の一部を挟んでゲート幅方向に相対向して延びていることを特徴とする。
【００１８】
これにより、第１のゲート配線と第１のドレイン配線との間に容量を保持することができるので、トリガ電圧を低下することができ、寄生バイポーラトランジスタを導通しやすくすることができる。
【００１９】
上記第２の層間絶縁膜の上に設けられ、上記第１のドレイン配線と電気的に接続された第２のドレイン配線をさらに備えていることにより、第２のドレイン配線において、ドレイン領域と半導体装置の外部の部材とを電気的に接合することができる。
【００２０】
上記第１のドレイン配線および上記第１のゲート配線の膜厚は、上記第２のドレイン配線よりも厚く設けられていることにより、より大きな値の容量を保持することができる。
【００２１】
上記第２の層間絶縁膜のうち上記第１のドレイン配線のうちの一部と上記第１のゲート配線のうちの一部とによって挟まれる部分の物質は、高誘電体であることにより、より大きな容量を保持することができる。
【００２２】
上記高誘電体は、シリコン窒化物であることが好ましい。
【００２３】
上記第２の層間絶縁膜の上に設けられ、上記第１のゲート配線と電気的に接続される第２のゲート配線と、上記第２の層間絶縁膜の上に設けられ、上記第２のドレイン配線と上記第２のゲート配線とを覆う第３の層間絶縁膜とをさらに備え、上記第２のドレイン配線のうちの一部と上記第２のゲート配線のうちの一部とは、相対向して延びていることにより、より大きな容量を保持することができる。
【００２４】
上記第３の層間絶縁膜のうち上記第２のドレイン配線のうちの一部と上記第２のゲート配線のうちの一部とによって挟まれる部分の物質は、高誘電体であることにより、より大きな容量を保持することができる。
【００２５】
上記高誘電体は、シリコン窒化物であることが好ましい。
【００２６】
上記第１の層間絶縁膜の上に設けられ、上記ソース領域に電気的に接続された第１のソース配線をさらに備え、上記第１のドレイン配線と上記第１のゲート配線との間隔よりも、上記第１のソース配線と上記第１のゲート配線との間隔の方が広いことにより、従来よりも第１のドレイン配線と第１のゲート配線との間隔が狭くなるので、より効果的に第１のドレイン配線と第１のゲート配線との間に容量を保持することができる。
【００２７】
上記ドレイン領域は、内部回路と、上記内部回路に信号を入力することができる入出力端子とに電気的に接続されることにより、入出力端子に静電気による過剰電圧が印加された場合でも、内部回路が破壊されるのを防止することができる。
【００２８】
上記ゲート電極は、抵抗と電気的に接続されていることが好ましい。
【００２９】
本発明の半導体装置の製造方法は、半導体層の上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、上記半導体層の中に、ソース領域およびドレイン領域を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記半導体層の上方に、第１の層間絶縁膜を形成する工程（ｃ）と、上記第１の層間絶縁膜の上に、上記ゲート電極と電気的に接続される第１のゲート配線を形成する工程（ｄ）と、上記第１の層間絶縁膜の上に、上記ドレイン領域と電気的に接続される第１のドレイン配線を、一部がゲート幅方向で上記第１のゲート配線の一部と相対向するように形成する工程（ｅ）と、上記第１の層間絶縁膜の上に、上記第１のゲート配線および上記第１のドレイン配線を覆う第２の層間絶縁膜を形成する工程（ｆ）とを備える。
【００３０】
これにより、第１のゲート配線と第１のドレイン配線との間に保持される容量によってトリガ電圧が低下するために、寄生バイポーラトランジスタとして導通しやすい半導体装置を得ることができる。
【００３１】
上記第２の層間絶縁膜の上に、上記第１のドレイン配線と電気的に接続される第２のドレイン配線を形成する工程（ｇ）をさらに備えることにより、第２のドレイン配線によって半導体装置の外部と電気的に接続可能な半導体装置を得ることができる。
【００３２】
上記第１のドレイン配線および上記第１のゲート配線の膜厚を、上記第２のドレイン配線よりも厚く形成することにより、より大きな値の容量の保持が可能となる。
【００３３】
上記第２の層間絶縁膜の上に、上記第１のゲート配線と電気的に接続される第２のゲート配線を、一部が上記第２のドレイン配線の一部と相対向するように形成する工程（ｈ）をさらに備えることにより、より大きな値の容量の保持が可能となる。
【００３４】
上記工程（ｈ）の後に、上記第２の層間絶縁膜の上に、少なくとも一部が高誘電体からなる第３の層間絶縁膜を形成する工程（ｊ）をさらに備えることにより、より大きな値の容量の保持が可能となる。
【００３５】
上記工程（ｆ）では、上記第２の層間絶縁膜のうちの一部を高誘電体から形成することにより、より大きな値の容量の保持が可能となる。
【００３６】
上記第１の層間絶縁膜の上に、上記ソース領域と電気的に接続される第１のソース配線を形成する工程（ｉ）をさらに備え、上記第１のドレイン配線と上記第１のゲート配線との間隔よりも、上記第１のソース配線と上記第１のゲート配線との間隔の方が広いことにより、従来よりも第１のドレイン配線と第１のゲート配線との間隔が狭い半導体装置を得ることができる。
【００３７】
【発明の実施の形態】
（第１の実施形態）
第１の実施形態では、第１のゲート配線と第１のドレイン配線との間に蓄積される容量を増加させることによってトリガ電圧を低下させる半導体装置およびその製造方法について説明する。
【００３８】
まず、本実施形態の半導体装置について、図１（ａ）〜（ｄ）を参照しながら説明する。図１（ａ）は、第１の実施形態において半導体装置のレイアウトを示す断面図であり、図１（ｂ）は半導体基板の上面上のレイアウトを示す平面図であり、図１（ｃ）は第１の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図であり、図１（ｄ）は第２の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図である。なお、図１（ａ）に示す断面は、図１（ｂ）〜（ｄ）における （Ａ）−（Ａ）線における断面である。また、図１（ａ）〜（ｄ）においては、入出力パッドと内部回路の図示を省略している。
【００３９】
図１（ａ）に示すように、本実施形態の半導体装置では、半導体基板（半導体層）１１のなかに静電保護素子としてＮ型ＭＩＳＦＥＴ１２が設けられており、半導体基板１１の上には、第１の層間絶縁膜１３、第２の層間絶縁膜１４および第３の層間絶縁膜１５が積層されている。
【００４０】
Ｎ型ＭＩＳＦＥＴ１２は、半導体基板１１の素子形成領域Ｒｒに設けられている。Ｎ型ＭＩＳＦＥＴ１２は、濃度３．５×１０１７ｃｍ−３の不純物を含む半導体基板１１と、半導体基板１１の中に互いに離間して設けられ、濃度４．０×１０２０ｃｍ−３のＮ型不純物を含むソース領域１６およびドレイン領域１７と、半導体基板１１のうちソース領域１６とドレイン領域１７とに挟まれる領域の上に設けられた、厚さ７．５ｎｍのゲート絶縁膜１８と、ゲート絶縁膜１８の上に設けられたゲート長４０ｎｍのゲート電極１９と、ゲート電極１９の側方に設けられた絶縁物からなるサイドウォールスペーサ２０とを備えている。Ｎ型ＭＩＳＦＥＴ１２のゲート電極１９およびソース領域１６は、第１のコンタクトプラグ２３を介して、第１の層間絶縁膜１３の上に設けられた第１のゲート配線２５および第１のソース配線２４によって外部と電気的に接続されている。Ｎ型ＭＩＳＦＥＴ１２のドレイン領域１７は、第１のコンタクトプラグ２３、第１のドレイン配線２６および第２のコンタクトプラグ２７および第２のドレイン配線２８によって外部と電気的に接続されている。
【００４１】
図１（ｂ）に示すように、素子形成領域Ｒｒの側方は絶縁層からなる素子分離２１によって囲まれており、素子分離２１の側方は、濃度２×１０２０ｃｍ−３のｐ型不純物を含むガードバンド２２によって囲まれている。素子形成領域Ｒｒのうちのソース領域１６、ドレイン領域１７、ゲート電極１９およびガードバンド２２の上には、第１の層間絶縁膜１３（図１（ａ）に示す）を貫通する第１のコンタクトプラグ２３が設けられている。
【００４２】
図１（ｃ）では、第１の層間絶縁膜１３の図示が省略され、第１の層間絶縁膜１３の上に設けられている部材は実線で示され、第１の層間絶縁膜１３の下方に設けられている部材は破線で示されている。なお、第１の層間絶縁膜１３は、４８０ｎｍの厚さで設けられている。図１（ｃ）に示すように、ゲート電極１９（図１（ｂ）に示す）は、厚さ２５０ｎｍの第１のゲート配線２５と電気的に接続されており、第１のゲート配線２５は、抵抗（図示せず）を介して接地電位（図示せず）に接続されている。ソース領域１６（図１（ｂ）に示す）は、厚さ２５０ｎｍの第１のソース配線２４と電気的に接続され、第１のソース配線２４は、ガードバンド２２の上に設けられている第１のコンタクトプラグ２３の上を延びて、接地電位（図示せず）に接続されている。ドレイン領域１７（図１（ｂ）に示す）は、厚さ２５０ｎｍの第１のドレイン配線２６と電気的に接続されている。第１のドレイン配線２６の上には、第２のコンタクトプラグ２７が設けられている。
【００４３】
本実施形態の半導体装置では、図１（ｃ）に示すように、第１のゲート配線２５は、ゲート電極１９の上に第１のドレイン配線２６の側面と相対向するように伸張されている。つまり、第１のゲート配線２５が、第１のコンタクトプラグ２３の上から接地電位に到達するまでの領域だけではなく、第１のドレイン配線２６の側面に沿うように、あるいは囲むように設けられている。なお、第１のゲート配線２５の一部と第１のドレイン配線２６の一部とが並行して延びる領域を容量保持部２９と呼ぶ。容量保持部２９の容量値は、第１のゲート配線２５と第１のドレイン配線２６との対向面積および間隔によって決まる。すなわち、第１のゲート配線２５と第１のドレイン配線２６との対向面積を大きく形成したり、あるいは、第１のゲート配線２５と第１のドレイン配線との間隔を狭く形成することによって、容量値の増大を図ることができる。
【００４４】
従来では、ゲート配線は、ゲートコンタクトに接続されているだけでゲート電極の上方までは伸張して形成されていないのが一般的であった。配線のレイアウトの都合により、ゲート電極の上方までゲート配線が伸張して形成されている場合、ゲート配線から第１のドレイン配線と第１のソース配線とまでの間隔（距離）は同じであった。それに対して、ゲート電極１９の上方までゲート配線を伸張して形成しており、かつ、第１のゲート配線２５から第１のドレイン配線２６までの間隔の方が、第１のゲート配線２５から第１のソース配線２４までの間隔よりも狭くなっている。特に、第１のゲート配線２５と第１のドレイン配線２６との間隔が配線レイアウトルールの最小幅（約０．２μｍ）まで小さく形成されている場合には、より大きな値の容量を保持することができる。
【００４５】
なお、第１のゲート配線２５と第１のドレイン配線２６との間の間隔を縮めるために、第１のゲート配線２５の幅を広くしてもよいし、第１のドレイン配線の幅を広くしてもよい。
【００４６】
図１（ｄ）において、第２の層間絶縁膜１４の図示は省略され、第２の層間絶縁膜１４の上に設けられている部材は実線で示され、第２の層間絶縁膜１４の下方に設けられている部材は破線で示されている。なお、第２の層間絶縁膜１４は、７００ｎｍの厚さで設けられている。第１のドレイン配線２６（図１（ｃ）に示す）は、厚さ３４０ｎｍの第２のドレイン配線２８と電気的に接続され、第２のドレイン配線２８は、入出力パッド（図示せず）と内部回路（図示せず）へと接続されている。
【００４７】
次に、本実施形態の半導体装置の製造方法について、図２（ａ）〜（ｅ）を参照しながら説明する。図２（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。
【００４８】
まず、図２（ａ）に示す工程で、通常のＮ型ＭＩＳＦＥＴの製造工程により、半導体基板１１に素子分離２１およびｐ型拡散層からなるガードバンド２２を形成し、半導体基板１１の素子形成領域Ｒｒには、ソース領域１６、ドレイン領域１７、ゲート絶縁膜１８、ゲート電極１９、サイドウォールスペーサ２０からなるＮ型ＭＩＳＦＥＴ１２を形成する。
【００４９】
次に、図２（ｂ）に示す工程で、ＣＶＤ法等により、Ｎ型ＭＩＳＦＥＴ１２の上にＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜からなる第１の層間絶縁膜１３を堆積し、ＣＭＰ処理により、第１の層間絶縁膜１３の表面を平坦化する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第１の層間絶縁膜１３を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステン（Ｗ）を埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第１のコンタクトプラグ２３を形成する。第１のコンタクトプラグ２３として、ソース領域１６、ドレイン領域１７、ゲート電極１９およびガードバンド２２に到達するものを設ける。
【００５０】
次に、図２（ｃ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｃ）に示すようなレイアウトパターンの第１のゲート配線２５、第１のソース配線２４および第１のドレイン配線２６を形成する。このとき、第１のゲート配線２５の一部と第１のドレイン配線２６の一部とが容量保持部２９となる。
【００５１】
次に、図２（ｄ）に示す工程で、ＣＶＤ法等を用いて第１の層間絶縁膜１３の上にＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を堆積して、ＣＭＰ法によって平坦化することにより、第２の層間絶縁膜１４を形成する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第２の層間絶縁膜１４を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステンを埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第２のコンタクトプラグ２７を形成する。
【００５２】
次に、図２（ｅ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｄ）に示すようなレイアウトパターンの第２のドレイン配線２８を形成する。その後、ＣＶＤ法等によって、第２の層間絶縁膜１４の上にＦＳＧからなる第３の層間絶縁膜１５（図１（ａ）に示す）を形成する。以上の工程により、本実施形態の半導体装置が完成する。
【００５３】
本実施形態では、第１のゲート配線２５が第１のゲート電極１９の上方まで伸張して形成されており、第１のゲート配線２５と第１のドレイン配線２６が、狭い間隔を保ちつつ並行して形成されている。これにより、従来の半導体装置よりもゲート―ドレイン間容量が大きくなるので、トリガ電圧の値を低下させることができる。以下に、その理由について説明する。
【００５４】
Ｎ型ＭＩＳＦＥＴ１２のドレイン領域１７は、ゲート電極１９の端部とオーバーラップするように形成されているため、ゲート−ドレイン間には容量が存在する。容量が形成された状態でドレイン領域１７に静電気による正の過剰電圧が印加されると、容量に基づく充放電電流が、ゲート電極１９を介して接地電位（図示せず）へ瞬間的に流れる。このとき、図９に示す抵抗９８に充放電電流が流れることにより、ゲート電極１９の電位が上昇する。本実施形態の半導体装置では、ゲート−ドレイン間に保持されている容量が従来よりも多いので、ゲート電極１９の電位がより大きく上昇し、ドレイン−ソース間に流れる電流がより大きくなり、衝突イオン化が促進される。これにより、図９に示す基板電流１０３が大きくなるのでベース１０２の電位が上昇しやすくなり、トリガ電圧が低下して寄生バイポーラトランジスタが導通しやすくなる。
【００５５】
以上のように、本発明では、Ｎ型ＭＩＳＦＥＴ１２のゲート―ドレイン間容量を大きくすることにより、スナップバック特性のトリガ電圧を従来よりも低下させることができる。このことから、内部回路に大きな静電気が加わることにより不具合が生じるのを阻止することができる。
【００５６】
（第２の実施形態）
第２の実施形態では、第１の実施形態を変形した形態について説明する。
【００５７】
図３は、第２の実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置のうちで第１の実施形態と異なるのは、第１のゲート配線３０および第１のドレイン配線３１が、従来よりも厚い膜厚を有している点である。これにより、第１のゲート配線３０および第１のドレイン配線３１の膜厚は、第２のドレイン配線２８よりも厚くなっている。これは、従来の半導体装置において、微細なサイズの素子（ＭＩＳＦＥＴ）と外部とを接続するために、第１のドレイン配線よりも第２のドレイン配線の膜厚が厚く設けられているのと対照的である。なお、本実施形態の第１のドレイン配線３１およびゲート配線３０は５００ｎｂｍ以上７００ｎｍ以下の膜厚を有することが特に好ましく、この場合には、他の層などに不具合を与えることなく、より大きな容量を保持することができる。
【００５８】
本実施形態の平面的なレイアウトは、第１の実施形態における図１（ｂ）、図１（ｃ）、図１（ｄ）に示したものと同様であるので、図示および説明を省略する。
【００５９】
次に、本実施形態の半導体装置の製造方法について、図４（ａ）〜（ｅ）を参照しながら説明する。図４（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。ここで、本実施形態の半導体装置の平面的なレイアウトパターンは第１の実施形態と同様であるので、図１（ｂ）〜（ｄ）も参照する。
【００６０】
まず、図４（ａ）に示す工程で、通常のＭＩＳＦＥＴの製造工程により、半導体基板１１に素子分離２１およびｐ型拡散層からなるガードバンド２２を形成し、半導体基板１１の素子形成領域Ｒｒには、ソース領域１６、ドレイン領域１７、ゲート絶縁膜１８、ゲート電極１９、サイドウォールスペーサ２０からなるＮ型ＭＩＳＦＥＴ１２を形成する。
【００６１】
次に、図４（ｂ）に示す工程で、ＣＶＤ法等により、Ｎ型ＭＩＳＦＥＴ１２の上にＢＰＳＧ膜からなる第１の層間絶縁膜１３を堆積し、ＣＭＰ処理により、第１の層間絶縁膜１３の表面を平坦化する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第１の層間絶縁膜１３を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステン（Ｗ）を埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第１のコンタクトプラグ２３を形成する。第１のコンタクトプラグ２３として、ソース領域１６、ドレイン領域１７、ゲート電極１９およびガードバンド２２に到達するものを設ける。
【００６２】
次に、図４（ｃ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる厚さ５００ｎｍの導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｃ）に示すような平面的なレイアウトパターンを有する第１のゲート配線３０、第１のソース配線３２および第１のドレイン配線３１を形成する。このとき、第１のゲート配線３０の一部と第１のゲート配線３０の一部とは容量保持部３３となり、容量保持部３３において、第１のゲート配線３０の側面と第１のドレイン配線３１の側面とが対向する面積は第１の実施形態よりも大きくなる。
【００６３】
なお、図４（ｃ）に示す工程では、第１のドレイン配線３１、第１のゲート配線３０および第１のドレイン配線３１は、同一の導体膜からパターニングされて形成されている。そのため、第１のソース配線３２も従来よりも厚く形成されていてもよい。
【００６４】
次に、図４（ｄ）に示す工程で、ＣＶＤ法等を用いて第１の層間絶縁膜１３の上にＦＳＧ膜を堆積して、ＣＭＰ法によって平坦化することにより、第２の層間絶縁膜１４を形成する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第２の層間絶縁膜１４を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステンを埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第２のコンタクトプラグ２７を形成する。
【００６５】
次に、図４（ｅ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる厚さ３４０ｎｍの導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図１（ｄ）に示すような平面的なレイアウトパターンを有する第２のドレイン配線２８を形成する。その後、ＣＶＤ法等によって、第２の層間絶縁膜１４の上にＦＳＧからなる第３の層間絶縁膜１５（図３（ａ）に示す）を形成する。以上の工程により、本実施形態の半導体装置が完成する。
【００６６】
本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、本実施形態における第１のドレイン配線３１となる導体膜の厚さは、従来の半導体装置における第１のドレイン配線となる導体膜の厚さ（２５０ｎｍ程度）および第２のドレイン配線となる導体膜の厚さ（３４０ｎｍ程度）よりも厚く形成されている。これにより、第１の実施形態よりも、さらにゲート―ドレイン間の容量が大きくなるので、より効果的に、スナップバック特性のトリガ電圧を低下させることができる。
【００６７】
（第３の実施形態）
第３の実施形態では、第１の配線に加えて、第２の配線によってもゲート−ドレイン間の容量を保持する形態について説明する。
【００６８】
まず、本実施形態の半導体装置について、図５（ａ）〜（ｄ）を参照しながら説明する。本実施形態の半導体装置では、Ｎ型ＭＩＳＦＥＴ４２を有する半導体基板４１の上に、第１の層間絶縁膜４３、第２の層間絶縁膜４４および第３の層間絶縁膜４５が設けられている。この半導体装置において、図５（ａ）は第１の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図であり、図５（ｂ）は第２の層間絶縁膜の上に設けられた配線のレイアウトを示す平面図であり、図５（ｃ）は半導体装置の（Ａ）−（Ａ）線に沿った構造を示す断面図であり、図５（ｄ）は半導体装置のうちで（Ａ）−（Ａ）線と垂直に交わる（Ｂ）− （Ｂ）線に沿った構造を示す断面図である。なお、図５（ａ）〜（ｄ）においては、入出力パッドと内部回路の図示を省略している。
【００６９】
第３の実施形態において、第１の実施形態と異なるのは、第１のゲート配線５５が第２のコンタクトプラグ５７を介して第２のゲート配線６０へ接続されており、第２のゲート配線６０は第２のドレイン配線５８と並行かつ近接して形成されている点である。以下に、具体的な構造について述べるが、第１の実施形態と同様の構造については説明を省略する。
【００７０】
図５（ａ）に示すように、第１の層間絶縁膜４３（図５（ｃ）に示す）の上には、厚さ２５０ｎｍの第１のソース配線５４と、第１のゲート配線５５と、第１のドレイン配線５６とが形成されている。第１のソース配線５４は、ソース領域４６（図５（ｃ）に示す）の上から、ガードバンド５２の上に設けられている第１のコンタクトプラグ５３の上を延びて、接地電位（図示せず）に接続されている。第１のゲート配線５５は、ゲート電極４９（図５（ｃ）に示す）の上に設けられ、抵抗（図示せず）を介して接地電位（図示せず）に接続されている。第１のドレイン配線５６はドレイン領域４７（図５（ｃ）に示す）の上に設けられ、その側方を第１のゲート配線５５によって囲まれている。
【００７１】
図５（ｂ）に示すように、第２の層間絶縁膜４４の上には、素子形成領域Ｒｒを覆ってゲート長方向に延びる第２のドレイン配線５８と、第２のドレイン配線５８の側方に沿って延びる第２のゲート配線６０とが設けられている。
【００７２】
半導体基板４１の上に設けられたゲート電極４９は、図５（ｃ）に示すように、第１のコンタクトプラグ５３を介して第１のゲート配線５５と接続されている。第１のゲート配線５５は、図５（ｄ）に示すように、第２のコンタクトプラグ５７を介して第２のゲート配線６０と接続されている。
【００７３】
半導体基板４１内に設けられたソース領域４６は、図５（ｃ）に示すように、第１のコンタクトプラグ５３を介して第１のソース配線５４に接続されている。
【００７４】
半導体基板４１内に設けられたドレイン領域４７は、図５（ｃ）に示すように、第１のコンタクトプラグ５３、第１のドレイン配線５６および第２のコンタクトプラグ５７を介して、第２のドレイン配線５８に接続されている。
【００７５】
次に、本実施形態の半導体装置の製造方法について、図６（ａ）〜（ｅ）を参照しながら説明する。図６（ａ）〜（ｅ）は、第３の実施形態の半導体装置の製造工程を示す、（Ｂ）−（Ｂ）線に沿った断面図である。
【００７６】
まず、図６（ａ）に示す工程で、通常のＮ型ＭＩＳＦＥＴの製造工程により、半導体基板４１に素子分離５１およびｐ型拡散層からなるガードバンド５２を形成し、半導体基板４１の素子形成領域Ｒｒには、ドレイン領域４７を含むＮ型ＭＩＳＦＥＴ４２（図５（ｃ）に示す）を形成する。
【００７７】
次に、図６（ｂ）に示す工程で、ＣＶＤ法等により、半導体基板４１の上にＢＰＳＧ膜からなる第１の層間絶縁膜４３を堆積し、ＣＭＰ処理により、第１の層間絶縁膜４３の表面を平坦化する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第１の層間絶縁膜４３を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステン（Ｗ）を埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第１のコンタクトプラグ５３を形成する。第１のコンタクトプラグ５３として、図５（ｃ）に示すソース領域４６、ドレイン領域４７、ゲート電極４９およびガードバンド５２に到達するものを設ける。
【００７８】
次に、図６（ｃ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜をパターニングすることにより、図５（ａ）に示すようなレイアウトパターンの第１のゲート配線５５、第１のドレイン配線５６および第１のソース配線５４を形成する。
【００７９】
次に、図６（ｄ）に示す工程で、ＣＶＤ法等を用いて第１の層間絶縁膜４３の上にＦＳＧ膜を堆積して、ＣＭＰ法によって平坦化することにより、第２の層間絶縁膜４４を形成する。次いで、フォトリソグラフィ技術とドライエッチング技術により、第２の層間絶縁膜４４を貫通するコンタクトホールを形成する。その後、コンタクトホールにタングステンを埋め込み、ＣＭＰ処理によって表面を平坦化することにより、第２のコンタクトプラグ５７を形成する。第２のコンタクトプラグ５７として、第１のゲート配線５５および第１のドレイン配線５６に到達するものを設ける。
【００８０】
次に、図６（ｅ）に示す工程で、スパッタリングによりアルミニウム等の配線材料からなる導体膜を堆積する。フォトリソグラフィ技術とドライエッチング技術によって導体膜を成形することにより、図５（ｂ）に示すようなレイアウトパターンを有する第２のゲート配線６０および第２のドレイン配線５８を形成する。以上の工程により、本実施形態の半導体装置が完成する。
【００８１】
本実施形態では、第１のゲート配線５５と第１のドレイン配線５６との間だけでなく、第２のゲート配線６０と第２のドレイン配線５８との間でも容量を保持することができる。したがって、効果的にスナップバック特性のトリガ電圧を低下させることができる。このことから、内部回路に大きな静電気が加わることにより不具合が生じるのを阻止することができる。
【００８２】
（第４の実施形態）
第４の実施形態では、第３の実施形態を変形した形態について説明する。本実施形態の半導体装置の配線の平面的なレイアウトは第３の実施形態のレイアウトと同様であるので図示および説明を省略し、断面構造について図７（ａ），（ｂ）を参照しながら説明する。図７（ａ），（ｂ）は、第４の実施形態の半導体装置において、（Ａ）−（Ａ）線，（Ｂ）−（Ｂ）線（図５（ａ），（ｂ）に示す）に沿った構造を示す断面図である。
【００８３】
本実施形態のうちで第３の実施形態と異なるのは、図７（ａ），（ｂ）に示すように、第３層目の絶縁膜として高誘電体絶縁膜７１が設けられている点である。高誘電体絶縁膜７１は、第２のゲート配線６０および第２のドレイン配線５８の配線間を充填している。ここで、高誘電体とは、誘電率が５以上の物質をいい、例えばシリコン窒化膜を用いた場合には、他の領域に大きな不具合を与えることなく、より高い容量を保持することができる。
【００８４】
図８は、第４の実施形態の構造の変形例を示す断面図である。図８に示すように、第２のゲート配線６０と第２のドレイン配線５８とによって挟まれる領域に高誘電体７３が充填され、第２のゲート配線６０、第２のドレイン配線５８および高誘電体７３をを覆う絶縁膜７２が設けられていてもよい。
【００８５】
図８に示すような高誘電体７３を形成する工程を以下に説明する。まず、第２の層間絶縁膜４４の上に、第２のゲート配線６０および第２のドレイン配線５８を覆うように高誘電体膜を形成する。次に、異方性のエッチングを行なう。これにより、配線層が密集して設けられている領域、つまり、第２のゲート配線６０と第２のドレイン配線５８とにより挟まれる領域や、第２のゲート配線６０および第２のドレイン配線の側面上には、高誘電体７３が残ることになる。
【００８６】
第４の実施形態においては、第２のゲート配線６０と第２のドレイン配線５８との間により大きな容量を保持することができる。したがって、スナップバック特性のトリガ電圧を、より効果的に低下させることができる。
【００８７】
なお、図８（ａ）に示す高誘電体７３は、第１のドレイン配線５６と第１のゲート配線５５との間に設けられていてもよい。
【００８８】
【発明の効果】
本発明の半導体装置は、ゲート―ドレイン間の容量が大きくなるような配線レイアウトを備えていること、および配線間を埋める絶縁膜として高誘電体が用いられることを特徴とする。これにより、静電気による過剰電圧がドレイン領域に印加された瞬間に、ゲート電極に接続された抵抗には、ゲート−ドレイン間の容量に起因して、より大きな電流が流れるようになる。したがって、従来と比較して、抵抗における電圧降下がより大きくなってゲート電位の上昇が大きくなり、ドレイン―ソース間に流れる電流が増大する。すると、衝突イオン化がいっそう促進されて基板抵抗に流れ込む基板電流が増加するため、基板抵抗により生ずる電圧降下が大きくなりベース電位が上昇する。以上のことから、トリガ電圧が低下し、寄生バイポーラトランジスタが導通しやすくなり、より確実に、内部回路を静電気から保護することができる。
【図面の簡単な説明】
【図１】第１の実施形態において、（ａ）は半導体装置のレイアウトを示す断面図であり、（ｂ）〜（ｄ）は配線のレイアウトを示す平面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。
【図３】第２の実施形態の半導体装置の構造を示す断面図である。
【図４】（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。
【図５】第３の実施形態において、（ａ），（ｂ）は配線のレイアウトを示す平面図であり、（ｃ），（ｄ）は、（Ａ）−（Ａ）線および（Ｂ）−（Ｂ）線に沿った構造を示す断面図である。
【図６】（ａ）〜（ｅ）は、第３の実施形態の半導体装置の製造工程を示す、（Ｂ）−（Ｂ）線に沿った断面図である。
【図７】（ａ），（ｂ）は、第４の実施形態の半導体装置において、（Ａ）−（Ａ）線，（Ｂ）−（Ｂ）線に沿った構造を示す断面図である。
【図８】第４の実施形態の構造の変形例を示す断面図である。
【図９】従来において、ＮＰＮ型の寄生バイポーラトランジスタを利用した半導体装置の構成を模式的に示す断面図である。
【図１０】スナップバック特性の電圧値と電流値との関係を示すグラフ図である。
【符号の説明】
１１ 半導体基板
１２ Ｎ型ＭＩＳＦＥＴ
１３ 第１の層間絶縁膜
１４ 第２の層間絶縁膜
１５ 第３の層間絶縁膜
１６ ソース領域
１７ ドレイン領域
１８ ゲート絶縁膜
１９ ゲート電極
２０ サイドウォール
２１ 素子分離
２２ ガードバンド
２３ 第１のコンタクトプラグ
２４ 第１のソース配線
２５ 第１のゲート配線
２６ 第１のドレイン配線
２７ 第２のコンタクトプラグ
２８ 第２のドレイン配線
２９ 容量保持部
３０ 第１のゲート配線
３１ 第１のドレイン配線
３２ 第１のソース配線
３３ 容量保持部
４１ 半導体基板
４２ Ｎ型ＭＩＳＦＥＴ
４３ 第１の層間絶縁膜
４４ 第２の層間絶縁膜
４６ ソース領域
４７ ドレイン領域
４９ ゲート電極
５２ ガードバンド
５３ 第１のコンタクトプラグ
５４ 第１のソース配線
５５ 第１のゲート配線
５６ 第１のドレイン配線
５７ 第２のコンタクトプラグ
５８ 第２のドレイン配線
６０ 第２のゲート配線
７１ 高誘電体絶縁膜
７２ 絶縁膜
７３ 高誘電体
Claims (18)
- 半導体層と、
上記半導体層内に設けられたソース領域と、
上記半導体層内に、上記ソース領域と離間して設けられたドレイン領域と、
上記半導体層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記半導体層の上に設けられ、上記ゲート電極を覆う第１の層間絶縁膜と、
上記第１の層間絶縁膜の上に設けられ、上記ゲート電極と電気的に接続された第１のゲート配線と、
上記第１の層間絶縁膜の上に設けられ、上記ドレイン領域と電気的に接続された第１のドレイン配線と、
上記第１の層間絶縁膜の上に設けられ、上記第１のゲート配線および上記第１のドレイン配線を覆う第２の層間絶縁膜とを備え、
上記第１のドレイン配線のうちの一部と上記第１のゲート配線のうちの一部とは、上記第２の層間絶縁膜の一部を挟んでゲート幅方向に相対向して延びていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記第２の層間絶縁膜の上に設けられ、上記第１のドレイン配線と電気的に接続された第２のドレイン配線をさらに備えていることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記第１のドレイン配線および上記第１のゲート配線の膜厚は、上記第２のドレイン配線よりも厚く設けられていることを特徴とする半導体装置。 - 請求項２または３に記載の半導体装置において、
上記第２の層間絶縁膜のうち上記第１のドレイン配線のうちの一部と上記第１のゲート配線のうちの一部とによって挟まれる部分の物質は、高誘電体であることを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
上記高誘電体は、シリコン窒化物であることを特徴とする半導体装置。 - 請求項２〜５のうちいずれか１つに記載の半導体装置において、
上記第２の層間絶縁膜の上に設けられ、上記第１のゲート配線と電気的に接続される第２のゲート配線と、
上記第２の層間絶縁膜の上に設けられ、上記第２のドレイン配線と上記第２のゲート配線とを覆う第３の層間絶縁膜とをさらに備え、
上記第２のドレイン配線のうちの一部と上記第２のゲート配線のうちの一部とは、相対向して延びていることを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
上記第３の層間絶縁膜のうち上記第２のドレイン配線のうちの一部と上記第２のゲート配線のうちの一部とによって挟まれる部分の物質は、高誘電体であることを特徴とする半導体装置。 - 請求項７に記載の半導体装置において、
上記高誘電体は、シリコン窒化物であることを特徴とする半導体装置。 - 請求項１〜８のうちいずれか１つに記載の半導体装置において、
上記第１の層間絶縁膜の上に設けられ、上記ソース領域に電気的に接続された第１のソース配線をさらに備え、
上記第１のドレイン配線と上記第１のゲート配線との間隔よりも、上記第１のソース配線と上記第１のゲート配線との間隔の方が広いことを特徴とする半導体装置。 - 請求項１〜９のうちいずれか１つに記載の半導体装置において、
上記ドレイン領域は、内部回路と、上記内部回路に信号を入力することができる入出力端子とに電気的に接続されることを特徴とする半導体装置。 - 請求項１〜１０のうちいずれか１つに記載の半導体装置において、
上記ゲート電極は、抵抗と電気的に接続されていることを特徴とする半導体装置。 - 半導体層の上にゲート絶縁膜を介してゲート電極を形成する工程（ａ）と、
上記半導体層の中に、ソース領域およびドレイン領域を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記半導体層の上方に、第１の層間絶縁膜を形成する工程（ｃ）と、
上記第１の層間絶縁膜の上に、上記ゲート電極と電気的に接続される第１のゲート配線を形成する工程（ｄ）と、
上記第１の層間絶縁膜の上に、上記ドレイン領域と電気的に接続される第１のドレイン配線を、一部がゲート幅方向で上記第１のゲート配線の一部と相対向するように形成する工程（ｅ）と、
上記第１の層間絶縁膜の上に、上記第１のゲート配線および上記第１のドレイン配線を覆う第２の層間絶縁膜を形成する工程（ｆ）と
を備える半導体装置の製造方法。 - 請求項１２に記載の半導体装置の製造方法において、
上記第２の層間絶縁膜の上に、上記第１のドレイン配線と電気的に接続される第２のドレイン配線を形成する工程（ｇ）をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項１３に記載の半導体装置の製造方法において、
上記第１のドレイン配線および上記第１のゲート配線の膜厚を、上記第２のドレイン配線よりも厚く形成することを特徴とする半導体装置の製造方法。 - 請求項１３または１４に記載の半導体装置の製造方法において、
上記第２の層間絶縁膜の上に、上記第１のゲート配線と電気的に接続される第２のゲート配線を、一部が上記第２のドレイン配線の一部と相対向するように形成する工程（ｈ）をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項１５に記載の半導体装置の製造方法において、
上記工程（ｈ）の後に、上記第２の層間絶縁膜の上に、少なくとも一部が高誘電体からなる第３の層間絶縁膜を形成する工程（ｊ）をさらに備えることを特徴とする半導体装置の製造方法。 - 請求項１１〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｆ）では、上記第２の層間絶縁膜のうちの一部を高誘電体から形成することを特徴とする半導体装置の製造方法。 - 請求項１１〜１７のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の層間絶縁膜の上に、上記ソース領域と電気的に接続される第１のソース配線を形成する工程（ｉ）をさらに備え、
上記第１のドレイン配線と上記第１のゲート配線との間隔よりも、上記第１のソース配線と上記第１のゲート配線との間隔の方が広いことを特徴とする半導体装置の製造方法。
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