CN100367497C - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置，设置着具有半导体基板(11)、源极区(16)、漏极区(17)、栅电极(19)的N型MISFET(12)，在半导体基板(11)上设置着覆盖N型MISFET(12)的第1层间绝缘膜(13)、第2层间绝缘膜(14)、第3层间绝缘膜(15)。在第1层间绝缘膜(13)上，介有第2层间绝缘膜(14)的一部分而平行设置着旨在将栅电极(19)与外部电连接的第2栅极布线(25)和旨在将漏极区与外部电连接的第1漏极布线(26)。从而可提供静电保护能力高的半导体装置及其制造方法。
Description
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及一种为保护内部电路免受静电破坏而使用的半导体装置及其制造方法。
背景技术
在半导体装置的内部电路与外部之间的信号收发，是经过输入输出端子垫(pad)进行的。该输入输出端子垫不仅能向内部电路供送旨在驱动内部电路的信号，而且还会供送外部突然产生的静电。向内部电路供送的静电值较大时，设置在内部电路中的元件就会被破坏。
为了使内部电路免受静电破坏，在半导体装置的内部内路与输入输出端子垫之间，设置着静电保护元件，或具有静电保护元件的静电保护电路。作为常用的静电保护元件，有由MISFET的源极(S)-基板(B)-漏极(D)构成的寄生双极晶体管。
下面利用图9讲述一下静电保护元件的结构。图9是表示现有技术的利用NPN型寄生双极晶体管的半导体装置结构的示意性剖面图。
如图9所示，在现有技术的半导体装置中，设置着内部电路81；可在半导体装置的外部与内部电路81之间进行信号收发的输入输出端子垫82；在内部电路81与输入输出端子垫82之间连接的、具有N型MISFET结构的静电保护元件83。静电保护元件83具有：半导体基板90；在半导体基板90中互相分开设置的源极区91和漏极区92；在源极区91上设置的源电极93；在漏极区92上设置的漏电极94；在半导体基板90上设置的栅极绝缘膜95；在栅极绝缘膜95上设置的栅电极96；在栅极绝缘膜95的侧面设置的侧壁衬片(side wall spacer)97；以及与栅电极96连接的电阻98。
静电保护元件83的漏电极94，连接着内部电路81和输入输出端子垫82。另外，源电极93、栅电极96以及半导体基板90与接地电位99连接，从而都被接地。静电保护元件81在作为寄生双极晶体管而发挥作用时，漏极区92成为集电极101，源极区91成为发射极100，半导体基板90中位于源极区91和漏极区92之间的区域，则成为基极102。基板电阻104在静电保护元件83作为寄生双极晶体管发挥作用时半导体基板90作为电阻的功能，正如模式图所示。
下面，再使用图9对静电保护元件83的动作原理作一介绍。从半导体装置的外部，将静电造成的负向过剩(超负荷)电压，外加给输入输出端子垫82时，电流由接地电位99向输入输出端子垫82的方向流去，从而排掉静电。这时由于电流遵循由半导体基板90中的n型漏极区和半导体基板90中与接地电位99连接的p型区形成的PN结的正向特性，所以，外加给输入输出端子垫82的反向的过剩电压受到钳位，从而对内部电路进行过剩电压保护。
另一方面，当正向的过剩电压施加到输入输出端子垫82上时，静电保护元件83的动作模式就由MISFET切换成双极晶体管。下面详述其具体动作。过剩电压由输入输出端子垫82外加到漏电极94上时，电流通过漏电极94、半导体基板90以及源电极93，流向接地电位99，从而释放静电。随着漏电极94的外加电压的上升，在N型MISFET漏极区92的那一端，碰撞离子越发增多，从而使基板电流103逐渐增大，基板电流103流向基板电阻104后，就会产生电压降。在这个电压降的作用下，基极102的电位就会上升。基极电位上升到某种程度后，寄生双极晶体管就会导通，大电流就由集电极101(漏极区92)流向发射极100(源极区91)。将这种由MISFET的动作模式切换成双极晶体管的动作模式时的漏极外加电压称作触发电压。
图10是表示急变返回特性的电压值和电流值的关系的曲线图。流向静电保护元件83的电流，遵循图10所示的急变返回特性，所以漏电极94上的电压被限制在触发电压以下。通常因触发电压小于内部电路元件的击穿电压，所以可以使内部电路不受过剩电压的破坏。
此外，图9所示的电阻98，具有降低触发电压的效果。其原理是：MISFET的漏极区92，通常与栅电极96的端部重叠，所以，在栅极-漏极之间就存在着电容。在形成该电容的状态下，当静电产生的正向过剩电压施加给漏电极94上时，由电容产生的充放电电流就会通过栅电极96及电阻98，迅速从漏电极94流向接地电位99。这样，在电阻98上就会产生电压降，从而使栅电极96的电位上升。栅电极96的电位上升后，就使流向漏极-源极之间的电流增大，从而产生更多的碰撞离子。这样，基板电流103增大，基板电阻104造成的电压降随之增大，基极电位因此上升，从而使寄生双极晶体管容易导通。综上所述，设置电阻98后，可以在被施加静电产生的正向过剩电压的那一瞬间，使触发电压下降。
[专利文献1]
特开平3-73567号公报。
然而，在现有技术的半导体装置中，存在着下述问题。
在一般的MISFET中，为了抑制注入热载流子后造成的栅极绝缘膜的劣化，杂质的分布被设计成使漏极那一端的电场的变化缓慢的形态。因此，由碰撞离子导致的基板电流较小，使基板电阻造成的电压降也小，触发电压较高，导致寄生双极晶体管不易导通。
然后，近来的内部电路用MISFET的栅电极绝缘膜已薄到3nm以下，栅极破坏电压也降到10伏以下。
所以，若在触发电压较高的情况下，被施加静电造成的正向过剩电压时，内部电路用MISFET栅电极绝缘膜就要承受破坏电压以上的电压，从而可能使栅电极绝缘膜受到破坏。
发明内容
为此，本发明的目的在于，通过采用有效降低急变返回特性中的触发电压的技术，提供一种高静电保护能力的半导体装置及其制造方法。
本发明的半导体装置，其特征在于：包括：半导体层；在所述半导体层中设置的源极区；在所述半导体层中与所述源极区相离设置的漏极区；在所述半导体层上设置的栅电极绝缘膜；在所述栅电极绝缘膜上设置的栅电极；在所述半导体层上设置的覆盖所述栅电极的第1层间绝缘膜；在所述第1层间绝缘膜上设置，并与所述栅电极电连接的第1栅极布线；在所述第1层间绝缘膜上设置，并与所述漏极区电连接的第1漏极布线；以及在所述第1层间绝缘膜上设置，并覆盖所述第1栅极布线和所述第1漏极布线的第2层间绝缘膜，所述第1漏极布线中的一部分与所述第1栅极布线中的一部分，隔着所述第2层间绝缘膜的一部分，沿着栅极宽度方向相对向地延伸。
这样，由于在第1栅极布线和第1漏极布线之间能够保持电容，所以可以降低触发电压，使寄生双极晶体管容易导通。
另外，本发明的半导体装置，还包括在所述第2层间绝缘膜上设置的与所述第1漏极布线电连接的第2漏极布线，因而能在第2漏极布线中，使漏极区与半导体装置的外部电连接。
另外，本发明的半导体装置，所述第1漏极布线及所述第1栅极布线的膜厚，设置得厚于所述第2漏极布线，从而可以保持更大的电容。
另外，本发明的半导体装置，所述第2层间绝缘膜中，被所述第1漏极布线中的一部分和所述第1栅极布线的一部分夹持着的那一部分的物质，是高电介体，从而可以保持更大的电容。
另外，本发明的半导体装置，所述高电介体，最好是硅氮化物。
另外，本发明的半导体装置，还包括：在所述第2层间绝缘膜上设置与所述第1栅极布线电连接的第2栅极布线，和在所述第2层间绝缘膜上设置并覆盖所述第2漏极布线及第2栅极布线的第3层间绝缘膜，使所述第2漏极布线中的一部分和所述第2栅极布线中的一部分，对峙着延伸，这样就能保持更大的电容。
另外，本发明的半导体装置，所述第3层间绝缘膜中，被所述第2漏极布线中的一部分和所述第2栅极布线的一部分夹持着的那一部分的物质，是高电介体，因而可以保持更大的电容。
另外，本发明的半导体装置，所述高电介体，最好是硅氮化物。
另外，本发明的半导体装置，还包括：在所述第1层间绝缘膜上设置与所述源极区电连接的第1源极布线，使所述第1源极布线与所述第1栅极布线间的间隔大于所述第1漏极布线与所述第1栅极布线间的间隔。由于第1漏极布线和第1栅极布线的间隔比现有技术的小，所以能更有效地在第1漏极布线与第1栅极布线之间保持电容。
另外，本发明的半导体装置，所述漏极区与内部电路和可以将信号输送到所述内部电路的输入输出端子连接，从而在静电造成的过剩电压施加给输入输出端子时，也能防止内部电路受损。
另外，本发明的半导体装置，所述栅电极最好与电阻连接。
本发明的半导体装置的制造方法，其特征在于：包括：在半导体层上介有栅极绝缘膜地形成栅电极的工序(a)；在所述半导体层中形成源极区及漏极区的工序(b)；在所述工序(b)后，再在所述半导体层的上方形成第1层间绝缘膜的工序(c)；在所述第1层间绝缘膜上形成与所述栅电极电连接的第1栅极布线的工序(d)；在所述第1层间绝缘膜上形成与所述漏极区电连接的第1漏极布线，并使该第1漏极布线的一部分在栅极宽度方向上与所述第1栅极布线的一部分相对向的工序(e)；以及在所述第1层间绝缘膜上形成覆盖所述第1栅极布线和所述第1漏极布线的第2层间绝缘膜的工序(f)。
这样，利用第1栅极布线和第1漏极布线之间保持的电容，降低触发电压，可以制造出寄生双极晶体管易于导通的半导体装置。
另外，本发明的半导体装置的制造方法，还包括：在所述第2层间绝缘膜上形成与所述第1漏极布线电连接的第2漏极布线的工序(g)，因而可以制造出通过第2漏极布线与半导体装置的外部电连接的半导体装置。
另外，本发明的半导体装置的制造方法，使所述第1漏极布线及所述第1栅极布线的膜厚，大于所述第2漏极布线的膜厚，因而能保持更大的电容。
另外，本发明的半导体装置的制造方法，还包括：在所述第2层间绝缘膜上形成并与所述第1栅极布线电连接的第2栅极布线，并使该第2栅极布线的一部分与所述第2漏极布线的一部分相对向的工序(h)，因而可以保持更大的电容。
另外，本发明的半导体装置的制造方法，还包括：在所述工序(h)之后，在所述第2层间绝缘膜上形成至少有一部分是由高介电体构成的第3层间绝缘膜的工序(j)，因而可以使电容进一步增大。
另外，本发明的半导体装置的制造方法，在所述工序(f)中，用高介电体构成所述第2层间绝缘膜中的一部分，从而可以使电容进一步增大。
另外，本发明的半导体装置的制造方法，还包括：在所述第1层间绝缘膜上形成与所述源极区电连接的第1源极布线的工序(i)，使所述第1源极布线和所述第1栅极布线之间的间隔大于所述第1漏极布线与所述第1栅极布线之间的间隔，因而可以制造出第1源极布线与第1栅极布线的间隔比现有技术的间隔狭窄的半导体装置。
附图说明
图1 在实施例1中，(a)是表示半导体装置的布局的剖面图，(b)～(d)是表示布线配制的平面图。
图2(a)～(e)是表示实施例1的半导体装置的制造工序的剖面图。
图3 是表示实施例2的半导体装置的构造的剖面图。
图4(a)～(e)是表示实施例2的半导体装置的制造工序的剖面图。
图5 在实施例3中，(a)、(b)是表示布线配制的平面图，(c)～(d)是表示沿着(A)-(A)剖线及(B)-(B)剖线的结构剖面图。
图6(a)～(e)是表示实施例3的半导体装置的制造工序的沿着(B)-(B)剖线的剖面图。
图7 (a)、(b)是表示在实施例4的半导体装置中，沿着(A)-(A)剖线及(B)-(B)剖线的结构剖面图。
图8是表示实施例4的结构改进示例的剖面图。
图9是表示现有技术的利用NPN型的寄生双极晶体管的半导体装置的结构模式的剖面图。
图10是表示急变返回特性的电压值和电流值的关系的曲线图。
图中：
11半导体基板
12N型MISFET
13第1层间绝缘膜
14第2层间绝缘膜
15第3层间绝缘膜
16源极区
17漏极区
18栅极绝缘膜
19栅电极
20侧壁
21元件隔离
22防护间距(guard band)
23第1触头(contact plug)
24第1源极布线
25第1栅极布线
26第1漏极布线
27第2触头
28第2漏极布线
29电容保持部
30第1栅极布线
31第1漏极布线
32第1源极布线
33电容保持部
41半导体基板
42N型MISFET
43第1层间绝缘膜
44第2层间绝缘膜
45源极区
46漏极区
49栅电极
52防护间距
53第1触头
54第1源极布线
55第1栅极布线
56第1漏极布线
57第2触头
58第2漏极布线
60第2栅极布线
71高介电体绝缘膜
72绝缘膜
73高介电体
具体实施方式
(实施例1)
下面对在实施例1中，通过增加蓄积在第1栅极布线和第1漏极布线之间的电容，从而使触发电压下降的半导体装置及其制造方法作一说明。
首先，利用图1(a)～(d)，对本实施例中的半导体装置作一说明。图1(a)是表示实施例1中的半导体装置布局的剖面图，图1(b)是表示半导体基板的上面的布局的平面图，图1(c)是表示设置在第1层间绝缘膜上的布线配制的平面图，图1(a)则是表示设置在第2层间绝缘膜上的布线配制的平面图。另外，图1(a)所示的断面是图1(b)～(d)中的(A)-(A)剖线的断面。另外，在图1(a)～(d)中，没有示出输入输出端子垫及内部电路。
如图1(a)所示，在本实施例的半导体装置中，半导体基板(半导体层)11中，作为静电保护元件，设置着N型MISFET12，在半导体基板11上，层叠着第1层间绝缘膜13、第2层间绝缘膜14以及第3层间绝缘膜15。
N型MISFET12设置在半导体基板11的元件形成区Rr中。N型MISFET12包括：含有浓度为3.5×1017cm-3的杂质的半导体基板11；在半导体基板11中相互分开设置的含有浓度为4.0×1020cm-3的N型杂质的源极 16及漏极区17；在半导体基板11中被源极区16及漏极区17夹持着的区域上设置的厚度为7.5nm的绝缘膜18；在栅极绝缘膜18上设置的栅极长为40nm的栅电极19；以及在栅电极19的侧面设置的由绝缘物构成的侧壁衬片20。N型MISFET12的栅电极19及源极区16，通过第1触头23和设置在第1层间绝缘膜13上的第1栅极布线25及第1源极布线24，与外部电连接。N型MISFET12的漏极区17则通过第1触头23、第1漏极布线26、第2触头27以及第2漏极布线28与外部电连接。
如图1(b)所示，元件形成区Rr的侧面，被由绝缘层构成的元件隔离21包围着。元件隔离21的侧面，则被含有浓度为2×1020cm-3的P型杂质的防护间距22包围着。在元件形成区Rr中的源极区16、漏极区17、栅电极19及防护间距22上面，设置着贯穿第1层间绝缘膜13(见图1(a))的第1触头23。
在图1(c)中，未示出第1层间绝缘膜13。设置在第1层间绝缘膜13的上方的部件均用实线表示，设置在第1层间绝缘膜13的下方的部件则用虚线表示。另外，第1层间绝缘膜13的厚度被设置成480nm。如图1(c)所示，栅电极19(见图1(b))与厚度为250nm的第1栅极布线25电连接着。第1栅极布线25通过电阻(图中未示出)与接地电位(图中未示出)连接。源极区16(见图1(b))与厚度为250nm的第1源极布线24电连接。第1源极布线24延伸到设置在防护间距22上的第1触头23的上方后，与接地电位(图中未示出)连接。漏极区17(见图1(b))与厚度为250nm的第1漏极布线26电连接。在第1漏极布线26上，设置着第2触头27。
在本实施例的半导体装置中，如图1(c)所示，第1栅极布线25，在栅电极19的上方，与第1漏极布线26的侧面平行着伸展开来。就是说，第1栅极布线25不仅在从第1触头23的上方到接地电位的区域内设置着，而且还沿着或者围着第1漏极布线26的侧面设置着。另外，将第1栅极布线25的一部分和第1漏极布线26的一部分平行延伸的区域，称作电容保持部29。电容保持部29的电容值取决于第1栅极布线25和第1漏极布线26的对峙面积和间隔。就是说，增大第1栅极布线25和第1漏极布线26的对峙面积，或者缩小第1栅极布线25和第1漏极布线26的间隔，就能增大电容值。
以前，栅极布线通常只与栅极触点连接，而且不延伸到栅电极的上方。从布线的配置角度出发，当将栅极布线延伸到栅电极的上方时，从栅极布线到第1漏极布线和第1源极布线的间隔(距离)一样。与此不同，在本实施例中，栅极布线延伸到了栅电极19的上方，而且从第1栅极布线25到第1漏极布线26的间隔小于从第1栅极布线25到第1源极布线24的间隔。尤其是将第1栅极布线25到第1漏极布线26的间隔，小到布线配置的最小值(约0.2μm)时，就能保持更大的电容值。
另外，由于缩小了第1栅极布线25和第1漏极布线26的间隔，所以，既可以增加第1栅极布线25的宽度，也可以增加第1漏极布线26的宽度。
在图1(d)中，未示出第2层间绝缘膜14。设置在第2层间绝缘膜14的上方的部件均用实线表示，设置在第2层间绝缘膜14的下方的部件则用虚线表示。另外，第2层间绝缘膜14的厚度被设置成700nm。第1漏极布线26(见图1(c))与厚度为340nm的第2源极布线28电连接。第2漏极布线28则与输入输出端子垫(图中未示出)和内部电路(图中未示出)连接。
下面，利用图2(a)～(e)对本实施例的半导体装置制造方法作一介绍。图2(a)～(e)是表示实施例1的半导体装置的制造工序的剖面图。
首先，在图2(a)所示的工序中，采用通常的N型MISFET的制造工序，在半导体基板11上形成元件隔离21及由P型扩散层构成的防护间距22。在半导体基板11的元件形成区Rr中，形成由源极区16、漏极区17、栅极绝缘膜18、栅电极19、侧壁衬片20构成的N型MISFET12。
接着，在图2(b)所示的工序中，通过CVD等方法，在N型MISFET12上堆积由BPSG(Boron-Phospho Silicate Glass)膜构成的第1层间绝缘膜13，通过CMP处理，使第1层间绝缘膜13的表面趋于平坦。再通过光刻蚀法技术和干腐蚀技术，形成贯穿第1层间绝缘膜13的接触孔。然后将钨(W)填入接触孔，通过CMP处理，使之表面平坦，从而形成第1触头23。第1触头23被设置成到达源极区16，漏极区17，栅电极19及防护间距22的状态。
再在图2(c)所示的工序中，通过溅镀的方法，堆积由铅等布线材料构成的导体膜。再通过光刻蚀法技术和干腐蚀技术在导体膜上作布线图，从而形成图1(c)所示的配置模式的第1栅极布线25、第1源极布线24以及第1漏极布线26。这时，第1栅极布线25的一部分和第1漏极布线26的一部分成为电容保持部29。
接着，在图2(d)所示的工序中，通过CVD等方法，在第1层间绝缘膜13上堆积FSG(Fluorinated Silicate Glass)膜，通过CMP法使之趋于平坦后，就形成第2层间绝缘膜14。接着，再通过光刻蚀法技术和干腐蚀技术，形成贯穿第2层间绝缘膜14的接触孔。然后将钨(W)填入接触孔，通过CMP处理，使之趋于平坦后，就形成第2触头27。
最后，在图2(e)所示的工序中，通过溅镀堆积由铝等布线构成的导体膜。再通过光刻蚀法技术和干腐蚀技术，在导体膜上作布线图，从而形成图1(d)所示的那种配置模式的第2漏极布线28。然后，通过CVD等方法，在第2层绝缘膜14上形成由FSG构成的第3层绝缘膜15(见图1(a))。通过以上的工序，就制造出本实施例的半导体装置。
在本实施例中，第1栅极布线25延伸到了第1栅电极19的上方，第1栅极布线25和第1漏极布线26则保持有狭窄的间隔并列形成。这样，栅-漏之间的电容就比现有技术的半导体装置大，所以可以降低触发电压。下面，对其理由加以阐述。
N型MISFET12的漏极区17与栅电极19的端部重叠，所以在栅-漏之间存在着电容。在形成了电容的状态下，当由静电产生的正向过剩电压，被施加到漏极区17上时，电容产生的充放电电流就会通过栅电极19迅速流向接地电位(图中未示出)。这时，充放电电流流向图9所示的电阻98中从而使栅电极19的电位上升。在本实施例的半导体装置中，由于栅-漏之间的电容比以前大，所以栅电极19的电位上升得更高，栅-漏之间流过的电流也更大，从而加速了碰撞离子的活动。这样，由于图9所示的基板电流103增大，所以基极电流102的电位容易上升，触发电压下降，使寄生双极晶体管容易导通。
综上所述，在本发明中，通过加大N型MISFET12的栅-漏之间的电容，可以使急变返回特性的触发电压比现有技术的低，从而可以防止较大的静电施加给内部电路时对其造成的损害。
(实施例2)
实施例2是将实施例1作了改进后的方式。下面，对这种方法作一阐述。
图3是表示实施例2的半导体装置的构造的剖面图。在本实施例的半导体装置中，与实施例1的不同之处是，第1栅极布线30和第1漏极布线31，其膜厚比现有技术的厚。这样，第1栅极布线30和第1漏极布线31的膜厚，也比第2漏极布线28的厚。而在现有技术的半导体装置中，为了使微小尺寸的元件(MISFET)与外部电连接，将第2漏极布线的膜厚设置得比第1漏极布线的厚。另外，本实施例的第1栅极布线30和第1漏极布线31的膜厚以500nm～700nm为最佳。这时，既不会影响其他的层，又能保持更大的电容。
本实施例的平面布局，与实施例1中的图1(b)～(d)所示的一样，所以图示及介绍均予以省略。
下面，利用图4(a)～(e)对本实施例的半导体装置的制造方法作一介绍。图4(a)～(e)是表示实施例2的半导体装置的制造工序的剖面图。由于本实施例的半导体装置平面配制模式与实施例1一样，所以还要参阅图1(b)～(d)。
首先，在图4(a)所示的工序中，采用通常的MISFET的制造工序，在半导体基板11上形成元件隔离21及由P型扩散层构成的防护间距22。在半导体基板11的元件上形成区域Rr上形成由源极区16、漏极区17、栅极绝缘膜18及栅电极19、侧壁面衬片20构成的N型MISFET12。
接着，在图4(b)所示的工序中，通过CVD等方法，在N型MISFET12堆积由BPSG构成的第1层间绝缘膜13。再通过CMP处理，使第1层间绝缘膜13表面趋于平坦，再通过光刻蚀法技术和干腐蚀技术，形成贯穿第1层间绝缘膜13的接触孔。然后，将钨(W)填入接触孔中，采用CMP处理使之表面平坦，从而形成第1触头23。作为第1触头23，设置成到达源极区16、漏极区17、栅电极19以及防护间距22。
再接着，在图4(c)所示的工序中，通过溅镀的方法堆积由铝等布线材料构成的厚度为500nm的导体膜。再采用光刻蚀法技术和干腐蚀技术，在导体膜上作布线图，从而制造出图1(c)所示的那种平面配置模式的第1栅极布线30、第1源极布线32以及第1漏极布线31。这时，第1栅极布线30的一部分和第1漏极布线31的一部分成为电容保持部33。在电容保持部33中，第1栅极布线30和第1漏极布线31的侧面相互对峙的面积比实施例1的大。
另外，在图4(d)所示的工序中，第1栅极布线30、第1源极布线32以及第1漏极布线31是在同一个导体膜上作图而形成的。所以，第1源极布线32也可以比原来厚。
在图4(d)所示的工序中，采用CVD等方法在第1层间绝缘膜13上堆积FSG膜，并且通过CMP法使之趋于平坦，形成第2层间绝缘膜14。接着通过光刻蚀法技术和干腐蚀技术，形成贯穿第2层间绝缘膜14的接触孔。然后，将钨(W)填入接触孔中，并且通过CMP法使之平坦，从而形成第2触头27。
最后，在图4(e)所示的工序中，通过溅镀的方法堆积由铝等布线材料构成的厚度为340nm的导体膜。再采用光刻蚀法技术和干腐蚀技术，在导体膜上作布线图，从而形成具有图1(d)所示的那种平面布局模式的第2漏极布线28。然后，采用CVD等方法在第2层间绝缘膜14上形成由FSG构成的第3层间绝缘膜15(见图3(a))。通过以上工序，就可以制造出本实施例的半导体装置。
在本实施例中，可以获得与实施例1相同的效果。进一步将本实施例中充当第1漏极布线31的导体膜的厚度，做得大于现有技术的半导体装置中充当第2漏极布线31的导体膜的厚度(约为250nm)及充当第2漏极布线31的导体膜的厚度(约为340nm)。就可以使栅-漏之间的电容大于实施例1，从而可以更加有效地降低急变返回特性的触发电压。
(实施例3)
实施例3是在实施例1的布线上，加上实施例2的布线，从而保持栅-漏之间的电容。下面对这种实施例作一介绍。
首先，利用图5(a)～(d)对本实施例的半导体装置作一介绍。本实施例的半导体装置在具有N型MISFET42的半导体基板41上，设置着第1层间绝缘膜43、第2层间绝缘膜44以及第3层间绝缘膜45。在该半导体装置中，图5(a)是表示设置在第1层间绝缘膜上的布线配制的平面图，图5(b)是表示设置在第2层间绝缘膜上的布线配制的平面图，图5(c)是表示沿着半导体装置的(A)-(A)剖线的结构的剖面图，图5(d)是表示半导体装置中沿着与(A)-(A)剖线垂直相交的(B)-(B)剖线的结构的剖面图。另外，在图5(a)～(d)没有示出输入输出端子垫和内部电路。
实施例3与实施例1的不同之处是：第1栅极布线55通过第2触头57与第2栅极布线60连接，第2栅极布线60与第2漏极布线58平行而且接近。下面，叙述其具体结构，但与实施例1相同的结构则不再讲述。
如图5(a)所示，在第1层间绝缘膜43上(见图5(c))形成厚度为250nm的第1源极布线54、第1栅极布线55和第1漏极布线56。第1源极布线54从源极区46(见图5(c))的上方延伸到设置在防护间距52上的第1触头53的上方，与接地电位(图中未示出)连接。第1栅极布线55设置在栅电极49(见图5(c))的上方，通过电阻(图中未示出)与接地电位(图中未示出)连接。第1漏极布线56设置在源极区47(见图5(c))的上方，其侧面被第1栅极布线55包围着。
如图5(b)所示，在第2层间绝缘膜44上，设置着第2漏极布线58和第2栅极布线60。前者覆盖元件形成区Rr向栅极的长度方向延伸；后者则沿着第2漏极布线的侧面方向延伸。
在半导体基板41上设置的栅电极49，如图5(c)所示，通过第1触头53与第1栅极布线55连接。第1栅极布线55则如图5(d)所示，通过第2触头57与第2栅极布线60连接。
在半导体基板41中设置的源极区46，则如图5(c)所示，通过第1触头53与第1源极布线54连接。
在半导体基板41中设置的漏极区47，则如图5(c)所示，通过第1触头53、第1漏极布线56以及第2触头57，与第2漏极布线58连接。
下面，利用图6(a)～(e)对本实施例的半导体装置的制造方法加以说明。图6(a)～(e)是表示实施例3的半导体装置的制造工序的沿着(B)-(B)剖线的剖面图。
首先，在图6(a)所示的工序中，采用通常的N型MISFET的制造工序，在半导体基板41上形成元件隔离51及由P型扩散层构成的防护间距52。在半导体基板41的元件上形成区域Rr上形成包括漏极区47在内的N型MISFET12(见图5(c))。
接着，在图6(b)所示的工序中，采用CVD等方法，在半导体基板41上堆积由BPSG膜构成的第1层间绝缘膜43，再通过CMP处理，使第1层间绝缘膜43表面趋于平坦。再通过光刻蚀法技术和干腐蚀技术，形成贯穿第1层间绝缘膜43的接触孔。然后，将钨(W)填入接触孔中，采用CMP处理使之表面平坦，从而形成第1触头53。第1触头53被设置成到达图5(c)所示的源极区46、漏极区47、栅电极49以及防护间距52。
再接着，在图6(c)所示的工序中，通过溅镀的方法堆积由铝等布线材料构成的导体膜。再采用光刻蚀法技术和干腐蚀技术，在导体膜上作布线图，从而制造出图5(a)所示的那种平面配置模式的第1栅极布线55、第1源极布线54以及第1漏极布线56。
接着在图6(d)所示的工序中，采用CVD等方法在第1层间绝缘膜43上堆积FSG膜，并且通过CMP法使之趋于平坦，形成第2层间绝缘膜44。接着通过光刻蚀法技术和干腐蚀技术，形成贯穿第2层间绝缘膜44的接触孔。然后，将钨填入接触孔中，并且通过CMP法使之平坦，从而形成第2触头57。第2触头57设置成到达第1栅极布线55以及第1漏极布线56。
最后，在图6(e)所示的工序中，通过溅镀的方法堆积由铝等布线材料构成的导体膜。再采用光刻蚀法技术和干腐蚀技术，在导体膜上作布线图，从而形成具有图5(b)所示的那种平面布局模式的第2栅极布线60及第2漏极布线58。通过以上工序，就可以制造出本实施例的半导体装置。
在本实施例中，不仅能在第1栅极布线55和第1漏极布线56之间保持电容，而且还能在第2栅极布线60和第2漏极布线58之间保持电容。所以能更加有效的降低急变返回特性的触发电压。这样，就能防止大静电施加到内部电路上产生的问题。
(实施例4)
实施例4中对实施例3作了一些改进。下面对此作一介绍。
本实施例的半导体装置布线的平面配置，与实施例3的布局一样，所以不再进行图示和说明。对其断面结构，则利用图7(a)、(b)予以说明。
图7(a)、(b)是表示实施例4的半导体装置中沿着(A)-(A)剖线(B)-(B)剖线(见图5(a)、(b))的结构的剖面图。
本实施例与实施例3的不同之处，如图7(a)、(b)所示，是作为第3层的绝缘膜，设置了高介电体绝缘膜71。高介电体绝缘膜71充填在第2栅极布线60及第2漏极布线58的布线之间。在这里，所谓高介电体，是指介电常数为5以上的物质，例如使用硅氮化膜时，可以不妨碍其他区域而保持较高的电容。
图8是表示实施例4的结构改进示例的剖面图。正如该图所示，被第2栅极布线60和第2漏极布线58夹持着的区域，充填着高介电体73。也可以设置覆盖第2栅极布线60、第2漏极布线58以及高介电体73的绝缘膜72。
下面，对图8所示的形成高介电体73的工序作一说明。首先在第2层间绝缘膜44上，形成高介电体膜，以覆盖第2栅极布线60和第2漏极布线58。接着进行各向异性的腐蚀，从而使高介电体73残留在布线层密集设置的区域，即被第2栅极布线60和第2漏极布线58夹持着的区域，以及第2栅极布线60和第2漏极布线58的侧面上。
在实施例4中，可以在第2栅极布线60和第2漏极布线58之间保持更大的电容，所以可以更加有效的降低急变返回特性的触发电压。
另外，图8所示的高介电体73，也可以设置在第1漏极布线56和第1栅极布线55之间。
本发明的半导体装置，其特征在于：具有加大栅-漏之间的电容的布线配置，以及使用高介电体充当填埋布线间隙的绝缘膜。这样，由静电造成的过剩电压被施加到漏极区的瞬间，在栅-漏之间的电容的作用下，较大的电流变流过与栅电极连接的电阻。所以，与现有技术的装置相比，由电阻造成的电压降更大，栅极电位升得更高，在漏-源之间流过的电流也要增大。于是，碰撞离子更加活跃，流入基板电阻的基板电流也随之增大，从而使基板电阻造成的电压降增大，基极电位上升。最终可以使触发电压下降，寄生双极晶体管容易导通，更加可靠的保护内部电路不受静电损害。
Claims (18)
1.一种半导体装置，其特征在于：包括：半导体层；
在所述半导体层中设置的源极区；
在所述半导体层中与所述源极区相离设置的漏极区；
在所述半导体层上设置的栅电极绝缘膜；
在所述栅电极绝缘膜上设置的栅电极；
在所述半导体层上设置的覆盖所述栅电极的第1层间绝缘膜；
在所述第1层间绝缘膜上设置，并与所述栅电极电连接的第1栅极布线；
在所述第1层间绝缘膜上设置，并与所述漏极区电连接的第1漏极布线；以及
在所述第1层间绝缘膜上设置，并覆盖所述第1栅极布线和所述第1漏极布线的第2层间绝缘膜，
所述第1漏极布线中的一部分与所述第1栅极布线中的一部分，隔着所述第2层间绝缘膜的一部分，沿着栅极宽度方向相对向地延伸。
2.如权利要求1所述的半导体装置，其特征在于：还具有第2漏极布线，该第2漏极布线设置在所述第2层间绝缘膜上，并与所述第1漏极布线电连接。
3.如权利要求2所述的半导体装置，其特征在于：所述第1漏极布线及所述第1栅极布线的膜厚，设置的比所述第2漏极布线的厚。
4.如权利要求2或3所述的半导体装置，其特征在于：所述第2层间绝缘膜中被所述第1漏极布线中的一部分与所述第1栅极布线中的一部分所夹持的部分的物质，是高电介体。
5.如权利要求4所述的半导体装置，其特征在于：所述高电介体是硅氮化物。
6.如权利要求2所述的半导体装置，其特征在于：还包括：在所述第2层间绝缘膜上设置，并与所述第1栅极布线电连接的第2栅极布线；和
在所述第2层间绝缘膜上设置，并覆盖所述第2栅极布线和所述第2漏极布线的第3层间绝缘膜，
所述第2漏极布线中的一部分与所述第2栅极布线中的一部分相对向地延伸。
7.如权利要求6所述的半导体装置，其特征在于：所述第3层间绝缘膜中，被所述第2漏极布线中的一部分与所述第2栅极布线中的一部分所夹持的部分的物质，是高电介体。
8.如权利要求7所述的半导体装置，其特征在于：所述高电介体是硅氮化物。
9.如权利要求1所述的半导体装置，其特征在于：还包括：在所述第1层间绝缘膜上设置，并与所述源极区电连接的第1源极布线，
所述第1源极布线与所述第1栅极布线之间的间隔比所述第1漏极布线与所述第1栅极布线之间的间隔宽。
10.如权利要求1所述的半导体装置，其特征在于：所述漏极区，与内部电路和可以将信号输入到所述内部电路的输入输出端子电连接。
11.如权利要求1所述的半导体装置，其特征在于：所述栅电极与电阻电连接。
12.一种半导体装置的制造方法，其特征在于：包括：在半导体层上介有栅极绝缘膜地形成栅电极的工序a；
在所述半导体层中形成源极区及漏极区的工序b；
在所述工序b后，再在所述半导体层的上方形成第1层间绝缘膜的工序c；
在所述第1层间绝缘膜上形成与所述栅电极电连接的第1栅极布线的工序d；
在所述第1层间绝缘膜上形成与所述漏极区电连接的第1漏极布线，并使该第1漏极布线的一部分在栅极宽度方向上与所述第1栅极布线的一部分相对向的工序e；以及
在所述第1层间绝缘膜上形成覆盖所述第1栅极布线和所述第1漏极布线的第2层间绝缘膜的工序f。
13.如权利要求12所述的半导体装置的制造方法，其特征在于：还包括：在所述第2层间绝缘膜上形成与所述第1漏极布线电连接的第2漏极布线的工序g。
14.如权利要求13所述的半导体装置的制造方法，其特征在于：使所述第1漏极布线及所述第1栅极布线的膜厚，比所述第2漏极布线的膜厚厚。
15.如权利要求13或14所述的半导体装置的制造方法，其特征在于：还包括：在所述第2层间绝缘膜上形成与所述第1栅极布线电连接的第2栅极布线，并使该第2栅极布线的一部分与所述第2漏极布线的一部分相对向的工序h。
16.如权利要求15所述的半导体装置的制造方法，其特征在于：还包括：在上述工序h之后，再在所述第2层间绝缘膜上形成至少有一部分是由高介电体构成的第3层间绝缘膜的工序j。
17.如权利要求12所述的半导体装置的制造方法，其特征在于：在所述工序f中，所述第2层间绝缘膜的一部分是用高电介体形成的。
18.如权利要求12所述的半导体装置的制造方法，其特征在于：还包括：在所述第1层间绝缘膜上形成与所述源极区电连接的第1源极布线的工序i，
所述第1源极布线与第1栅极布线之间的间隔，宽于所述第1漏极与所述第1栅极布线之间的间隔。
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