CN100459130C - 半导体结构及其应用、尤其是限制过电压的应用 - Google Patents
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Abstract
半导体结构，具有：一个衬底；一个第一导电类型的半导体层，该层设置在衬底上及通过一个绝缘层与衬底隔开；第二导电类型的、构成在半导体层中的彼此间隔开的第一及第二层；第一导电类型的、构成在半导体层中的第三层，它与第二层形成接触；与第一层相接触的第一电极；与第二及第三层相接触的第二电极；第一导电类型的、构成在半导体层中的第四层，该层包围第二及第三层，其中该层分别与第二及第三层直接接触；及第一导电类型的、构成在半导体层中第一层下面的、具有相对该半导体层增高的搀杂的第五层；其中第一层基本上环形地围绕着第二、第三及第四层。该可单片集成的半导体结构，除应用于集成电路上过电压的可靠限制外也适于用作普通二极管。
Description
技术领域
本发明涉及一种半导体结构，它具有：一个衬底；一个第一导电类型的半导体层，该层设置在衬底上及通过一个绝缘层与衬底隔开；第二导电类型的、构成在半导体层中的彼此间隔开的第一及第二层；第一导电类型的、构成在半导体层中的第三层，它与第二层形成接触；与第一层相接触的第一电极；与第二及第三层相接触的第二电极；第一导电类型的、构成在半导体层中的第四层，该层包围第二及第三层，其中该层分别与第二及第三层直接接触；及第一导电类型的、构成在半导体层中第一层下面的、具有相对该半导体层增高的搀杂的第五层；其中第一层基本上环形地围绕着第二、第三及第四层。
背景技术
在集成电路(IC)的操作及使用时需要保护其中包含的元件及组件，以防止过电压的不利影响。对于过电压这里应理解成一种电信号，例如静电电荷放电时的过电压，该放电可由人或机器部分通过集成电路(IC)发生或由集成电路通过人或机器部分发生。这种放电过程也被称为静电放电(ESD)。
如果这个可能为若干kV的信号输入到集成电路，将在这些元件或组件上引起不可逆的变化，例如通过薄层烧穿(thin film burn-out)、丝化现象(filamentation)及接触面尖突(junction spiking)、载流子注入氧化层或氧化层破裂(charge injection或oxide rupture)可能导致整个IC的损坏。该危险尤其出现在汽车应用中，其中IC通常被构成来处理正极性的信号，当在静电放电(ESD)过程中衬底电位(地电位)短时地不为电路的低电位，由此例如使元件的二极管支路极化到流通方向，这可导致相应元件或组件的所述损坏。另一方面，正是在汽车工业应用中合乎愿望的是：一个IC的确定端子也可短时地施加低于地电位的电压，而在这里不被限制在二极管导通电压的幅值上。
所述的问题不仅存在于示范描述的传统体效应技术而且也存在于在本发明范围中的SOI技术的应用(SOI：silicon on insulator)，尤其在汽车工业领域中的应用。
基于上述集成电路受ESD影响的损坏危险，已公知了在该专门的半导体结构中为了限制短时出现的过电压可不损坏地流过很高的电流(若干安培的电流强度)，而在正常工作时保持不起作用。这种保护结构当它们触发得愈均匀及在触发状态时其欧姆电阻愈小(损耗功率小)，则安排给它的功能就能愈好地实现。在体效应技术中为了降低欧姆电阻通常在衬底中设置一个被埋入的层(buried layer)，该层在SOI技术中出于成本和/或可实现性的原因通常不存在。此外由于晶片价格高，在SOI应用中为了简单地调整电阻而加大元件从经济的观点看是无意义的。
在US 2002/0153564A1中公开了一种已预公知的半导体结构。它包括一个设置在一个SOI衬底的n搀杂的Si层中的横向双极pnp晶体管结构，该晶体管结构包括：构成在Si层中的、彼此间隔开的第一及第二p搀杂层；构成在Si层中的第三n搀杂层，它与第二层形成接触；与第一层相接触的第一电极(阳极)；与第二及第三层相接触的第二电极(阴极)；及第四n搀杂层，它构成在Si层中及连接在第二与第三层上。这种结构相应于一个其基极与发射极短路的双极性pnp晶体管。其中在所述文献的发明主题上第二、第三及第四层(阴极侧)可能地这样构成，即它以一定距离基本环形地围绕第一层(阳极)。
在阳极与阴极之间出现一定电压降时，相应于一个正ESD脉冲加在阴极或一个负ESD脉冲加在阳极上，将导致电压击穿，其中一个贫正载流子的区域从阳极侧延伸到阴极侧，该区域与在传统意义上从阴极向阳极定向的电流相关。在阴极侧的第四n搀杂层用于调整(提高)击穿电压。
在US2002/0153564A1的主题结构中被认为尤其不利的是，基于在第一(阳极)层区域中的半导体结构的具体构型形成局部场强的增高仅可达到相对不均匀的击穿特性，随之而来的是局部增高的电流及能量的转换。因此存在该半导体结构损坏的危险，其中无论如何在待限制的电压方面使用范围受到限制，
其它带有类似缺点的已预公知的半导体结构公开在US4,862,310，US5,241,210，US6,242,763B1及US2003/0162375A1中，但其中这些文献的主题原则上大多数不适用于用作ESD保护元件。
发明内容
本发明的任务在于，提出一种所述类型的半导体结构，其特点是击穿特性均匀及高的耐电流性能、高的工作可靠性及相应地宽的应用范围。
该任务将通过这样的半导体结构来解决，它具有：一个衬底；一个第一导电类型的半导体层，该层设置在衬底上及通过一个绝缘层与衬底隔开；第二导电类型的、构成在半导体层中的彼此间隔开的第一及第二层；第一导电类型的、构成在半导体层中的第三层，它与第二层形成接触；与第一层相接触的第一电极；与第二及第三层相接触的第二电极；第一导电类型的、构成在半导体层中的第四层，该层包围第二及第三层，其中该层分别与第二及第三层直接接触；及第一导电类型的、构成在半导体层中第一层下面的、具有相对该半导体层增高的搀杂的第五层；其中第一层基本上环形地围绕着第二、第三及第四层；第二层基本上环形地围绕着第三层。
通过设置在第一层-以下也称“阳极层”-下面的互补导电类型的第五层-以下也称“击穿搀杂层”-可以调节根据本发明半导体结构的箝压(Clamp-Spannung)。此外，在阳极下面设置互补的搀杂区域将导致：在阳极上不出现由于(相对)高的搀杂量引起的场强增高，该高的搀杂量可为ESD情况下损坏的起因。出于该原因，在本发明的优选实施例的范围内，第五层被构造成沿与第一层的交界面具有相对第一层的尺寸减小的尺寸。
根据本发明，第二层起到发射极的作用，其中由于共同的电极接触，即第二及第三层(“基极接触层”)的短路首先防止了晶体管的特性。在阳极上或阳极下面实现击穿后在发射极层下面的第四层(“基极搀杂层”)中的电压降将导致基极-发射极结在导通方向上的偏压，由此在发射极与集电极(第一层)之间可实现晶体管特性。为此目的，第四层可有利地以槽的(Wanne)形式包围第二及第三层，其中该层分别与第二及第三层直接接触。根据本发明构成的晶体管“转换(Schaltet)”到低欧姆状态及与此相应地用于分路可能引起损坏的电流，尤其在ESD情况下。上述的转换过程通过一个IC-UCE特性曲线表现为集电极电流陡的上升，其中集电极与发射极之间的电压(UCE)同时回跳到所谓的快速返回(Snapback)值上。接着UCE不再随电流强度的增长而改变。
基于另一特征，即第一层基本上环形地围绕着第二、第三及第四层，就得到一个相对预先公知的ESD保护结构增大的阳极面积，由此对击穿特性或耐电流性能产生更有利的影响。
根据本发明的半导体结构的一个优选的进一步构型的特征在于：第二层被设置在第一层及第三层之间；在此情况下第二层可相应于第一层基本环形地构成。
为了对专门的应用适配地调节快速返回点，在本发明一个有利的构型的范围中提出：在以第一层为一方及至少第二层、第三层及第四层为另一方之间在半导体层中设有一个绝缘结构，该绝缘结构可涉及至少局部地被绝缘介质充填的凹槽、即浅沟槽绝缘(STI)。作为绝缘介质例如可使用PECVD氧化物。该绝缘结构可被构造成基本上环状的。
在STI的下面设有一个具有相对高欧姆电阻的区域，由此在一个特别优选的进一步构型中为了其ESD特性的适配根据本发明的半导体结构，在绝缘结构的下面半导体层中设有第一导电类型的另一层，该层具有比半导体层高的搀杂。
此外可考虑，至少第二层的一个尺寸可被调整，以便调节半导体结构的截止电压。尤其是，第二层下面的电压降取决于其在集电极与基极端子之间击穿电流方向上的尺寸。
为了保证根据本发明的半导体结构在ESD情况下的所需功能，第一层、第二层及第三层最好是高搀杂的，第四层被中等至高地搀杂及第五层被中等至高地搀杂，其中要选择的搀杂浓度的数值是专业人员所熟悉的。
根据本发明的半导体结构以有利的方式既可在集成电路中用于限制过电压也可作为普通二极管使用。因此尤其在后一情况下或在待保护的IC正常工作的情况下不会由于寄生结构产生对根据本发明的半导体结构的不利影响，在一个特别优选的进一步构型中具有一个将根据本发明的半导体结构相对其余的半导体层绝缘的沟结构(trench)。
附图说明
本发明的其它特性及优点可由以下借助附图对实施例的描述中得出。附图为：
图1：根据本发明的、集成在一个IC中的半导体结构的第一概要截面图；
图2：根据本发明的、集成在一个IC中的半导体结构的沿图1中线II-II的第二概要截面图；
图3：根据本发明的半导体结构的一个IC-UCE特性曲线的概要图；及
图4：根据本发明的另一半导体结构的相应于图2的图。
具体实施方式
图1表示在根据本发明的IC过电压保护的集成半导体结构1中的第一构型。图2表示沿图1中线II-II的、与图1的图面垂直的截面。
根据本发明的第一半导体结构1具有一个SOI衬底2，它由一个硅衬底3及一个n导电型硅层4构成，在它们之间设有一个绝缘层5，该绝缘层由例如氧化硅或类似材料组成。
在硅层4中构有第一p+搀杂层6及第二p+搀杂层7，它们彼此隔开地设置。在此情况下第一层6表示一个阳极层。第二层7具有宽度B及与设置在中间的、作为阴极层的第三n+搀杂层8交界，其中从第二层7看第三n+搀杂层8被设置在背离第一层6的一侧上。在图示的实施例中第一层6及第二层7被构成为基本上环形地围绕第三层8。第二层7及第三层8被埋入在作为内n槽构成在硅层4中的第四层9中，后者包围着第二层7及第三层8并直接与它们接触。内n槽9与第一层6通过STI绝缘结构10分开，该绝缘结构10由一个带至少部分的PECVD氧化物填料12或类似物的凹槽11(沟)构成及在图示的实施例中也是环形地设置在内n槽9与第一层6之间的区域中。该STI绝缘结构10的宽度用B’表示。
在第一层6的下面并直接与其连接地设有一个第五n(+)搀杂层13；它如第一层6那样被构成环形的，它被对中地设置在第一层的下面及具有比宽度B1缩小的宽度B2，由此它延伸不到第一层的角部区域6’。第五层13的搀杂量高于硅层4的搀杂量。
根据本发明的半导体结构1相对硅层的其余部分4’，通过一个环绕的、由一个凹槽15及一个PECVD氧化物填料16或类似物组成的沟14绝缘。相应地，位于硅层4的沟14内部的部分是一个宽的外n槽。
所示半导体结构1在硅层4的上部设有一个由硼磷硅酸盐玻璃(BPSG)组成的平面化层5’，它一方面在第一层6上另一方面在第二层7及第三层8的上面具有用于金属的、例如由铝作的电极17，18的端子缺口。第一电极17与根据本发明的半导体结构1的第一层6相接触，而第二电极18既与第二层7也与第三层8相接触。在此情况下，第一电极17也如第一层6地基本环形地构成，但在其一侧上具有一个缺口19，第二电极18通过该缺口导入。
根据本发明，上述半导体结构最好用在集成电路(未示出)中用于限制或保护电路元件或组件以防止过电压，如在ESD的情况下可出现的过电压。这里主要涉及一个横向的双极性的pnp晶体管，它具有通过电极18短路连接的基极层8及发射极层7以及集电极6；内n槽9是横向pnp晶体管的基极搀杂区。
以下将借助一些过程来说明根据本发明的半导体结构在ESD的情况下的工作方式，这些过程为，当电极17暂时地处于一个相对电极18很负的电位、如电极17的负向放电时在上述搀杂的情况下该半导体结构如何运行的。对于专业人员来说显而易见的是，具有各个互补层搀杂部分的相应半导体结构可用于保护具有反向电荷符号的放电。
在上述情况下，在第一层6与位于其下的层13之间形成的二极管(pn结)被阻断，直到当电压增长超过一定的截止电压，基于内部场强及结合雪崩式载流子倍增将导致第一层(集电极)与第五层13之间的击穿，及由此导致电流流过硅层4及基极(层8，9)(雪崩效应)。
基于横向pnp晶体管的基极及发射极(层7)的共同端子，首先该半导体结构不表现出晶体管特性，这点如图3中通过首先倾斜上升及然后显著平坦的IC-UCE特性曲线可以看出，该特性曲线给出集电极上产生电流IC与集电极和发射极之间的电压UCE的关系。这相应于所述的雪崩击穿。随着基极与集电极之间电流的增长，当达到截止电压UB时沿第二层7(发射极层)之下的、一定长度B上的基极搀杂层9中的电阻路径形成足够的电压降，以用于导通方向上基极-发射极结的极化。基于由第二层7(发射极)注入基极搀杂层9的少数载流子，该极化将导致：根据本发明的晶体管“转换”到与电压下降(快速返回；见图3)及电流增高相关的低欧姆状态，该增大的电流是由于发射极与集电极之间的附加扩散电流引起的，由此该结构的载流性能约提高五倍。
快速返回点、即在该特性曲线上与基极-发射极结导通时的截止电压UB相应的点可根据上述考虑通过第二层7的宽度B的改变或也通过STI绝缘结构10的宽度B’的改变-直到忽略该宽度-来调整。
设置在阳极中第一层6下面的n(+)搀杂层13起到击穿搀杂(breakdown doping)的作用及用于箝压的调整，即用于外部接线措施的电压限制。此外，根据本发明的半导体结构可不用搀杂而以其特殊的几何构型基于高搀杂p+层6的角部6′的局部场增强来折回(brechen)，但这是相对无规则的及限制了可携带的电流或可导致该结构的损坏。
基极搀杂层9的搀杂浓度确定了该横向pnp晶体管的其它性能及可借助第四层9区域中杂质原子的注入、如砷的注入来调节。在图1及2的主题结构中该注入相应于在第四层9及第五层13的区域中，即它们借助同一掩模来进行注入。但也可以，使第四层9及第五层13以不同的强度来搀杂。
在根据图1及2的、本发明的半导体结构的一个进一步构型中，在STI绝缘结构10的下面可设置一个附加的n搀杂层20，该n搀杂层在所述图中仅由虚线表示。以此方式可减小该区域中相对高的欧姆电阻及影响半导体结构1的特性。
最后，图4表示了根据本发明的另一半导体结构1’，其中与图1及2的主题结构相反地在第一层6及第二层7或基极搀杂层9之间不存在STI绝缘结构。这种变型也是通过电阻特性来影响这样构成的半导体结构1’的性能。
根据本发明提供了可单片集成的半导体结构，它除了应用于集成电路上过电压的可靠限制外也适于用作普通二极管。
参考标号表
1，1’ 半导体结构
2 SOI-衬底
3 衬底
4，4’ 硅层
5 绝缘层
5’ 平面化层
6 第一层(集电极)
6’ 角
6” 交界面
7 第二层(发射极)
8 第三层(基极)
9 第四层(基极掺杂层)
10 绝缘结构
11 凹槽
12 绝缘介质
13 第五层(击穿-掺杂)
14 沟结构
15 凹槽
16 氧化物填料
17 第一电极
18 第二电极
19 击穿
20 n-层
B 宽度(7的)
B’ 宽度(10的)
B1 宽度(6的)
B2 宽度(13的)
IC 集电极电流
UCE 集电极-发射极电压
UB 截至电压
Claims (18)
1.半导体结构(1)，它具有：
-一个衬底(3)；
-一个第一导电类型的半导体层(4)，该半导体层设置在该衬底(3)上面及通过一个绝缘层(5)与该衬底隔开；
-一个第二导电类型的、构成在该半导体层(4)中的彼此间隔开的一个第一层(6)及一个第二层(7)；
-该第一导电类型的、一个构成在该半导体层中的第三层(8)，它与第二层(7)形成接触；
-一个与该第一层(6)相接触的第一电极(17)；
-一个与该第二层(7)及第三层(8)相接触的第二电极(18)；
-该第一导电类型的、一个构成在该半导体层(4)中的第四层(9)，该第四层包围该第二层(7)及第三层(8)，其中该第四层分别与第二层及第三层直接接触；及
-该第一导电类型的、构成在该半导体层(4)中第一层(6)下面的、具有相对该半导体层(4)增高的搀杂量的第五层(13)；
其中该第一层(6)基本上环形地围绕着该第二层(7)、第三层(8)及第四层(9)；第二层(7)基本上环形地围绕着第三层(8)。
2.根据权利要求1的半导体结构，其特征在于：该第五层(13)沿着它与该第一层(6)的交界面(6″)具有一个相对该第一层(6)的一个宽度(B1)减小的宽度(B2)。
3.根据权利要求2的半导体结构，其特征在于：该第五层(13)被中心地设置在该第一层(6)的下面。
4.根据权利要求1至3中一项的半导体结构，其特征在于：该第二层(7)被设置在该第一层(6)及该第三层(8)之间。
5.根据权利要求3的半导体结构，其特征在于：该第二层(7)被构造成大致环状的。
6.根据权利要求1至3中一项的半导体结构，其特征在于：在以该第一层(6)为一方及至少该第二层(7)、第三层(8)及第四层(9)为另一方之间在该半导体层(4)中设有一个绝缘结构(10)。
7.根据权利要求6的半导体结构，其特征在于：该绝缘结构(10)被构造成大致环状的。
8.根据权利要求6的半导体结构，其特征在于：该绝缘结构(10)被构造成至少局部地被绝缘介质(12)充填的凹槽(11)。
9.根据权利要求6的半导体结构，其特征在于：在该半导体层(4)中该绝缘结构(10)的下面设有该第一导电类型的另一层(20)，该层(20)具有比该半导体层(4)高的搀杂。
10.根据权利要求1至3中一项的半导体结构，其特征在于：至少该第二层(7)的一个宽度(B)被调整，以便调节该半导体结构(1)的一个截止电压(UB)。
11.根据权利要求1至3中一项的半导体结构，其特征在于：该第一层(6)，第二层(7)及第三层(8)是高搀杂的。
12.根据权利要求1至3中一项的半导体结构，其特征在于：该第四层(9)是中等至高搀杂的。
13.根据权利要求1至3中一项的半导体结构，其特征在于：该第五层(13)是中等至高搀杂的。
14.根据权利要求1至3中一项的半导体结构，其特征在于：具有一个将该半导体结构(1)相对其余的半导体层(4)绝缘的沟结构(14)。
15.根据权利要求1至3中一项的半导体结构，其特征在于：该第一导电类型是n导电型及该第二导电类型是p导电型。
16.根据权利要求1至3中一项的半导体结构，其特征在于：该第一导电类型是p导电型及该第二导电类型是n导电型。
17.根据权利要求1至16中一项的半导体结构的应用，用于在集成电路中限制过电压。
18.根据权利要求1至16中一项的半导体结构的应用，用作二极管。
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