JP2000022080A - 半導体素子 - Google Patents

半導体素子

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Abstract

(57)【要約】 【課題】 保護素子として用いる、素子面積の縮小を図
った半導体素子を提供する。 【解決手段】 Ｐ型半導体基板１０の表層に互いに離間
して形成されたＮ型ソース領域１２及びＮ型ドレイン領
域１４と、Ｎ型ドレイン領域１４上、ドレイン領域１４
とソース領域１２間の半導体基板１０上及びソース領域
１２上に形成されたゲート酸化膜３０と、ドレイン領域
１４とソース領域１２間に形成された絶縁膜３０上に形
成されたゲート電極１６とを有し、ゲート酸化膜３０を
貫通してソース領域１２に通じるコンタクトホールがゲ
ート電極１６に接触するように形成され、前記コンタク
トホール内に形成された配線２２を介してゲート電極１
６とソース領域１２とが電気的に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、本発明は半導体素
子に係り、特に、ＭＯＳトランジスタで構成される内部
回路を静電破壊から保護する保護回路を構成するＭＯＳ
トランジスタに関する。
【０００２】
【従来の技術】一般的に、ＭＯＳトランジスタは、論理
回路を構成する用途以外に、しばしば入出力部におい
て、外部からの静電気等による素子破壊を防止する、保
護回路を構成する素子としても用いられる。図１０に保
護回路の一例を示す。同図において、ＭＯＳトランジス
タにより構成された論理回路等の内部回路の入力側に設
けられた保護回路は、ＰＭＯＳトランジスタ２００とＮ
ＭＯＳトランジスタ２０２を有している。ＰＭＯＳトラ
ンジスタ２００のドレインはＮＭＯＳトランジスタ２０
２のドレインに接続されている。ＰＭＯＳトランジスタ
２００のソース、ゲート及び基板は共通接続されて電源
電圧ＶDDが供給され、ＮＭＯＳトランジスタ２０２のソ
ース、ゲート及び基板は共通接続され接地電位に維持さ
れている。
【０００３】またＰＭＯＳトランジスタ２００及びＮＭ
ＯＳトランジスタ２０２の接続点Ｐはパッド２０４及び
内部回路に接続されている。
【０００４】ＭＯＳトランジスタにはその素子の構造
上、ソース（バイポーラトランジスタのエミッタに相当
する。）、基板（バイポーラトランジスタのベースに相
当する。）、ドレイン（バイポーラトランジスタのコレ
クタに相当する。）で構成されるバイポーラトランジス
タが寄生的に存在している。図１０において保護素子と
して用いるＭＯＳトランジスタの動作は、ＮＭＯＳトラ
ンジスタ２０２を例にとると、例えば、接続点Ｐを介し
てＮ型ドレイン拡散層に静電気による＋極性のサージ電
圧が印加された場合、Ｎ型ドレイン拡散層とＰ型基板と
のＰＮ接合がアバランシェブレークダウンする。このと
き基板中に流れるアバランシェ電流は、基板の電位を上
昇させるため、Ｎ型ソース拡散層とＰ型基板との接合が
導通し、保護素子として用いるＮＭＯＳトランジスタ２
０２により形成されるＮＰＮ寄生パイポーラトランジス
タが導通状態となる。この結果、保護素子の耐圧は寄生
バイポーラトランジスタのエミッタ−コレクタ間の耐
圧、すなわちエミッタ−コレクタ間耐圧（ＢＶｃｅｏ）
を示すようになる。このエミッタ−コレクタ間耐圧は、
内部回路のＭＯＳトランジスタの耐圧（ＢＶｓｄ）より
低くなるように設定されているため、サージ電圧による
ブレークダウンは保護素子のみで起きるようになる。こ
の結果、サージ電圧により生ずるサージ電流はＮＭＯＳ
トランジスタ２０２を介して接地側に流れる。
【０００５】このようにＭＯＳトランジスタを用いた保
護素子は、寄生バイポーラトランジスタを利用して内部
回路をサージ電圧から保護している。
【０００６】
【発明が解決しようとする課題】上述した保護素子は、
サージ電流がゲート幅（ベース長）方向に分散して流れ
るため、ゲート幅を拡げて単位ゲート幅当たりの電流密
度を小さくすることにより、電流集中による熱暴走を防
ぎ、静電破壊耐量を向上することができる。
【０００７】しかしながら、ＪＩＳ等の規格により定め
られている静電破壊耐量を満足するためには数百μｍも
のゲート幅が必要であるため、保護素子の面積が大きく
なるという問題があった。このため集積回路のパターン
設計者は、図１１に示すように保護素子を櫛歯状に形成
する等により素子面積の縮小化を図るが、ソース、ドレ
イン、基板、ゲート電極の各々と配線とを接続するコン
タクトホールが多数あり、ソース領域及びドレイン領域
等は、これらに通じるコンタクトホールを形成する時の
合わせ余裕等を考慮した寸法にする必要があった。図１
１において、２１０はゲート電極、２１２はソース領
域、ゲート電極及び基板が共通接続された共通配線、２
１４はドレイン領域に接続されるドレイン配線であり、
これらが櫛歯状に形成されている。
【０００８】本発明は、保護素子として用いる、素子面
積の縮小を図った半導体素子を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、第１導電型の半導体基板の
表層に互いに離間して形成された第２導電型のソース領
域及び第２導電型のドレイン領域と、前記ドレイン領域
上、該ドレイン領域と前記ソース領域間の半導体基板上
及び前記ソース領域上に形成された絶縁膜と、前記ドレ
イン領域と前記ソース領域間に形成された絶縁膜上に形
成された制御電極層とを有し、前記絶縁膜を貫通して前
記ソース領域に通じるコンタクトホールが前記制御電極
層に接触するように形成され、前記コンタクトホール内
に形成された配線を介して前記制御電極層と前記ソース
領域とが電気的に接続されていることを特徴とする。
【００１０】請求項１に記載の半導体素子によれば、ソ
ース領域に通じるコンタクトホールが制御電極層に接触
するように形成され、コンタクトホール内に形成された
配線を介して制御電極層とソース領域とが電気的に接続
されるように構成したので、ソース領域及び制御電極層
にそれぞれ、接続するための配線を設けるためのコンタ
クトホールは１つ配置するだけで済み、それ故素子面積
の縮小化が図れる。
【００１１】請求項２に記載の発明は、第１導電型の半
導体基板の表層に形成された第２導電型のドレイン領域
と、前記ドレイン領域を含む前記半導体基板上に形成さ
れた絶縁膜と、前記絶縁膜上に前記ドレイン領域の端部
から該ドレイン領域以外の領域に向かう方向に延在する
ように形成された制御電極層と、前記半導体基板表面に
沿って前記ドレイン領域から離間した領域に、前記制御
電極層及び絶縁膜を貫通して前記半導体基板表面に到達
するように形成されたコンタクトホールと、前記コンタ
クトホール内の前記第１導電型の半導体基板の表層に形
成された第２導電型ソース領域とを有し、前記コンタク
トホール内に形成された配線を介して前記制御電極層と
前記ソース領域とが電気的に接続されていることを特徴
とする。
【００１２】請求項２に記載の半導体素子によれば、ソ
ース領域に通じるコンタクトホールを制御電極層及び絶
縁膜を貫通するように形成し、このコンタクトホールを
介してソース領域を形成するようにしたので、ソース領
域をコンタクトホールを介して自己整合的に形成できる
と共に、請求項１に記載の半導体素子に比して更に素子
面積の縮小化が図れる。
【００１３】請求項３に記載の発明は、請求項２に記載
の半導体素子において、前記コンタクトホール側壁に高
抵抗導電膜が形成され、該高抵抗導電膜及び前記配線を
介して前記制御電極層と前記ソース領域とが電気的に接
続されていることを特徴とする。
【００１４】請求項３に記載の半導体素子によれば、ソ
ース領域に通じるコンタクトホール側壁に形成された高
抵抗導電膜及び配線を介して制御電極層とソース領域と
を電気的に接続するようにしたので、絶縁膜を介して制
御電極層からドレイン領域に流れるサージ電流を低減で
きるため、サージ電流による絶縁膜が絶縁破壊するのを
防止でき、静電破壊耐量の向上が図れる。
【００１５】請求項４に記載の発明は、第１導電型の半
導体基板上に形成された絶縁膜と、前記絶縁膜上に形成
された制御電極層と、前記制御電極層上の離間した位置
に前記制御電極層を貫通して前記半導体基板表面まで到
達するように形成された第１、第２のコンタクトホール
と、前記第１のコンタクトホール内の前記半導体基板の
表層に形成された第２導電型ソース領域と、前記第２の
コンタクトホール内の前記半導体基板の表層に形成され
た第２導電型ドレイン領域とを有し、前記第１のコンタ
クトホール内に形成された配線を介して前記制御電極層
と前記ソース領域とが電気的に接続され、かつ第２のコ
ンタクトホール側壁に絶縁膜が形成されていることを特
徴とする。
【００１６】請求項４に記載の半導体素子によれば、制
御電極層上の離間した位置に制御電極層を貫通して半導
体基板表面まで到達する２つのコンタクトホールを形成
し、これら２つのコンタクトホール内の半導体基板の表
層にソース領域及びドレイン領域をそれぞれ形成し、か
つドレイン領域に通じるコンタクトホールの側壁に絶縁
膜を形成するようにしたので、ソース領域及びドレイン
領域を自己整合的に形成することができ、２つの各コン
タクトホールとソース領域、ドレイン領域との合わせ余
裕が不要となり、請求項２に記載の半導体素子より素子
面積を縮小化することが可能となる。
【００１７】請求項５に記載の発明は、第１導電型の半
導体基板の表層に互いに離間して形成された第２導電型
のソース領域及び第２導電型のドレイン領域と、前記ド
レイン領域上及び該ドレイン領域と前記ソース領域間の
前記半導体基板上に形成された絶縁膜と、前記絶縁膜及
びソース領域上に形成され、該ソース領域と電気的に接
続された制御電極層と、を有することを特徴とする。
【００１８】請求項５に記載の半導体素子によれば、制
御電極層自体を制御電極層とソース領域とを直接、電気
的に接続する配線として使用するようにしたので、制御
電極層とソース領域とを接続する配線が不要となり、ド
レイン領域側の配線のパターンレイアウトの制約をなく
すことができる。したがって、多層配線を用いなくて
も、保護素子をパッドからのアルミ配線直下やパッド直
下に配置することができ、ＩＣのチップ面積を縮小する
ことができる。
【００１９】請求項６に記載の発明は、請求項１乃至５
のいずれかに記載の半導体素子において、第２導電型ソ
ース電極、前記制御電極層及び前記第１導電型半導体基
板は同電位に設定されることを特徴とする。
【００２０】請求項６に記載の半導体素子によれば、請
求項１乃至５のいずれかに記載の半導体素子において、
第２導電型ソース電極、前記制御電極層及び前記第１導
電型半導体基板を同電位に設定するようにしたので、素
子面積の縮小を図った保護素子として機能させることが
できる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。本発明の第１の実施の形態
にかかる半導体素子の構造を図１及び図２に示す。図１
は本実施の形態に係る半導体素子の平面図であり、図２
は図１におけるＡ−Ａ’切断線による断面図である。
【００２２】これらの図において、Ｐ型の半導体基板１
０の表層には互いに離間した位置にＮ型のソース領域１
２及びＮ型のドレイン領域１４が形成されている。Ｎ型
ドレイン領域１４上、Ｎ型ドレイン領域１４とＮ型ソー
ス領域１２間のＰ型半導体基板１０上及びＮ型ソース領
域１２にはゲート酸化膜３０が形成されており、Ｎ型ド
レイン領域１４とＮ型ソース領域１２間に形成されたゲ
ート酸化膜３０上にゲート電極１６が形成されている。
ゲート電極１６は例えば、ポリシリコンで形成される。
【００２３】Ｐ型半導体基板１０のＮ型ソース領域１２
上にはゲート酸化膜３０を貫通してＮ型ソース領域１２
に通じるコンタクトホール１８がゲート電極１６に接触
するようにＮ型ソース領域１２のＮ型ドレイン領域１４
側に寄るように形成されており、Ｎ型ドレイン領域１４
上にはＮ型ドレイン領域１４に通じるコンタクトホール
２０が形成されている。３２は絶縁酸化膜、３４は素子
分離酸化膜である。コンタクトホール１８、２０内には
アルミ配線２２、２４がそれぞれ、形成されており、ゲ
ート電極１６とＮ型ソース領域１２とがアルミ配線２２
により電気的に接続されている。
【００２４】本実施の形態ではＮ型ソース領域１２とア
ルミ配線２２のゲート電極側での余裕がないので、アル
ミ配線２２がゲート電極１６のエッジ部分で半導体基板
１０と電気的に短絡する懸念が有るが、本発明ではソー
ス領域、ゲート電極及び半導体基板を同電位に設定して
保護素子として機能させるので問題はない。換言すれ
ば、本発明はソース領域、ゲート電極及び半導体基板を
同電位にすることにより実現できる素子構造としてい
る。この点は本実施の形態に限らず、他の実施の形態に
ついても同様である。
【００２５】ここでＰ型半導体基板１０は本発明の第１
導電型の半導体基板に相当し、Ｎ型ソース領域１２は本
発明の第２導電型ソース領域に、Ｎ型ドレイン領域１４
は本発明の第２導電型ドレイン領域に、ゲート電極１６
は本発明の制御電極層に、ゲート酸化膜３０は本発明の
絶縁膜に、それぞれ相当する。
【００２６】本発明の第１の実施の形態に係る半導体素
子によれば、ゲート酸化膜を貫通してソース領域に通じ
るコンタクトホールがゲート電極に接触するように形成
され、コンタクトホール内に形成された配線を介してゲ
ート電極とソース領域とが電気的に接続されるように構
成したので、ソース領域及びゲート電極にそれぞれ、接
続するための配線を設けるためのコンタクトホールは１
つ配置するだけで済み、それ故素子面積の縮小化が図れ
る。
【００２７】またソース領域側のコンタクトホールをソ
ース領域のドレイン領域側に寄るように形成できるの
で、ＭＯＳトランジスタによる寄生バイポーラトランジ
スタのエミッタ抵抗が低減でき、その結果、ドレイン領
域とソース領域との間でサージ電流が流れ易くなり、静
電破壊耐量の向上が図れる。
【００２８】次に本発明の第２の実施の形態に係る半導
体素子の構造を図３及び図４に示す。図３は本実施の形
態に係る半導体素子の平面図であり、図４は図３におけ
るＢ−Ｂ’切断線による断面図である。これらの図にお
いて、Ｐ型半導体基板１０の表層にはＮ型ドレイン領域
４４が形成されており、Ｎ型ドレイン領域４４を含むＰ
型半導体基板１０上にはゲート酸化膜６０が形成されて
いる。更にゲート酸化膜６０上にＮ型ドレイン領域４４
の端部からＮ型ドレイン領域４４以外の領域に向かう方
向に延在するようにゲート電極４６が形成されている。
このゲート電極４６は例えば、ポリシリコンで形成され
る。
【００２９】またＰ型半導体基板１０表面に沿ってＮ型
ドレイン領域４４から離間した領域に、ゲート電極４６
及びゲート酸化膜６０を貫通してＰ型半導体基板１０表
面に到達するコンタクトホール４８が形成され、かつコ
ンタクトホール４８内のＰ型半導体基板１０の表層にＮ
型ソース領域４２が形成されている。更にＮ型ドレイン
領域４４上にはＮ型ドレイン領域４４に通じるコンタク
トホール５０が形成され、コンタクトホール４８、５０
内にはそれぞれ、アルミ配線５２、５４が形成されてお
り、ゲート電極４６とＮ型ソース領域４２とがアルミ配
線５２により電気的に接続されている。６２は絶縁酸化
膜、６４は素子分離酸化膜である。ここでＰ型半導体基
板１０は本発明の第１導電型の半導体基板に、Ｎ型ソー
ス領域４２は本発明の第２導電型ソース領域に、Ｎ型ド
レイン領域４４は本発明の第２導電型ドレイン領域に、
ゲート電極４６は本発明の制御電極層に、ゲート酸化膜
６０は本発明の絶縁膜に、それぞれ相当する。
【００３０】本発明の第２の実施の形態に係る半導体素
子によれば、ソース領域に通じるコンタクトホールをゲ
ート電極及びゲート酸化膜を貫通するように形成し、コ
ンタクトホールを介してソース領域を形成するようにし
たので、ソース領域をコンタクトホールを介して自己整
合的に形成できると共に、請求項１に記載の半導体素子
に比して更に素子面積の縮小化が図れる。
【００３１】次に本発明の第３の実施の形態に係る半導
体素子の構造を図５に示す。本実施の形態に係る半導体
素子が第２の実施の形態に係る半導体素子と構成上、異
なるのはソース領域に通じるコンタクトホール側壁に高
抵抗導電膜を形成し、ゲート電極とソース領域に通じる
コンタクトホール内に形成された配線との間に高抵抗を
介在させるようにした点であり、その他の構成は同一で
あるので、同一の要素には同一の符号を付し、重複する
説明は省略する。
【００３２】図５において、Ｐ型半導体基板１０表面に
沿ってＮ型ドレイン領域４４から離間した領域に、ゲー
ト電極４６を貫通してＰ型半導体基板１０表面に到達す
るコンタクトホール４８が形成され、かつコンタクトホ
ール４８内のＰ型半導体基板１０の表層にＮ型ソース領
域４２が形成されている。このコンタクトホール４８の
側壁には例えば、窒化チタン等の高抵抗導電膜７０が形
成され、高抵抗導電膜７０を介してＮ型ソース領域４２
とゲート電極４６とを電気的に接続するアルミ配線５２
が形成されている。
【００３３】更にドレイン領域４４上に形成されたドレ
イン領域４４に通じるコンタクトホール５０の側壁にも
窒化チタン等の高抵抗導電膜７０が形成され、コンタク
トホール５０内にはドレイン領域４４に接続されるアル
ミ配線５４が形成されている。このドレイン領域４４に
通じるコンタクトホール５０の側壁に形成されている高
抵抗導電膜７０はソース領域側のコンタクトホール４８
の側壁に高抵抗導電膜７０を形成する際に製造工程上、
同時に形成されるものであり、本発明では構成上、不要
であるが、特に不都合は生じないのでコンタクトホール
５０の側壁にも残存させている。ここでＰ型半導体基板
１０は本発明の第１導電型の半導体基板に、Ｎ型ソース
領域４２は本発明の第２導電型ソース領域に、Ｎ型ドレ
イン領域４４は本発明の第２導電型ドレイン領域に、ゲ
ート電極４６は本発明の制御電極層に、ゲート酸化膜６
０は本発明の絶縁膜に、それぞれ相当する。
【００３４】本発明の第３の実施の形態に係る半導体素
子によれば、ソース領域に通じるコンタクトホール側壁
に形成された高抵抗導電膜及び配線を介してゲート電極
とソース領域とを電気的に接続するようにしたので、ゲ
ート酸化膜を介してゲート電極からドレイン領域に流れ
るサージ電流を低減できるため、サージ電流によるゲー
ト酸化膜が絶縁破壊するのを防止でき、静電破壊耐量の
向上が図れる。
【００３５】次に本発明の第４の実施の形態に係る半導
体素子の構造を図６及び図７に示す。図６は本実施の形
態に係る半導体素子の平面図、図７は図６におけるＣ−
Ｃ’切断線による断面図である。これらの図において、
Ｐ型半導体基板１０上にゲート酸化膜１００が形成され
ており、このゲート酸化膜１００上に形成されたゲート
電極８６上の離間した位置にゲート電極８６を貫通して
半導体基板１０表面まで到達する２つのコンタクトホー
ル８８、９０が形成されている。
【００３６】またコンタクトホール８８内のＰ型半導体
基板１０の表層にＮ型ソース領域８２が、コンタクトホ
ール９０内のＰ型半導体基板１０の表層にはＮ型ドレイ
ン領域８４が、それぞれ形成されている。コンタクトホ
ール８８内にはＮ型ソース領域８２とゲート電極８６と
を電気的に接続するアルミ配線９２が形成されている。
【００３７】一方、コンタクトホール９０の側壁には絶
縁膜１１０が形成されており、コンタクトホール９０内
にはＮ型ドレイン領域８４に接続されるアルミ配線９４
が形成されている。ここでＰ型半導体基板１０は本発明
の第１導電型の半導体基板に、Ｎ型ソース領域８２は本
発明の第２導電型ソース領域に、Ｎ型ドレイン領域８４
は本発明の第２導電型ドレイン領域に、ゲート電極８６
は本発明の制御電極層に、ゲート酸化膜１００は本発明
の絶縁膜に、それぞれ相当する。
【００３８】本発明の第４の実施の形態に係る半導体素
子によれば、ゲート電極上の離間した位置にゲート電極
を貫通して半導体基板表面まで到達する２つのコンタク
トホールを形成し、これら２つのコンタクトホール内の
半導体基板の表層にソース領域及びドレイン領域をそれ
ぞれ形成し、かつドレイン領域に通じるコンタクトホー
ルの側壁に絶縁膜を形成するようにしたので、ソース領
域及びドレイン領域を自己整合的に形成することがで
き、２つの各コンタクトホールとソース領域、ドレイン
領域との合わせ余裕が不要となり、請求項２に記載の半
導体素子より素子面積を縮小化することが可能となる。
【００３９】次に本発明の第５の実施の形態に係る半導
体素子の構造を図８及び図９に示す。図８は本実施の形
態に係る半導体素子の平面図、図９は図８におけるＤ−
Ｄ’切断線による断面図である。これらの図において、
Ｐ型半導体基板１０の表層にはＮ型ソース領域１２２及
びＮ型ドレイン領域１２４が互いに離間して形成されて
いる。
【００４０】またＮ型ドレイン領域１２４上及びＮ型ド
レイン領域１２４とＮ型ソース領域１２２間のＰ型半導
体基板１０上にゲート酸化膜１４０が形成され、ゲート
酸化膜１４０及びソース領域上にゲート電極１２６が形
成されており、ゲート電極１２６はＮ型ソース領域１２
２と電気的に接続されている。ここでＰ型半導体基板１
０は本発明の第１導電型の半導体基板に、Ｎ型ソース領
域１２２は本発明の第２導電型ソース領域に、Ｎ型ドレ
イン領域１２４は本発明の第２導電型ドレイン領域に、
ゲート電極１２６は本発明の制御電極層に、ゲート酸化
膜１４０は本発明の絶縁膜に、それぞれ相当する。
【００４１】本発明の第５の実施の形態に係る半導体素
子によれば、ゲート電極自体をゲート電極とソース領域
とを直接、電気的に接続する配線として使用するように
したので、ゲート電極とソース領域とを接続する配線が
不要となり、ドレイン領域側の配線のパターンレイアウ
トの制約をなくすことができる。したがって、多層配線
を用いなくても、保護素子をパッドからのアルミ配線直
下やパッド直下に配置することができ、ＩＣのチップ面
積を縮小することができる。
【００４２】尚、上述した各実施の形態では保護回路に
使用するＭＯＳトランジスタとしてＮＭＯＳトランジス
タを例にして説明したが、ソース領域、ドレイン領域を
Ｐ型とし、半導体基板をＮ型とすることによりＰＭＯＳ
トランジスタにも適用することが可能である。
【００４３】また各実施の形態は、一対のソース領域及
びドレイン領域を有するＭＯＳトランジスタを例にして
説明したが、図１１の従来例のようにソース領域、ドレ
イン領域及びゲート電極を櫛歯状に形成することにより
素子面積をより縮小できることは明らかである。
【００４４】更に第３の実施の形態では高抵抗導電膜７
０をコンタクトホール４８の側壁に形成するが、これは
一般的なサイドウォール形成技術により形成することが
できる。この際にドレイン領域のコンタクトホール側壁
にも高抵抗導電膜が形成されるが、ドレイン領域のコン
タクトホールの側壁は絶縁膜であるため問題はない。
【００４５】第４の実施の形態におけるドレイン領域領
域に通じるコンタクトホールの側壁に形成される絶縁膜
は、通常の絶縁膜形成技術及びパターニング技術を用い
ることにより形成することができる。
【００４６】各実施の形態に係る半導体素子におけるソ
ース領域とドレイン領域との間隔は、保護素子のソース
領域、ドレイン領域間のパンチスルー耐圧が内部回路よ
り低下しないだけの寸法があればよい。
【００４７】また第２の実施の形態、第３の実施の形態
ではソース領域に通じるコンタクトホールをドレイン領
域と平行に長方形状に延在させることにより、。寄生バ
イポーラトランジスタのベース幅を拡げることができ、
静電破壊耐量の向上が図れる。同様に第４の実施の形態
においてもソース領域及びドレイン領域にそれぞれ、通
じるコンタクトホールを対向して延在させることにより
静電破壊耐量の向上が図れる。
【００４８】
【発明の効果】以上説明したように請求項１に記載の半
導体素子によれば、請求項１に記載の半導体素子によれ
ば、ソース領域に通じるコンタクトホールが制御電極層
に接触するように形成され、コンタクトホール内に形成
された配線を介して制御電極層とソース領域とが電気的
に接続されるように構成したので、ソース領域及び制御
電極層にそれぞれ、接続するための配線を設けるための
コンタクトホールは１つ配置するだけで済み、それ故素
子面積の縮小化が図れる。
【００４９】請求項２に記載の半導体素子によれば、請
求項２に記載の半導体素子によれば、ソース領域に通じ
るコンタクトホールを制御電極層及び絶縁膜を貫通する
ように形成し、このコンタクトホールを介してソース領
域を形成するようにしたので、ソース領域をコンタクト
ホールを介して自己整合的に形成できると共に、請求項
１に記載の半導体素子に比して更に素子面積の縮小化が
図れる。
【００５０】請求項３に記載の半導体素子によれば、ソ
ース領域に通じるコンタクトホール側壁に形成された高
抵抗導電膜及び配線を介して制御電極層とソース領域と
を電気的に接続するようにしたので、絶縁膜を介して制
御電極層からドレイン領域に流れるサージ電流を低減で
きるため、サージ電流による絶縁膜が絶縁破壊するのを
防止でき、静電破壊耐量の向上が図れる。
【００５１】請求項４に記載の半導体素子によれば、請
求項４に記載の半導体素子によれば、制御電極層上の離
間した位置に制御電極層を貫通して半導体基板表面まで
到達する２つのコンタクトホールを形成し、これら２つ
のコンタクトホール内の半導体基板の表層にソース領域
及びドレイン領域をそれぞれ形成し、かつドレイン領域
に通じるコンタクトホールの側壁に絶縁膜を形成するよ
うにしたので、ソース領域及びドレイン領域を自己整合
的に形成することができ、２つの各コンタクトホールと
ソース領域、ドレイン領域との合わせ余裕が不要とな
り、請求項２に記載の半導体素子より素子面積を縮小化
することが可能となる。
【００５２】請求項５に記載の半導体素子によれば、請
求項５に記載の半導体素子によれば、制御電極層自体を
制御電極層とソース領域とを直接、電気的に接続する配
線として使用するようにしたので、制御電極層とソース
領域とを接続する配線が不要となり、ドレイン領域側の
配線のパターンレイアウトの制約をなくすことができ
る。したがって、多層配線を用いなくても、保護素子を
パッドからのアルミ配線直下やパッド直下に配置するこ
とができ、ＩＣのチップ面積を縮小することができる。
【００５３】請求項６に記載の半導体素子によれば、請
求項１乃至５のいずれかに記載の半導体素子において、
第２導電型ソース電極、前記制御電極層及び前記第１導
電型半導体基板を同電位に設定するようにしたので、素
子面積の縮小を図った保護素子として機能させることが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体素子の
平面図。
【図２】図１におけるＡ−Ａ’切断線による断面図。
【図３】本発明の第２の実施の形態に係る半導体素子の
平面図。
【図４】図３におけるＢ−Ｂ’切断線による断面図。
【図５】本発明の第３の実施の形態に係る半導体素子の
断面図。
【図６】本発明の第４の実施の形態に係る半導体素子の
平面図。
【図７】図６におけるＣ−Ｃ’切断線による断面図。
【図８】本発明の第５の実施の形態に係る半導体素子の
平面図。
【図９】図８におけるＤ−Ｄ’切断線による断面図。
【図１０】ＭＯＳトランジスタを使用した入力保護回路
の構成の一例を示す回路図。
【図１１】保護素子としての複数のＭＯＳトランジスタ
が形成された集積回路のパターン例を示す説明図。
【符号の説明】
１０ Ｐ型半導体基板 １２ ソース領域 １４ ドレイン領域 １６ ゲート電極 １８ コンタクトホール ２０ コンタクトホール ２２ アルミ配線 ２４ アルミ配線 ３０ ゲート酸化膜 ３２ 絶縁酸化膜 ３４ 素子分離酸化膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板の表層に互いに
    離間して形成された第２導電型のソース領域及び第２導
    電型のドレイン領域と、 前記ドレイン領域上、該ドレイン領域と前記ソース領域
    間の半導体基板上及び前記ソース領域上に形成された絶
    縁膜と、 前記ドレイン領域と前記ソース領域間に形成された絶縁
    膜上に形成された制御電極層とを有し、 前記絶縁膜を貫通して前記ソース領域に通じるコンタク
    トホールが前記制御電極層に接触するように形成され、
    前記コンタクトホール内に形成された配線を介して前記
    制御電極層と前記ソース領域とが電気的に接続されてい
    ることを特徴とする半導体素子。
  2. 【請求項２】 第１導電型の半導体基板の表層に形成さ
    れた第２導電型のドレイン領域と、 前記ドレイン領域を含む前記半導体基板上に形成された
    絶縁膜と、 前記絶縁膜上に前記ドレイン領域の端部から該ドレイン
    領域以外の領域に向かう方向に延在するように形成され
    た制御電極層と、 前記半導体基板表面に沿って前記ドレイン領域から離間
    した領域に、前記制御電極層及び絶縁膜を貫通して前記
    半導体基板表面に到達するように形成されたコンタクト
    ホールと、 前記コンタクトホール内の前記第１導電型の半導体基板
    の表層に形成された第２導電型ソース領域とを有し、 前記コンタクトホール内に形成された配線を介して前記
    制御電極層と前記ソース領域とが電気的に接続されてい
    ることを特徴とする半導体素子。
  3. 【請求項３】 前記コンタクトホール側壁に高抵抗導電
    膜が形成され、該高抵抗導電膜及び前記配線を介して前
    記制御電極層と前記ソース領域とが電気的に接続されて
    いることを特徴とする請求項２に記載の半導体素子。
  4. 【請求項４】 第１導電型の半導体基板上に形成された
    絶縁膜と、 前記絶縁膜上に形成された制御電極層と、 前記制御電極層上の離間した位置に前記制御電極層を貫
    通して前記半導体基板表面まで到達するように形成され
    た第１、第２のコンタクトホールと、 前記第１のコンタクトホール内の前記半導体基板の表層
    に形成された第２導電型ソース領域と、 前記第２のコンタクトホール内の前記半導体基板の表層
    に形成された第２導電型ドレイン領域とを有し、 前記第１のコンタクトホール内に形成された配線を介し
    て前記制御電極層と前記ソース領域とが電気的に接続さ
    れ、かつ第２のコンタクトホール側壁に絶縁膜が形成さ
    れていることを特徴とする半導体素子。
  5. 【請求項５】 第１導電型の半導体基板の表層に互いに
    離間して形成された第２導電型のソース領域及び第２導
    電型のドレイン領域と、 前記ドレイン領域上及び該ドレイン領域と前記ソース領
    域間の前記半導体基板上に形成された絶縁膜と、 前記絶縁膜及びソース領域上に形成され、該ソース領域
    と電気的に接続された制御電極層と、を有することを特
    徴とする半導体素子。
  6. 【請求項６】 第２導電型ソース電極、前記制御電極層
    及び前記第１導電型半導体基板は同電位に設定されるこ
    とを特徴とする請求項１乃至５のいずれかに記載の半導
    体素子。
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