CN108962886A - 半导体装置 - Google Patents

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Abstract

本发明提供提高了ESD保护电路的保护能力的半导体装置，其具有：基板；第一晶体管，形成于上述基板且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
公知有在半导体装置中，在电源端子(VDD)与接地端子(VSS)之间设置静电放电(ESD；Electro Static Discharge)的保护电路。
例如，能够举出在电源端子与接地端子之间设置串联连接的2个N沟道MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor：金属-氧化物半导体场效应晶体管)，作为ESD保护电路的半导体装置。在该半导体装置中，2个N沟道MOSFET被P型的杂质区域(保护环)包围(例如，参照专利文献1～4)。
专利文献1：日本特开2009-147040号公报
专利文献2：日本特表2007-511898号公报
专利文献3：日本特开2003-179206号公报
专利文献4：美国专利公开2016/0163691号
然而，在上述的半导体装置中，未对提高ESD保护电路的保护能力的详细结构进行研究。
发明内容
本发明是鉴于上述的点而完成的，其目的在于提供提高ESD保护电路的保护能力的半导体装置。
本半导体装置具有：基板；第一晶体管，形成于上述基板，且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；第二晶体管，形成于上述基板，且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；电源端子，与上述第一杂质区域电连接；接地端子，与上述第四杂质区域电连接；第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。
根据公开的技术，能够提供提高了ESD保护电路的保护能力的半导体装置。
附图说明
图1是第一实施方式的半导体装置的电路图。
图2是例示出第一实施方式的半导体装置的构成的俯视图(其1)。
图3是例示出第一实施方式的半导体装置的构成的俯视图(其2)。
图4是表示在第一实施方式的半导体装置中从基板到金属布线层M1的俯视图。
图5是表示在第一实施方式的半导体装置中从金属布线层M1到金属布线层M3的俯视图。
图6是沿着图4以及图5的A-A线的剖视图。
图7是沿着图4以及图5的B-B线的剖视图。
图8是沿着图4以及图5的C-C线的剖视图。
图9是沿着图4以及图5的D-D线的剖视图。
图10是表示在第一实施方式的变形例1的半导体装置中从基板到金属布线层M1的俯视图。
图11是表示在第一实施方式的变形例1的半导体装置中从金属布线层M1到金属布线层M3的俯视图。
图12是沿着图10以及图11的A-A线的剖视图。
图13是沿着图10以及图11的B-B线的剖视图。
图14是沿着图10以及图11的C-C线的剖视图。
图15是沿着图10以及图11的D-D线的剖视图。
图16是表示在第一实施方式的变形例2的半导体装置中从基板到金属布线层M1的俯视图。
图17是沿着图16的A-A线的剖视图。
图18是沿着图16的B-B线的剖视图。
图19是例示出第二实施方式的半导体装置的构成的俯视图。
图20是例示出第三实施方式的半导体装置的构成的俯视图。
图21是例示出第四实施方式的半导体装置的构成的俯视图。
图22是对VDD布线、VSS布线等的配置进行说明的图。
具体实施方式
以下，参照附图对用于实施发明的方式进行说明。在各附图中，有对同一构成部分标注同一附图标记，省略重复的说明的情况。此外，在本申请中，所谓第一导电型是指N型或者P型，所谓第二导电型是与第一导电型相反的导电型的P型或者N型。
〈第一实施方式〉
图1是第一实施方式的半导体装置的电路图。如图1所示，半导体装置1具有作为N型的场效应型晶体管(FET)的NMOS11(第一晶体管)、和作为N型的场效应型晶体管的NMOS12(第二晶体管)。NMOS11以及NMOS12串联连接在VDD与VSS之间。在NMOS11的栅电极113以及NMOS12的栅电极123连接有ESD触发电路C11。D11是寄生二极管。
ESD触发电路C11检测ESD浪涌，在浪涌产生时间内使NMOS11以及NMOS12导通。由此，能够保护连接在VDD与VSS之间的保护对象电路C12免受ESD浪涌的影响。此外，保护对象电路C12也可以是连接在VDD与VSS之间的全部的电路。
在第一实施方式中，以半导体装置1是平面型FET的情况为例，进行以下的说明。
图2是例示出第一实施方式的半导体装置的构成的俯视图(其1)。如图1以及图2所示，在半导体装置1中，NMOS11的N型的第一杂质区域111经由VDD布线(在图2中未图示)与VDD(电源端子)电连接。另外，NMOS12的N型的第四杂质区域122经由VSS布线(在图2中未图示)与VSS(接地端子)电连接。另外，NMOS11的N型的第二杂质区域112和NMOS12的N型的第三杂质区域121经由布线151连接。此外，在图2中，布线151被简化绘制。
NMOS11的第一杂质区域111和第二杂质区域112以及栅电极113在俯视时被作为P型的杂质区域的保护环117(第一保护环)包围。另外，NMOS12的第三杂质区域121和第四杂质区域122以及栅电极123在俯视时被作为P型的杂质区域的保护环127(第二保护环)包围。保护环117和保护环127经由基板电连接，保护环127与VSS布线连接。此外，保护环117和保护环127也可以经由基板上的布线连接。
此外，在本申请中，所谓保护环是指形成于基板的杂质区域且包围晶体管、电路的区域。但是，也包含有如后述的FinFET、纳米线FET的情况那样，杂质区域不连续地包围晶体管、电路的区域。
在半导体装置1中，在俯视时包围NMOS11的保护环117的宽度W1比包围NMOS12的保护环127的宽度W2宽(保护环127在俯视时宽度比保护环117窄)。因此，保护环117的电阻小于保护环127。其结果为，ESD电流易于从保护环117经由寄生二极管D11流向VDD。由此，能够提高对于保护对象电路C12的免受ESD浪涌影响的保护能力。
此外，在图2中，作为一个例子，示出在保护环117内沿Y方向设置有2级NMOS11，在保护环127内沿Y方向配置有2级NMOS12的例子，但并不局限于此。即，也可以在保护环117内沿Y方向配置有1级或者3级以上的NMOS11。另外，也可以在保护环127内沿Y方向配置有1级或者3级以上的NMOS12。
以下，更详细地对半导体装置1的布局进行说明。图3是例示出第一实施方式的半导体装置的构成的俯视图(其2)。此外，在图3中，省略了寄生二极管D11的图示。
如图3所示，在NMOS11上以及保护环117上配置有VDD布线152，在NMOS12上以及保护环127上配置有VSS布线153。布线154是将保护环117、保护环127、第四杂质区域122以及接地端子(VSS)电连接的布线。
具体而言，布线154经由配置于保护环117上的导通孔155(导通孔V0)与保护环117连接。另外，布线154经由配置于保护环127上的导通孔156(通过V0)与保护环127连接。另外，布线154与第四杂质区域122(VSS)连接。另外，布线154配置为具有在俯视时与保护环117以及127重叠的部分，在NMOS11与NMOS12之间，具有在俯视时与保护环117以及保护环127双方重叠的部分。布线154配置为在俯视时包围NMOS11以及NMOS12。
此外，在图3中，省略绘制布线154中与第四杂质区域122(VSS)连接的部分。另外，在图3中，连接第二杂质区域112和第三杂质区域121的布线151被简化绘制。布线151设置在与布线154不同的金属布线层(例如，M2层)。
导通孔155的个数设置得比导通孔156的个数多。通过使导通孔155的个数比导通孔156的个数多，能够使布线154与保护环117之间的电阻比布线154与保护环127之间的电阻减少。其结果为，能够易于使ESD电流流向VDD。
另外，也可以导通孔155在俯视时包围NMOS11地配置在保护环117上，导通孔156在俯视时包围NMOS12地配置在保护环127上。
图4是图3的A部的俯视图(其1)，示出从基板到金属布线层M1。
图5是图3的A部的俯视图(其2)，示出从金属布线层M11到金属布线层M3。图6是沿着图4以及图5的A-A线的剖视图。图7是沿着图4以及图5的B-B线的剖视图。图8是沿着图4以及图5的C-C线的剖视图。
图9是沿着图4以及图5的D-D线的剖视图。
参照图4～图9，在半导体装置1中，在由N型半导体构成的基板130形成有含有P型杂质的P-Well131、STI132(Shallow Trench Isolation：浅沟道隔离)、N型的第一杂质区域111以及第二杂质区域112、N型的第三杂质区域121以及第四杂质区域122、P型的保护环117以及127等。此外，在基板130的导电型是P型的情况下，也可以省略P-Well131的形成。
在第一杂质区域111以及第二杂质区域112、第三杂质区域121以及第四杂质区域122、保护环117以及127的表面形成有例如由硅化镍、硅化钴等构成的硅化物层133。STI132例如由氧化硅膜形成。此外，图中，P+表示P型杂质的浓度高于P-Well的区域，N+表示N型杂质的浓度高于N-Well的区域。
在基板130上的第一杂质区域111与第二杂质区域112之间的区域，经由栅极绝缘膜134形成有栅电极113。另外，在基板130上的第三杂质区域121与第四杂质区域122之间的区域经由栅极绝缘膜134形成有栅电极123。栅电极113以及123例如能够由多晶硅形成。栅电极113以及123也可以由氮化钛等金属形成。栅极绝缘膜134例如能够由氧化硅膜形成。栅极绝缘膜134也可以具有铪、锆、镧、钇、铝、钛或者钽的氧化物。
在栅极绝缘膜134和栅电极113的侧面以及栅极绝缘膜134和栅电极123的侧面设置有例如由氧化硅膜、氮化硅膜等构成的隔离膜135。硅化物层133、隔离膜135、栅电极113以及123被层间绝缘膜136覆盖。
金属布线层M1经由设置于层间绝缘膜136的导通孔V0，与第一杂质区域111以及第二杂质区域112、第三杂质区域121以及第四杂质区域122、保护环117以及127等连接。金属布线层M1的侧面被层间绝缘膜137覆盖。金属布线层M1的上表面被层间绝缘膜138覆盖。
金属布线层M2经由设置于层间绝缘膜138的导通孔V1与金属布线层M1连接。金属布线层M2的侧面被层间绝缘膜138覆盖。金属布线层M2的上表面被层间绝缘膜139覆盖。金属布线层M3经由设置于层间绝缘膜139的导通孔V2与金属布线层M2连接。金属布线层M3的侧面被层间绝缘膜139覆盖。
金属布线层M1、M2以及M3和导通孔V1以及V2例如能够由氮化钽、钽的阻挡金属膜以及铜等形成。导通孔V0例如能够由氮化钛的胶膜以及钨的膜等形成。金属布线层M1例如能够为单金属镶嵌结构。金属布线层M2以及导通孔V1例如能够为双金属镶嵌结构。金属布线层M3以及导通孔V2例如能够为双金属镶嵌结构。
层间绝缘膜136例如能够由氧化硅膜等形成。层间绝缘膜137、138以及139例如能够由SiOC(碳加氧化硅)、多孔膜等低介电常数材料等形成。
此外，也可以上述的布线154包含于金属布线层M1，VDD布线152以及VSS布线153包含于金属布线层M3。另外，VDD布线152以及VSS布线153也可以形成于金属布线层M3以外，例如，也可以形成在M3之上的金属布线层。另外，导通孔155以及156包含于导通孔V0。以下，进一步详细地对图4～图9进行说明。
如图4所示，包围NMOS11的保护环117的宽度W1比包围NMOS12的保护环127的宽度W2宽。另外，连接布线154(金属布线层M1)和保护环117的导通孔155的个数比连接布线154和保护环127的导通孔156的个数多。
此外，在图4的说明中，连接布线154和保护环117的导通孔与连接布线154和保护环127的导通孔的个数的差异用在保护环的宽度方向上配置的导通孔的个数进行比较。即，若是保护环沿Y方向延伸的位置则用在X方向上配置的导通孔的个数进行比较，若是保护环沿X方向延伸的位置则用在Y方向上配置的导通孔的个数进行比较。
在图4的例子中，无论是保护环沿Y方向延伸的位置还是沿X方向延伸的位置，连接布线154和保护环117的导通孔155的个数都是2，连接布线154和保护环127的导通孔156的个数都是1。即，无论是保护环沿Y方向延伸的位置还是沿X方向延伸的位置，连接布线154和保护环117的导通孔155的个数都比连接布线154和保护环127的导通孔156的个数多。此外，导通孔155以及导通孔156的个数并不局限于此，例如导通孔155配置3个以上，导通孔156的个数可以是1，或者也可以是比导通孔155的个数少的范围中的多个。
另外，如图4所示，在俯视时与保护环117重复的布线154的宽度比在俯视时与保护环127重复的布线154的宽度宽。由此，位于保护环117上的布线154的部分的电阻比位于保护环127上的布线154的部分低。因此，ESD电流易于经由位于保护环117上的布线154的部分，并经由通过NMOS11的保护环117和NMOS11的第一杂质区域111形成的寄生二极管D11流向保护环117，进一步易于流向VDD布线152(参照图5)。
另外，如图4所示，布线154具有分支的布线部分154a。布线部分154a配置为与NMOS12的一部分重叠，并经由导通孔V0与第四杂质区域122连接。
此外，如图3以及图4所示，也可以将与VDD布线152电连接的第一杂质区域111配置在比第二杂质区域112接近保护环117的位置。
如图5所示，金属布线层M3的VDD布线152配置在NMOS11上以及保护环117上，VSS布线153配置在NMOS12上以及保护环127上。但是，这是一个例子，VSS布线153可以配置在NMOS11上以及保护环117上，VDD布线152也可以配置在NMOS12上以及保护环127上。VDD布线152以及VSS布线153在保护环127上经由用虚线方框所示的导通孔V2与其下的金属布线层M2的布线连接。
此外，VDD布线152以及VSS布线153可以形成在金属布线层M3之上的层，也可以在金属布线层M3配置有用于向例如保护对象电路C12等电路供给电源电位或者接地电位的布线。
另外，如图5所示，在金属布线层M2配置有与布线154以及VSS布线153电连接的布线157。布线157也可以在保护环117以及保护环127上配置为在俯视时包围NMOS11以及NMOS12双方。连接布线157和布线154的导通孔V1在保护环117的宽度方向上配置的个数比在保护环127的宽度方向上配置的个数多。由此，能够使布线157与保护环117之间的电阻比布线157与保护环127之间的电阻减少。由此，能够易于使ESD电流经由保护环117，并经由寄生二极管D11流向VDD。
另外，如图5以及图6所示，位于NMOS11的第一杂质区域111上的金属布线层M2的布线经由导通孔V2与金属布线层M3的VDD布线152连接。另外，如图5以及图7所示，位于NMOS12的第四杂质区域122上的金属布线层M2的布线经由导通孔V2与金属布线层M3的VSS布线153连接。
另外，如图5以及图9所示，NMOS11的第二杂质区域112与NMOS12的第三杂质区域121经由沿Y方向延伸的金属布线层M2的布线151电连接。该金属布线层M2的布线151配置为跨沿X方向延伸的保护环117以及127上的金属布线层M1的布线154。
如图8所示，与NMOS12的第四杂质区域122连接的金属布线层M1的布线与覆盖保护环117以及127的金属布线层M1的布线连接。NMOS11的第一杂质区域111与金属布线层M3的VDD布线152连接。
这样，在第一实施方式的半导体装置1中，包围NMOS11的保护环117的宽度W1比包围NMOS12的保护环127的宽度W2宽，所以保护环117的电阻比保护环127小。其结果为，能够易于使ESD电流从保护环117经由寄生二极管D11流向VDD，能够提高对于保护对象电路C12的免受ESD浪涌的影响的保护能力。
另外，也可以使配置在保护环117上的导通孔155的个数比配置在保护环127上的导通孔156的个数多。由此，能够使VSS与保护环117之间的电阻比VSS与保护环127之间的电阻减少，能够更易于使ESD电流流向VDD。
另外，也可以使在俯视时与保护环117重复的布线154的宽度比在俯视时与保护环127重复的布线154的宽度宽。由此，ESD电流易于经由通过NMOS11的保护环117和NMOS11的第一杂质区域111形成的寄生二极管D11流向保护环117，进一步易于流向VDD布线152。
另外，优选第一杂质区域111配置在比第二杂质区域112接近保护环117的位置。由此，能够使ESD电流更易于经由通过NMOS11的保护环117和NMOS11的第一杂质区域111形成的寄生二极管D11流向保护环117。
〈第一实施方式的变形例1〉
在第一实施方式的变形例1中，示出半导体装置1是FinFET(具有翅片(FIN)形状的沟道的场效应型晶体管)的情况的例子。此外，在第一实施方式的变形例1中，存在省略了对与已经说明的实施方式相同的构成部的说明的情况。
图10是与图4相当的俯视图，示出从基板到金属布线层M1。图11是与图5相当的俯视图，示出从金属布线层M1到金属布线层M3。图12是沿着图10以及图11的A-A线的剖视图。图13是沿着图10以及图11的B-B线的剖视图。图14是沿着图10以及图11的C-C线的剖视图。图15是沿着图10以及图11的D-D线的剖视图。
如图10所示，在从基板130到金属布线层M1中，基本的配置与图4的情况相同。
其中，半导体装置1是FinFET的情况与是平面型FET的情况不同，在NMOS11以及12的每一个中在Y方向上配置有多个沿X方向延伸的翅片(Fin)。另外，栅电极113以及123和本地布线L0跨Y方向形成于多根翅片。
在图10中，在翅片(Fin)的终端上形成有虚拟的栅电极结构113D以及123D，但这不是必须的，也可以不形成虚拟的栅电极结构113D以及123D。
保护环117以及127也由翅片形成。在半导体装置1是平面型FET的情况下保护环117以及127分别是1根(参照图4等)，但在半导体装置1是FinFET的情况下，分离的翅片的集合为保护环117以及127。在图10中，保护环117的X方向的宽度W1与保护环127的X方向的宽度W2的差异是翅片的宽度的差异。另外，保护环117的Y方向的宽度与保护环127的Y方向的宽度的差异是翅片的个数的差异在NMOS11与NMOS12之间保护环117的根数比保护环127多。
此外，在图10的例子中，NMOS11、NMOS12、保护环117的翅片是4根，但翅片的根数既可以是1根，也可以是4根以外的多根。另外，关于在俯视时位于NMOS11以及NMOS12之间的部分的保护环127，翅片的根数并不局限于1根，也可以是比保护环117上的翅片的根数少的范围中的多根。
如图11所示，在从金属布线层M1到金属布线层M3中，基本的配置与图5的情况相同。此外，在图11的例子中，在保护环沿Y方向延伸的位置处，连接布线154和保护环117的导通孔的个数是3，但若比连接布线154和保护环127的导通孔的个数多，则导通孔的个数也可以与图5相同是2，也可以是4以上。
此外，在图11的例子中，VDD布线152以及VSS布线153形成于金属布线层M3，但VDD布线152以及VSS布线153也可以形成于金属布线层M3之上的金属布线层。相同地，连接NMOS11和NMOS12的金属布线层M2的布线也可以形成于金属布线层M2之上的金属布线层。即，形成有各布线的层能够自由地变更(在其他的实施方式或变形例中也相同)。
如图12以及图13所示，翅片例如通过对半导体基板刻画图案而形成，通过离子注入其上形成有与各晶体管的源极和漏极对应的杂质区域。翅片和金属布线层M1的布线经由本地布线L0和本地布线L0上的导通孔V0连接。另外，在栅电极113以及123上也有形成有本地布线L0的部分，并在其上形成有导通孔V0以及金属布线层M1(省略图示)。此外，导通孔V0和金属布线层M1的布线例如能够为双金属镶嵌结构。该情况下，导通孔V0以及金属布线层M1的布线例如能够由氮化钽、钽的阻挡金属膜以及铜等形成。另外，本地布线L0例如能够由氮化钛的胶膜以及钨的膜等形成。
如图14以及图15所示，在从金属布线层M1到金属布线层M3中，基本的剖面结构与图8以及图9的情况相同。但是，与半导体装置1是平面型FET的情况不同，构成晶体管的源极漏极的部分为从基板130突出的翅片形状。沿X方向延伸的部分的保护环117的根数(在图示的例子中是4根)比沿X方向延伸的部分的保护环127的根数(在图示的例子中是1根)多。
这样，在半导体装置1是FinFET的情况下，也与第一实施方式相同地，通过对宽度W1以及W2设置差，能够易于使ESD电流从保护环117经由寄生二极管D11流向VDD，能够提高对于保护对象电路C12的免受ESD浪涌的影响的保护能力。
此外，也可以与第一实施方式相同地，使配置在保护环117上的导通孔155的个数比配置在保护环127上的导通孔156的个数多。另外，也可以与第一实施方式相同地，使在俯视时与保护环117重复的布线154的宽度比在俯视时与保护环127重复的布线154的宽度宽。另外，也可以与第一实施方式相同地，将第一杂质区域111配置在比第二杂质区域112接近保护环117的位置。另外，也可以与第一实施方式相同地，使连接布线154和布线157的导通孔V1的个数在保护环117上比保护环127上多。这些情况也起到与第一实施方式相同的效果。
〈第一实施方式的变形例2〉
在第一实施方式的变形例2中，示出半导体装置1是纳米线FET的情况的例子。此外，在第一实施方式的变形例2中，存在省略了对于与已经说明的实施方式相同的构成部的说明的情况。
图16是与图10相当的俯视图，示出从基板到金属布线层M1。图17是沿着图16的A-A线的剖视图。图18是沿着图16的B-B线的剖视图。
如图16所示，在从基板130到金属布线层M1中，基本的配置与图10的情况相同。
其中，在半导体装置1是纳米线FET的情况下，FinFET的沟道部分为线状，以包围FinFET的沟道部分的方式形成有栅极绝缘膜、栅电极。沿X方向延伸的部分的保护环117的根数(在图示的例子中是4根)与FET的情况相同地比沿X方向延伸的部分的保护环127的根数(在图示的例子中是1根)多。
图17以及图18所示的纳米线115是电流流通的较细的电线，其两端与包括成为纳米线FET的源极区域以及漏极区域的部分的板状的结构物连接。纳米线115例如由硅、锗、或者它们的混合物等半导体材料形成，为晶体管的沟道。纳米线115的根数能够任意地决定。至少与栅电极113以及123重叠的部分是与源极漏极不同的导电型，或者未进行杂质注入。
此外，图17以及图18所示的纳米线115的Z方向的根数为2，但也可以是1根，也可以是比3多的个数。另外，如图16所示，NMOS11以及NMOS12中的纳米线115的Y方向的根数是4根，但也可以是1根，也可以是4根以外的多根。
在图17以及图18的例子中，保护环117以及127的部分为不具有纳米线的结构(与FinFET相同的板状的结构)，但也可以根据需要形成纳米线结构。此外，并不局限于本申请的NMOS11、NMOS12、保护环117、保护环127，也可以将作为晶体管使用的部分作为纳米线FET，在除此以外的区域形成与FinFET相同的板状的结构。
具体而言，在具有纳米线FET的半导体装置中，也可以使用于向例如基板、井供给电位的井接头区域成为板状的结构。与纳米线FET这样的纳米线结构相比，在板状的结构中与基板连接的面积较大，所以通过成为这样的构成，与使全部成为与纳米线FET相同的结构的情况相比，能够在与基板连接的区域减少电阻。
这样，在半导体装置1是纳米线FET的情况下，通过与第一实施方式相同地，对宽度W1以及W2设置差，能够易于使ESD电流从保护环117经由寄生二极管D11流向VDD，能够提高对于保护对象电路C12的免受ESD浪涌的影响的保护能力。
此外，也可以与第一实施方式相同地，使在保护环117上配置的导通孔155的个数比在保护环127上配置的导通孔156的个数多。另外，也可以与第一实施方式相同地，使在俯视时与保护环117重复的布线154的宽度比在俯视时与保护环127重复的布线154的宽度粗。另外，也可以与第一实施方式相同地，将第一杂质区域111配置在比第二杂质区域112接近保护环117的位置。另外，也可以与第一实施方式相同地，使连接布线154和布线157的导通孔V1的个数在保护环117上比保护环127上多。在这些情况下，也起到与第一实施方式相同的效果。
〈第二实施方式〉
在第二实施方式中，示出VSS布线的配置不同的例子。此外，在第二实施方式中，存在省略了对于与已经说明的实施方式相同的构成部的说明的情况。
图19是例示出第二实施方式的半导体装置的构成的俯视图。在第一实施方式中，如图3所示，VSS布线153仅配置在NMOS12上。在第二实施方式中，如图19所示，VSS布线153除了配置在NMOS12上，也配置在NMOS11上。
在图19的例子中，VDD布线152配置在NMOS11的形成有第一杂质区域111以及第二杂质区域112等的部分上，VSS布线153配置于VDD布线152之间。
这样，通过将VSS布线153也配置在NMOS11上，从而从VSS布线153到VDD布线152的布线路径变短，能够更易于使ESD电流流向VDD。
此外，以上，以平面型FET为例进行了说明，但图19的结构也能够应用于FinFET或纳米线FET。
〈第三实施方式〉
在第三实施方式中，示出共享保护环的一部分的例子。此外，在第三实施方式中，存在省略了对于与已经说明的实施方式相同的构成部的说明的情况。
图20是例示出第三实施方式的半导体装置的构成的俯视图。在第一实施方式中，如图3所示，分别设置有NMOS11的保护环117和NMOS12的保护环127，两者经由布线154电连接。在第三实施方式中，如图20所示，NMOS11的保护环117和NMOS12的保护环127共享一部分，直接连接。
这样，能够通过NMOS11的保护环117和NMOS12的保护环127共享一部分，来减少电路整体的面积。
此外，以上，以平面型FET为例进行了说明，但图20的结构也能够应用于FinFET、纳米线FET。另外，图20的结构也能够与第二实施方式组合。另外，在保护环117和保护环127共享的部分以外中，与第一实施方式相同地，也可以使在保护环117上形成的导通孔155的个数比在保护环127上形成的导通孔156的个数多。
〈第四实施方式〉
在第四实施方式中，示出删除保护环的一部分的例子。此外，在第四实施方式中，存在省略了对于与已经说明的实施方式相同的构成部的说明的情况。
图21是例示出第四实施方式的半导体装置的构成的俯视图。在第三实施方式中，如图20所示，在NMOS11的保护环117与NMOS12的保护环127之间设置有沿X方向延伸的共用的保护环。在第四实施方式中，在NMOS11的保护环117与NMOS12的保护环127之间删除了保护环的一部分(图20所示的共用的保护环)。
这样，通过在NMOS11的保护环117与NMOS12的保护环127之间删除保护环的一部分，能够进一步减少电路整体的面积。
此外，优选NMOS11与NMOS12的Y方向的间隔SODX比NMOS11内的Y方向的间隔SOD1以及NMOS12内的Y方向的间隔SOD2宽。通过成为这样的间隔，能够抑制在ESD产生时ESD电流在NMOS12的VSS、P-Well、位于NMOS11的VDD的NPN寄生双极元件流通，从而抑制NPN寄生双极元件的破坏。
另外，也可以与第三实施方式相同地，使在保护环117上形成的导通孔155的个数比在保护环127上形成的导通孔156的个数多。
如图22所示，在以上的各实施方式以及变形例中说明的VDD布线152以及VSS布线153例如能够配置为包围基板130的周边。此外，VDD布线152以及VSS布线153配置于比防潮环(未图示)靠内侧，防潮环为了防止湿气等浸入半导体装置的内部而设置。其中，VDD布线152以及VSS布线153也可以不必是环状，VDD布线152也可以配置在比VSS布线153靠外侧。
另外，如在第一实施方式等中说明那样，也可以有多根VDD布线152以及VSS布线153。另外，如在第二实施方式中说明那样，也可以在多个VDD布线152之间配置有VSS布线153，也可以交替地配置有多个VDD布线152以及多个VSS布线153。
I/O单元170是设置有输入输出用的半导体元件的区划，且在基板130的周边中，配置在基板130的上下边侧(沿X方向延伸的边侧)、或者左右边侧(沿Y方向延伸的边侧)。本发明的电路(被保护环117以及127包围的部分)配置在I/O单元170内。但是，I/O单元170的一部分或者全部也可以配置在电源供给垫或者信号输入输出垫、虚拟垫的下部。
在I/O单元170配置在基板130的上下边侧(沿X方向延伸的边侧)的情况下，如在各实施方式以及变形例中说明那样，NMOS11以及12能够配置为在Y方向排列。在I/O单元170配置在基板130的左右边侧(沿Y方向延伸的边侧)的情况下，NMOS11以及12也可以配置为沿X方向排列。
以上，对优选的实施方式进行了详细说明，但并不限制于上述的实施方式，能够不脱离权利要求书所记载的范围地，对上述的实施方式施加各种变形以及置换。
例如，各实施方式以及变形例能够根据需要适当地组合。
附图标记说明
1...半导体装置；11、12...NMOS；111...第一杂质区域；112...第二杂质区域；113、123...栅电极；113D、123D...栅电极结构；115...纳米线；117、127...保护环；121...第三杂质区域；122...第四杂质区域；130...基板；131...P-Well；132...STI；133...硅化物层；134...栅极绝缘膜；135...隔离膜；136、137、138、139...层间绝缘膜；151、154...布线；152...VDD布线；153...VSS布线；155、156...导通孔；170...I/O单元。

Claims (9)

1.一种半导体装置，其特征在于，具有：
基板；
第一晶体管，形成于上述基板，且具有第一导电型的第一杂质区域以及上述第一导电型的第二杂质区域；
第二晶体管，形成于上述基板，且具有与上述第二杂质区域电连接的上述第一导电型的第三杂质区域以及上述第一导电型的第四杂质区域；
电源端子，与上述第一杂质区域电连接；
接地端子，与上述第四杂质区域电连接；
第一保护环，形成于上述基板且在俯视时包围上述第一晶体管并与上述接地端子电连接，具有与上述第一导电型不同的第二导电型；以及
第二保护环，形成于上述基板且在俯视时包围上述第二晶体管并与上述接地端子电连接，具有上述第二导电型，在俯视时宽度比上述第一保护环窄。
2.根据权利要求1所述的半导体装置，其特征在于，具有：
第一导通孔，设置在上述第一保护环上，形成将上述第一保护环与上述接地端子电连接的路径的一部分；以及
第二导通孔，设置在上述第二保护环上，形成将上述第二保护环与上述接地端子电连接的路径的一部分，
在上述第一保护环的宽度方向上设置的上述第一导通孔的个数比在上述第二保护环的宽度方向上设置的上述第二导通孔的个数多。
3.根据权利要求1或者2所述的半导体装置，其特征在于，
具有第一布线，该第一布线设置在上述第一保护环上以及上述第二保护环上，形成将上述第一保护环以及上述第二保护环与上述接地端子电连接的路径的一部分，
位于上述第一保护环上的上述第一布线的第一部分的宽度比位于上述第二保护环上的上述第一布线的第二部分的宽度宽。
4.根据权利要求1至3中的任一项所述的半导体装置，其特征在于，
上述第一杂质区域配置于比上述第二杂质区域接近上述第一保护环的位置。
5.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，
与上述电源端子电连接的电源布线在俯视时与上述第一晶体管重叠而配置，
与上述接地端子电连接的接地布线在俯视时与上述第二晶体管重叠而配置。
6.根据权利要求1至4中的任一项所述的半导体装置，其特征在于，
与上述电源端子电连接的电源布线在俯视时与上述第一晶体管重叠而配置，
与上述接地端子电连接的接地布线在俯视时与上述第二晶体管以及上述第一晶体管重叠而配置，
上述第一晶体管上的上述电源布线与上述第一晶体管上的上述接地布线在俯视时交替而配置。
7.根据权利要求1至6中的任一项所述的半导体装置，其特征在于，
上述第一晶体管以及上述第二晶体管是FinFET。
8.根据权利要求1至6中的任一项所述的半导体装置，其特征在于，
上述第一晶体管以及上述第二晶体管是纳米线FET。
9.根据权利要求8所述的半导体装置，其特征在于，
上述第一保护环以及上述第二保护环具有板状的结构，不具有纳米线结构。
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