JP2018195775A - 半導体装置 - Google Patents

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Abstract

【課題】ＥＳＤ保護回路の保護能力を向上した半導体装置を提供する。【解決手段】本半導体装置は、基板と、前記基板に形成され、第１導電型の第１不純物領域及び前記第１導電型の第２不純物領域を有する第１トランジスタと、前記基板に形成され、前記第２不純物領域に電気的に接続する前記第１導電型の第３不純物領域及び前記第１導電型の第４不純物領域を有する第２トランジスタと、前記第１不純物領域に電気的に接続する電源端子と、前記第４不純物領域に電気的に接続する接地端子と、前記基板に形成され、平面視で前記第１トランジスタを囲み、前記接地端子と電気的に接続し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、前記基板に形成され、平面視で前記第２トランジスタを囲み、前記接地端子と電気的に接続し、前記第２導電型を有し、前記第１ガードリングよりも平面視で幅が狭い第２ガードリングと、を有する。【選択図】図２

Description

本発明は、半導体装置に関する。
半導体装置において、電源端子（ＶＤＤ）と接地端子（ＶＳＳ）との間に、静電気放電（ＥＳＤ；Electro Static Discharge）の保護回路を設けることが知られている。
例えば、電源端子と接地端子との間に直列して接続する２つのＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を設け、ＥＳＤ保護回路としている半導体装置を挙げることができる。この半導体装置では、２つのＮチャネルＭＯＳＦＥＴは、Ｐ型の不純物領域（ガードリング）で囲まれている（例えば、特許文献１〜４参照）。
特開２００９−１４７０４０号公報 特表２００７−５１１８９８号公報 特開２００３−１７９２０６号公報 米国特許公開２０１６／０１６３６９１号
しかしながら、上記の半導体装置において、ＥＳＤ保護回路の保護能力を向上する詳細な構造は検討されていなかった。
本発明は、上記の点に鑑みてなされたもので、ＥＳＤ保護回路の保護能力を向上した半導体装置を提供することを目的とする。
本半導体装置は、基板と、前記基板に形成され、第１導電型の第１不純物領域及び前記第１導電型の第２不純物領域を有する第１トランジスタと、前記基板に形成され、前記第２不純物領域に電気的に接続する前記第１導電型の第３不純物領域及び前記第１導電型の第４不純物領域を有する第２トランジスタと、前記第１不純物領域に電気的に接続する電源端子と、前記第４不純物領域に電気的に接続する接地端子と、前記基板に形成され、平面視で前記第１トランジスタを囲み、前記接地端子と電気的に接続し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、前記基板に形成され、平面視で前記第２トランジスタを囲み、前記接地端子と電気的に接続し、前記第２導電型を有し、前記第１ガードリングよりも平面視で幅が狭い第２ガードリングと、を有する。
開示の技術によれば、ＥＳＤ保護回路の保護能力を向上した半導体装置を提供することができる。
第１の実施の形態に係る半導体装置の回路図である。 第１の実施の形態に係る半導体装置の構成を例示する平面図（その１）である。 第１の実施の形態に係る半導体装置の構成を例示する平面図（その２）である。 第１の実施の形態に係る半導体装置において基板から金属配線層Ｍ１までを示す平面図である。 第１の実施の形態に係る半導体装置において金属配線層Ｍ１から金属配線層Ｍ３までを示す平面図である。 図４及び図５のＡ−Ａ線に沿う断面図である。 図４及び図５のＢ−Ｂ線に沿う断面図である。 図４及び図５のＣ−Ｃ線に沿う断面図である。 図４及び図５のＤ−Ｄ線に沿う断面図である。 第１の実施の形態の変形例１に係る半導体装置において基板から金属配線層Ｍ１までを示す平面図である。 第１の実施の形態の変形例１に係る半導体装置において金属配線層Ｍ１から金属配線層Ｍ３までを示す平面図である。 図１０及び図１１のＡ−Ａ線に沿う断面図である。 図１０及び図１１のＢ−Ｂ線に沿う断面図である。 図１０及び図１１のＣ−Ｃ線に沿う断面図である。 図１０及び図１１のＤ−Ｄ線に沿う断面図である。 第１の実施の形態の変形例２に係る半導体装置において基板から金属配線層Ｍ１までを示す平面図である。 図１６のＡ−Ａ線に沿う断面図である。 図１６のＢ−Ｂ線に沿う断面図である。 第２の実施の形態に係る半導体装置の構成を例示する平面図である。 第３の実施の形態に係る半導体装置の構成を例示する平面図である。 第４の実施の形態に係る半導体装置の構成を例示する平面図である。 ＶＤＤ配線、ＶＳＳ配線等の配置について説明する図である。
以下、図面を参照して発明を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。なお、本願において、第１導電型とはＮ型又はＰ型であり、第２導電型とは第１導電型とは逆導電型のＰ型又はＮ型である。
〈第１の実施の形態〉
図１は、第１の実施の形態に係る半導体装置の回路図である。図１に示すように、半導体装置１は、Ｎ型の電界効果型トランジスタ（ＦＥＴ）であるＮＭＯＳ１１（第１トランジスタ）と、Ｎ型の電界効果型トランジスタであるＮＭＯＳ１２（第２トランジスタ）とを有している。ＮＭＯＳ１１及びＮＭＯＳ１２は、ＶＤＤとＶＳＳとの間に直列に接続されている。ＮＭＯＳ１１のゲート電極１１３及びＮＭＯＳ１２のゲート電極１２３には、ＥＳＤトリガー回路Ｃ１１が接続されている。Ｄ１１は、寄生ダイオードである。
ＥＳＤトリガー回路Ｃ１１は、ＥＳＤサージを検出し、サージ発生時間内にＮＭＯＳ１１及びＮＭＯＳ１２をＯＮさせる。これにより、ＶＤＤとＶＳＳとの間に接続されている保護対象回路Ｃ１２をＥＳＤサージから保護することができる。なお、保護対象回路Ｃ１２は、ＶＤＤとＶＳＳとの間に接続されている全ての回路であってもよい。
第１の実施の形態では、半導体装置１がプレーナ型ＦＥＴである場合を例にして、以下の説明を行う。
図２は、第１の実施の形態に係る半導体装置の構成を例示する平面図（その１）である。図１及び図２に示すように、半導体装置１において、ＮＭＯＳ１１のＮ型の第１不純物領域１１１はＶＤＤ配線（図２では図示せず）を介してＶＤＤ（電源端子）に電気的に接続されている。又、ＮＭＯＳ１２のＮ型の第４不純物領域１２２はＶＳＳ配線（図２では図示せず）を介してＶＳＳ（接地端子）に電気的に接続されている。又、ＮＭＯＳ１１のＮ型の第２不純物領域１１２とＮＭＯＳ１２のＮ型の第３不純物領域１２１とは、配線１５１を介して接続されている。なお、図２において、配線１５１は、簡略化して描かれている。
ＮＭＯＳ１１の第１不純物領域１１１及び第２不純物領域１１２、並びにゲート電極１１３は、平面視でＰ型の不純物領域であるガードリング１１７（第１ガードリング）に囲まれている。又、ＮＭＯＳ１２の第３不純物領域１２１及び第４不純物領域１２２、並びにゲート電極１２３は、平面視でＰ型の不純物領域であるガードリング１２７（第２ガードリング）に囲まれている。ガードリング１１７とガードリング１２７とは基板を介して電気的に接続されており、ガードリング１２７はＶＳＳ配線に接続されている。なお、ガードリング１１７とガードリング１２７は、基板上の配線を介して接続されていてもよい。
なお、本願において、ガードリングとは、基板に形成された不純物領域であってトランジスタや回路を取り囲むものを意味する。但し、後述のＦｉｎＦＥＴやナノワイヤＦＥＴの場合のように、不純物領域が不連続にトランジスタや回路を取り囲むものも含まれる。
半導体装置１では、平面視で、ＮＭＯＳ１１を囲むガードリング１１７の幅Ｗ１が、ＮＭＯＳ１２を囲むガードリング１２７の幅Ｗ２よりも広い（ガードリング１２７は、ガードリング１１７よりも平面視で幅が狭い）。そのため、ガードリング１１７は、ガードリング１２７よりも抵抗が小さい。その結果、ＥＳＤ電流は、ガードリング１１７から寄生ダイオードＤ１１を経由してＶＤＤへ流れやすくなる。これにより、保護対象回路Ｃ１２に対するＥＳＤサージからの保護能力を向上することができる。
なお、図２では、一例として、ガードリング１１７内にＮＭＯＳ１１がＹ方向に２段配置され、ガードリング１２７内にＮＭＯＳ１２がＹ方向に２段配置された例を示したが、これには限定されない。すなわち、ガードリング１１７内にＮＭＯＳ１１がＹ方向に１段又は３段以上配置されてもよい。又、ガードリング１２７内にＮＭＯＳ１２がＹ方向に１段又は３段以上配置されてもよい。
以下、半導体装置１のレイアウトについて、より詳細に説明する。図３は、第１の実施の形態に係る半導体装置の構成を例示する平面図（その２）である。なお、図３において、寄生ダイオードＤ１１の図示は省略されている。
図３に示すように、ＮＭＯＳ１１上及びガードリング１１７上にはＶＤＤ配線１５２が配置され、ＮＭＯＳ１２上及びガードリング１２７上にはＶＳＳ配線１５３が配置されている。配線１５４は、ガードリング１１７とガードリング１２７と第４不純物領域１２２と接地端子（ＶＳＳ）とを電気的に接続する配線である。
具体的には、配線１５４は、ガードリング１１７上に配置されたビア１５５（ビアＶ０）を介してガードリング１１７と接続されている。又、配線１５４は、ガードリング１２７上に配置されたビア１５６（ビアＶ０）を介してガードリング１２７と接続されている。又、配線１５４は、第４不純物領域１２２（ＶＳＳ）に接続されている。又、配線１５４は、平面視でガードリング１１７及び１２７と重なる部分を有するように配置され、ＮＭＯＳ１１とＮＭＯＳ１２との間においては、ガードリング１１７及びガードリング１２７の両方に平面視で重なる部分を有する。配線１５４は、平面視でＮＭＯＳ１１及びＮＭＯＳ１２を囲んで配置される。
なお、図３において、配線１５４のうち、第４不純物領域１２２（ＶＳＳ）に接続する部分は省略して描かれている。又、図３において、第２不純物領域１１２と第３不純物領域１２１とを接続する配線１５１は、簡略化して描かれている。配線１５１は、配線１５４とは異なる金属配線層（例えば、Ｍ２層）に設けられている。
ビア１５５の個数は、ビア１５６の個数よりも多く設けられている。ビア１５５の個数をビア１５６の個数よりも多くすることで、配線１５４とガードリング１１７との間の電気抵抗を配線１５４とガードリング１２７との間の電気抵抗に比べて低減することが可能となる。その結果、ＥＳＤ電流をＶＤＤへ流しやすくすることができる。
又、ビア１５５はＮＭＯＳ１１を平面視で囲んでガードリング１１７上に配置され、ビア１５６はＮＭＯＳ１２を平面視で囲んでガードリング１２７上に配置されてもよい。
図４は、図３のＡ部の平面図（その１）であり、基板から金属配線層Ｍ１までを示している。図５は、図３のＡ部の平面図（その２）であり、金属配線層Ｍ１から金属配線層Ｍ３までを示している。図６は、図４及び図５のＡ−Ａ線に沿う断面図である。図７は、図４及び図５のＢ−Ｂ線に沿う断面図である。図８は、図４及び図５のＣ−Ｃ線に沿う断面図である。図９は、図４及び図５のＤ−Ｄ線に沿う断面図である。
図４〜図９を参照するに、半導体装置１において、Ｎ型半導体からなる基板１３０には、Ｐ型不純物を含有するＰ−Ｗｅｌｌ１３１、ＳＴＩ１３２（Shallow Trench Isolation）、Ｎ型の第１不純物領域１１１及び第２不純物領域１１２、Ｎ型の第３不純物領域１２１及び第４不純物領域１２２、Ｐ型のガードリング１１７及び１２７等が形成されている。なお、基板１３０の導電型がＰ型の場合、Ｐ−Ｗｅｌｌ１３１の形成を省略してもよい。
第１不純物領域１１１及び第２不純物領域１１２、第３不純物領域１２１及び第４不純物領域１２２、ガードリング１１７及び１２７の表面には、例えばニッケルシリサイドやコバルトシリサイド等からなるシリサイド層１３３が形成されている。ＳＴＩ１３２は、例えばシリコン酸化膜から形成されている。なお、図中、Ｐ＋はＰ−ＷｅｌｌよりもＰ型不純物の濃度が高い領域を示し、Ｎ＋はＮ−ＷｅｌｌよりもＮ型不純物の濃度が高い領域を示している。
基板１３０上の第１不純物領域１１１と第２不純物領域１１２の間の領域に、ゲート絶縁膜１３４を介して、ゲート電極１１３が形成されている。又、基板１３０上の第３不純物領域１２１と第４不純物領域１２２の間の領域に、ゲート絶縁膜１３４を介して、ゲート電極１２３が形成されている。ゲート電極１１３及び１２３は、例えば、ポリシリコンにより形成することができる。ゲート電極１１３及び１２３は、窒化チタン等の金属により形成してもよい。ゲート絶縁膜１３４は、例えば、シリコン酸化膜により形成することができる。ゲート絶縁膜１３４は、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタン又はタンタルの酸化物を有してもよい。
ゲート絶縁膜１３４及びゲート電極１１３の側面、並びにゲート絶縁膜１３４及びゲート電極１２３の側面には、例えばシリコン酸化膜やシリコン窒化膜等からなるスペーサ膜１３５が設けられている。シリサイド層１３３、スペーサ膜１３５、ゲート電極１１３及び１２３は、層間絶縁膜１３６により被覆されている。
金属配線層Ｍ１は、層間絶縁膜１３６に設けられたビアＶ０を介して、第１不純物領域１１１及び第２不純物領域１１２、第３不純物領域１２１及び第４不純物領域１２２、ガードリング１１７及び１２７等と接続されている。金属配線層Ｍ１の側面は、層間絶縁膜１３７に被覆されている。金属配線層Ｍ１の上面は、層間絶縁膜１３８に被覆されている。
金属配線層Ｍ２は、層間絶縁膜１３８に設けられたビアＶ１を介して、金属配線層Ｍ１と接続されている。金属配線層Ｍ２の側面は、層間絶縁膜１３８に被覆されている。金属配線層Ｍ２の上面は、層間絶縁膜１３９に被覆されている。金属配線層Ｍ３は、層間絶縁膜１３９に設けられたビアＶ２を介して、金属配線層Ｍ２と接続されている。金属配線層Ｍ３の側面は、層間絶縁膜１３９に被覆されている。
金属配線層Ｍ１、Ｍ２、及びＭ３、並びにビアＶ１及びＶ２は、例えば窒化タンタルやタンタルのバリアメタル膜及び銅等から形成することができる。ビアＶ０は、例えば窒化チタンのグルー膜及びタングステンの膜等から形成することができる。金属配線層Ｍ１は、例えばシングルダマシン構造とすることができる。金属配線層Ｍ２及びビアＶ１は、例えばデュアルダマシン構造とすることができる。金属配線層Ｍ３及びビアＶ２は、例えばデュアルダマシン構造とすることができる。
層間絶縁膜１３６は、例えばシリコン酸化膜等から形成することができる。層間絶縁膜１３７、１３８、及び１３９は、例えばＳｉＯＣ（炭素添加シリコンオキサイド）やポーラス膜等の低誘電率材料等から形成することができる。
なお、前述の配線１５４は金属配線層Ｍ１に含まれ、ＶＤＤ配線１５２及びＶＳＳ配線１５３は金属配線層Ｍ３に含まれてもよい。又、ＶＤＤ配線１５２及びＶＳＳ配線１５３は金属配線層Ｍ３以外に形成されてもよく、例えば、Ｍ３よりも上の金属配線層に形成されてもよい。又、ビア１５５及び１５６は、ビアＶ０に含まれる。以下、図４〜図９に関して、更に詳しく説明する。
図４に示すように、ＮＭＯＳ１１を囲むガードリング１１７の幅Ｗ１は、ＮＭＯＳ１２を囲むガードリング１２７の幅Ｗ２よりも広い。又、配線１５４（金属配線層Ｍ１）とガードリング１１７とを接続するビア１５５の数は、配線１５４とガードリング１２７とを接続するビア１５６の数よりも多い。
なお、図４の説明では、配線１５４とガードリング１１７とを接続するビアと配線１５４とガードリング１２７とを接続するビアの数の違いは、ガードリングの幅方向に配置されるビアの数で比較する。すなわち、ガードリングがＹ方向に延在する位置ならＸ方向に配置されるビアの数で比較し、ガードリングがＸ方向に延在する位置ならＹ方向に配置されるビアの数で比較する。
図４の例では、ガードリングがＹ方向に延在する位置でもＸ方向に延在する位置でも、配線１５４とガードリング１１７とを接続するビア１５５の数は２であり配線１５４とガードリング１２７とを接続するビア１５６の数は１である。すなわち、ガードリングがＹ方向に延在する位置でもＸ方向に延在する位置でも、配線１５４とガードリング１１７とを接続するビア１５５の数は、配線１５４とガードリング１２７とを接続するビア１５６の数よりも多い。なお、ビア１５５及びビア１５６の数はこの限りではなく、例えばビア１５５が３以上配置され、ビア１５６の数が１であってもよく、又はビア１５５の数よりも少ない範囲で複数であってもよい。
又、図４に示すように、ガードリング１１７と平面視で重複する配線１５４の幅が、ガードリング１２７と平面視で重複する配線１５４の幅より太い。これにより、ガードリング１１７上にある配線１５４の部分の電気抵抗がガードリング１２７上にある配線１５４の部分よりも低くなる。そのため、ＥＳＤ電流が、ガードリング１１７上にある配線１５４の部分を介して、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１１の第１不純物領域１１１とで形成する寄生ダイオードＤ１１を経由してガードリング１１７へ流れやすくなり、更にＶＤＤ配線１５２（図５参照）へ流れやすくなる。
又、図４で示したように、配線１５４は枝分かれした配線部分１５４ａを有する。配線部分１５４ａは、ＮＭＯＳ１２の一部と重なるように配置され、ビアＶ０を介して第４不純物領域１２２に接続する。
なお、図３及び図４に示したように、ＶＤＤ配線１５２に電気的に接続する第１不純物領域１１１を、第２不純物領域１１２よりもガードリング１１７に近い位置に配置してもよい。
図５に示すように、金属配線層Ｍ３のＶＤＤ配線１５２はＮＭＯＳ１１上及びガードリング１１７上に配置され、ＶＳＳ配線１５３はＮＭＯＳ１２上及びガードリング１２７上に配置されている。但し、これは一例であり、ＶＳＳ配線１５３がＮＭＯＳ１１上及びガードリング１１７上に配置されてもよいし、ＶＤＤ配線１５２がＮＭＯＳ１２上及びガードリング１２７上に配置されてもよい。ＶＤＤ配線１５２及びＶＳＳ配線１５３は、ガードリング１２７上で、点線四角で示すビアＶ２を介して、その下の金属配線層Ｍ２の配線に接続されている。
なお、ＶＤＤ配線１５２及びＶＳＳ配線１５３は金属配線層Ｍ３よりも上の層に形成されてもよく、金属配線層Ｍ３には例えば保護対象回路Ｃ１２等の回路に電源電位又は接地電位を供給するための配線が配置されていてもよい。
又、図５に示すように、金属配線層Ｍ２には、配線１５４及びＶＳＳ配線１５３に電気的に接続する配線１５７が配置されている。配線１５７は、ガードリング１１７及びガードリング１２７上で、ＮＭＯＳ１１及びＮＭＯＳ１２の両方を平面視で囲むように配置されてもよい。配線１５７と配線１５４とを接続するビアＶ１は、ガードリング１２７の幅方向に配置されている数よりも、ガードリング１１７の幅方向に配置されている数の方が多い。これにより、配線１５７とガードリング１１７との間の電気抵抗を、配線１５７とガードリング１２７との間の電気抵抗よりも低減することができる。これにより、ＥＳＤ電流を、ガードリング１１７を介して、寄生ダイオードＤ１１を経由してＶＤＤへ流れやすくすることが可能となる。
又、図５及び図６に示すように、ＮＭＯＳ１１の第１不純物領域１１１上にある金属配線層Ｍ２の配線が、ビアＶ２を介して、金属配線層Ｍ３のＶＤＤ配線１５２に接続している。又、図５及び図７に示すように、ＮＭＯＳ１２の第４不純物領域１２２上にある金属配線層Ｍ２の配線が、ビアＶ２を介して、金属配線層Ｍ３のＶＳＳ配線１５３に接続している。
又、図５及び図９に示すように、Ｙ方向に延在する金属配線層Ｍ２の配線１５１を介して、ＮＭＯＳ１１の第２不純物領域１１２とＮＭＯＳ１２の第３不純物領域１２１とが電気的に接続している。この金属配線層Ｍ２の配線１５１は、Ｘ方向に延在するガードリング１１７及び１２７上の金属配線層Ｍ１の配線１５４を跨ぐように配置されている。
図８に示すように、ＮＭＯＳ１２の第４不純物領域１２２に接続する金属配線層Ｍ１の配線が、ガードリング１１７及び１２７を覆う金属配線層Ｍ１の配線に接続している。ＮＭＯＳ１１の第１不純物領域１１１は、金属配線層Ｍ３のＶＤＤ配線１５２に接続している。
このように、第１の実施の形態に係る半導体装置１では、ＮＭＯＳ１１を囲むガードリング１１７の幅Ｗ１が、ＮＭＯＳ１２を囲むガードリング１２７の幅Ｗ２よりも広いため、ガードリング１１７は、ガードリング１２７よりも抵抗が小さい。その結果、ＥＳＤ電流を、ガードリング１１７から寄生ダイオードＤ１１を経由してＶＤＤへ流れやすくすることが可能となり、保護対象回路Ｃ１２に対するＥＳＤサージからの保護能力を向上することができる。
又、ガードリング１１７上に配置されたビア１５５の個数を、ガードリング１２７上に配置されたビア１５６の個数より多くしてもよい。これにより、ＶＳＳとガードリング１１７との間の電気抵抗をＶＳＳとガードリング１２７との間の電気抵抗に比べて低減することが可能となり、ＥＳＤ電流をＶＤＤへいっそう流しやすくすることができる。
又、ガードリング１１７と平面視で重複する配線１５４の幅を、ガードリング１２７と平面視で重複する配線１５４の幅より太くしてもよい。これにより、ＥＳＤ電流が、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１１の第１不純物領域１１１とで形成する寄生ダイオードＤ１１を経由してガードリング１１７へ流れやすくなり、更にＶＤＤ配線１５２へ流れやすくすることができる。
又、第１不純物領域１１１は第２不純物領域１１２よりもガードリング１１７に近い位置に配置することが好ましい。これにより、ＥＳＤ電流が、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１１の第１不純物領域１１１とで形成する寄生ダイオードＤ１１を経由してガードリング１１７へいっそう流れやすくすることができる。
〈第１の実施の形態の変形例１〉
第１の実施の形態の変形例１では、半導体装置１がＦｉｎＦＥＴ（フィン（ＦＩＮ）形状のチャネルを有する電界効果型トランジスタ）である場合の例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１０は、図４に相当する平面図であり、基板から金属配線層Ｍ１までを示している。図１１は、図５に相当する平面図であり、金属配線層Ｍ１から金属配線層Ｍ３までを示している。図１２は、図１０及び図１１のＡ−Ａ線に沿う断面図である。図１３は、図１０及び図１１のＢ−Ｂ線に沿う断面図である。図１４は、図１０及び図１１のＣ−Ｃ線に沿う断面図である。図１５は、図１０及び図１１のＤ−Ｄ線に沿う断面図である。
図１０に示すように、基板１３０から金属配線層Ｍ１までにおいて、基本的な配置は図４の場合と同様である。
但し、半導体装置１がＦｉｎＦＥＴである場合、プレーナ型ＦＥＴである場合とは異なり、ＮＭＯＳ１１及び１２のそれぞれで、Ｘ方向に延在するフィン（Ｆｉｎ）がＹ方向に複数本配置されている。又、ゲート電極１１３及び１２３並びにローカル配線Ｌ０が、複数本のフィンにＹ方向に跨って形成されている。
図１０において、フィン（Ｆｉｎ）の終端上には、ダミーのゲート電極構造１１３Ｄ及び１２３Ｄが形成されているが、これは必須ではなく、ダミーのゲート電極構造１１３Ｄ及び１２３Ｄは形成されていなくてもよい。
ガードリング１１７及び１２７もフィンで形成されている。半導体装置１がプレーナ型ＦＥＴである場合にはガードリング１１７及び１２７は１本ずつであったが（図４等参照）、半導体装置１がＦｉｎＦＥＴである場合は、分離しているフィンの集合がガードリング１１７及び１２７となる。図１０において、ガードリング１１７のＸ方向の幅Ｗ１とガードリング１２７のＸ方向の幅Ｗ２との違いはフィンの幅の違いである。又、ガードリング１１７のＹ方向の幅とガードリング１２７のＹ方向の幅との違いはフィンの個数の違いであり、ＮＭＯＳ１１とＮＭＯＳ１２との間において、ガードリング１１７の方がガードリング１２７よりも本数が多い。
なお、図１０の例ではＮＭＯＳ１１、ＮＭＯＳ１２、ガードリング１１７のフィンは４本であるが、フィンの本数は１本でもよく、４本以外の複数本でもよい。又、平面視でＮＭＯＳ１１及びＮＭＯＳ１２の間に位置する部分のガードリング１２７については、フィンの本数は１本に限られず、ガードリング１１７でのフィンの本数よりも少ない範囲で複数本であってもよい。
図１１に示すように、金属配線層Ｍ１から金属配線層Ｍ３までにおいて、基本的な配置は図５の場合と同様である。なお、図１１の例では、ガードリングがＹ方向に延在する位置で、配線１５４とガードリング１１７とを接続するビアの数は３であるが、配線１５４とガードリング１２７とを接続するビアの数よりも多ければ、ビアの数は図５と同様に２であってもよいし、４以上であってもよい。
なお、図１１の例では、ＶＤＤ配線１５２及びＶＳＳ配線１５３が金属配線層Ｍ３に形成されているが、ＶＤＤ配線１５２及びＶＳＳ配線１５３は金属配線層Ｍ３よりも上の金属配線層に形成されてもよい。同様に、ＮＭＯＳ１１とＮＭＯＳ１２とを接続する金属配線層Ｍ２の配線も、金属配線層Ｍ２よりも上の金属配線層に形成されてもよい。すなわち、各配線が形成される層は自由に変更するこが可能である（他の実施の形態や変形例においても同様）。
図１２及び図１３に示すように、フィンは例えば半導体基板をパターニングして形成されたものであり、ここにイオン注入によって各トランジスタのソース及びドレインに対応する不純物領域が形成される。フィンと金属配線層Ｍ１の配線とは、ローカル配線Ｌ０と、ローカル配線Ｌ０上のビアＶ０とを介して接続される。又、ゲート電極１１３及び１２３上にもローカル配線Ｌ０が形成された部分があり、その上にビアＶ０及び金属配線層Ｍ１が形成される（図示は省略）。なお、ビアＶ０と金属配線層Ｍ１の配線とは、例えば、デュアルダマシン構造とすることができる。この場合、ビアＶ０及び金属配線層Ｍ１の配線は、例えば窒化タンタルやタンタルのバリアメタル膜及び銅等から形成することができる。又、ローカル配線Ｌ０は、例えば窒化チタンのグルー膜及びタングステンの膜等から形成することができる。
図１４及び図１５に示すように、金属配線層Ｍ１から金属配線層Ｍ３までにおいて、基本的な断面構造は図８及び図９の場合と同様である。但し、半導体装置１がプレーナ型ＦＥＴである場合とは異なり、トランジスタのソースドレインを構成する部分が、基板１３０から突出したフィン形状となっている。Ｘ方向に延在する部分のガードリング１１７の本数（図の例では４本）は、Ｘ方向に延在する部分のガードリング１２７の本数（図の例では１本）よりも多い。
このように、半導体装置１がＦｉｎＦＥＴである場合にも、第１の実施の形態と同様に幅Ｗ１及びＷ２に差を設けることにより、ＥＳＤ電流を、ガードリング１１７から寄生ダイオードＤ１１を経由してＶＤＤへ流れやすくすることが可能となり、保護対象回路Ｃ１２に対するＥＳＤサージからの保護能力を向上することができる。
なお、第１の実施の形態と同様に、ガードリング１１７上に配置されたビア１５５の個数を、ガードリング１２７上に配置されたビア１５６の個数より多くしてもよい。又、第１の実施の形態と同様に、ガードリング１１７と平面視で重複する配線１５４の幅を、ガードリング１２７と平面視で重複する配線１５４の幅より太くしてもよい。又、第１の実施の形態と同様に、第１不純物領域１１１を第２不純物領域１１２よりもガードリング１１７に近い位置に配置してもよい。又、第１の実施の形態と同様に、配線１５４と配線１５７とを接続するビアＶ１の個数を、ガードリング１２７上よりもガードリング１１７上で多いものとしてもよい。これらの場合も、第１の実施の形態と同様の効果を奏する。
〈第１の実施の形態の変形例２〉
第１の実施の形態の変形例２では、半導体装置１がナノワイヤＦＥＴである場合の例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１６は、図１０に相当する平面図であり、基板から金属配線層Ｍ１までを示している。図１７は、図１６のＡ−Ａ線に沿う断面図である。図１８は、図１６のＢ−Ｂ線に沿う断面図である。
図１６に示すように、基板１３０から金属配線層Ｍ１までにおいて、基本的な配置は図１０の場合と同様である。
但し、半導体装置１がナノワイヤＦＥＴである場合、ＦｉｎＦＥＴのチャネル部分がワイヤ状となっており、それを取り囲むようにゲート絶縁膜、ゲート電極が形成されている。Ｘ方向に延在する部分のガードリング１１７の本数（図の例では４本）は、ＦｉｎＦＥＴの場合と同様に、Ｘ方向に延在する部分のガードリング１２７の本数（図の例では１本）よりも多い。
図１７及び図１８に示すナノワイヤ１１５は電流が流れる細いワイヤであり、その両端が、ナノワイヤＦＥＴのソース領域及びドレイン領域となる部分を含む板状の構造物に接続されている。ナノワイヤ１１５は、例えばシリコンやゲルマニウム、又はそれらの混合物等の半導体材料により形成され、トランジスタのチャネルとなる。ナノワイヤ１１５の本数は、任意に決定することができる。少なくともゲート電極１１３及び１２３と重なった部分は、ソースドレインと異なる導電型であるか、又は不純物注入がされていない。
なお、図１７及び図１８に示すナノワイヤ１１５のＺ方向の本数は２となっているが、１本でもよく、３より多い数でもよい。又、図１６に示すように、ＮＭＯＳ１１及びＮＭＯＳ１２におけるナノワイヤ１１５のＹ方向の本数は４本であるが、１本でもよく、４本以外の複数であってもよい。
図１７及び図１８の例では、ガードリング１１７及び１２７の部分はナノワイヤを持たない構造（ＦｉｎＦＥＴと同様の板状の構造）となっているが、必要に応じてナノワイヤ構造を形成しても構わない。なお、本願のＮＭＯＳ１１，ＮＭＯＳ１２、ガードリング１１７、ガードリング１２７に限らず、トランジスタとして用いる部分をナノワイヤＦＥＴとし、それ以外の領域にＦｉｎＦＥＴと同様の板状の構造を形成してもよい。
具体的には、ナノワイヤＦＥＴを有する半導体装置において、例えば基板やウェルに電位を供給するためのウェルタップ領域を板状の構造としてもよい。ナノワイヤＦＥＴのようなナノワイヤ構造と比べて板状の構造では基板に接続する面積が大きいため、このような構成とすることで全てをナノワイヤＦＥＴと同様の構造とした場合に比べて、基板と接続する領域で電気抵抗を低減することができる。
このように、半導体装置１がナノワイヤＦＥＴである場合にも、第１の実施の形態と同様に幅Ｗ１及びＷ２に差を設けることにより、ＥＳＤ電流を、ガードリング１１７から寄生ダイオードＤ１１を経由してＶＤＤへ流れやすくすることが可能となり、保護対象回路Ｃ１２に対するＥＳＤサージからの保護能力を向上することができる。
なお、第１の実施の形態と同様に、ガードリング１１７上に配置されたビア１５５の個数を、ガードリング１２７上に配置されたビア１５６の個数より多くしてもよい。又、第１の実施の形態と同様に、ガードリング１１７と平面視で重複する配線１５４の幅を、ガードリング１２７と平面視で重複する配線１５４の幅より太くしてもよい。又、第１の実施の形態と同様に、第１不純物領域１１１を第２不純物領域１１２よりもガードリング１１７に近い位置に配置してもよい。又、第１の実施の形態と同様に、配線１５４と配線１５７とを接続するビアＶ１の個数を、ガードリング１２７上よりもガードリング１１７上で多いものとしてもよい。これらの場合も、第１の実施の形態と同様の効果を奏する。
〈第２の実施の形態〉
第２の実施の形態では、ＶＳＳ配線の配置が異なる例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１９は、第２の実施の形態に係る半導体装置の構成を例示する平面図である。第１の実施の形態では、図３に示すように、ＶＳＳ配線１５３がＮＭＯＳ１２上のみに配置されていた。第２の実施の形態では、図１９に示すように、ＶＳＳ配線１５３が、ＮＭＯＳ１２上に加え、ＮＭＯＳ１１上にも配置されている。
図１９の例では、ＶＤＤ配線１５２はＮＭＯＳ１１の第１不純物領域１１１及び第２不純物領域１１２等が形成された部分の上に配置されており、ＶＳＳ配線１５３はＶＤＤ配線１５２の間に配置されている。
このように、ＶＳＳ配線１５３をＮＭＯＳ１１上にも配置することで、ＶＳＳ配線１５３からＶＤＤ配線１５２への配線経路が短くなり、ＥＳＤ電流をよりＶＤＤへ流しやすくすることができる。
なお、以上はプレーナ型ＦＥＴを例にして説明したが、図１９の構造はＦｉｎＦＥＴやナノワイヤＦＥＴにも適用可能である。
〈第３の実施の形態〉
第３の実施の形態では、ガードリングの一部を共有する例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図２０は、第３の実施の形態に係る半導体装置の構成を例示する平面図である。第１の実施の形態では、図３に示すように、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１２のガードリング１２７とが別々に設けられ、両者は配線１５４を介して電気的に接続されていた。第３の実施の形態では、図２０に示すように、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１２のガードリング１２７とが一部を共有しており、直接接続されている。
このように、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１２のガードリング１２７とが一部を共有することで、回路全体の面積を低減することができる。
なお、以上はプレーナ型ＦＥＴを例にして説明したが、図２０の構造はＦｉｎＦＥＴやナノワイヤＦＥＴにも適用可能である。又、図２０の構造は、第２の実施の形態と組み合わせることも可能である。又、ガードリング１１７とガードリング１２７とが共有する部分以外において、第１の実施の形態と同様に、ガードリング１１７上に形成されたビア１５５の個数を、ガードリング１２７上に形成されたビア１５６の個数よりも多いものとしてもよい。
〈第４の実施の形態〉
第４の実施の形態では、ガードリングの一部を削除する例を示す。なお、第４の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図２１は、第４の実施の形態に係る半導体装置の構成を例示する平面図である。第３の実施の形態では、図２０に示すように、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１２のガードリング１２７との間にＸ方向に延在する共通のガードリングが設けられていた。第４の実施の形態では、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１２のガードリング１２７との間でガードリングの一部（図２０に示す共通のガードリング）が削除されている。
このように、ＮＭＯＳ１１のガードリング１１７とＮＭＯＳ１２のガードリング１２７との間でガードリングの一部を削除することで、回路全体の面積を更に低減することができる。
なお、ＮＭＯＳ１１とＮＭＯＳ１２とのＹ方向の間隔ＳＯＤＸは、ＮＭＯＳ１１内のＹ方向の間隔ＳＯＤ１及びＮＭＯＳ１２内のＹ方向の間隔ＳＯＤ２よりも広くすることが好ましい。このような間隔とすることで、ＥＳＤ発生時にＮＭＯＳ１２のＶＳＳ、Ｐ−Ｗｅｌｌ、ＮＭＯＳ１１のＶＤＤにあるＮＰＮ寄生バイポーラ素子にＥＳＤ電流が流れることを抑制し、ＮＰＮ寄生バイポーラ素子の破壊を抑制することができる。
又、第３の実施の形態と同様に、ガードリング１１７上に形成されたビア１５５の個数を、ガードリング１２７上に形成されたビア１５６の個数よりも多いものとしてもよい。
以上の各実施の形態及び変形例で説明したＶＤＤ配線１５２及びＶＳＳ配線１５３は、図２２に示すように、例えば、基板１３０の周辺を取り囲むように配置することができる。なお、ＶＤＤ配線１５２及びＶＳＳ配線１５３は、半導体装置の内部への湿気等の浸入を防止するために設けられる耐湿リング（図示せず）よりは内側に配置される。但し、ＶＤＤ配線１５２及びＶＳＳ配線１５３は必ずしもリング状でなくても構わないし、ＶＤＤ配線１５２がＶＳＳ配線１５３よりも外側に配置されても構わない。
又、第１の実施の形態等で説明したように、ＶＤＤ配線１５２及びＶＳＳ配線１５３が複数本あってもよい。又、第２の実施の形態で説明したように、複数のＶＤＤ配線１５２の間にＶＳＳ配線１５３が配置されてもよいし、複数のＶＤＤ配線１５２及び複数のＶＳＳ配線１５３が交互に配置されてもよい。
Ｉ／Ｏセル１７０は、入出力用の半導体素子が設けられる区画であり、基板１３０の周辺において、基板１３０の上下辺側（Ｘ方向に延在する辺側）、又は左右辺側（Ｙ方向に延在する辺側）に配置される。本発明の回路（ガードリング１１７及び１２７に囲まれた部分）はＩ／Ｏセル１７０内に配置される。但し、Ｉ／Ｏセル１７０の一部又は全部は、電源供給パッド又は信号入出力パッド、ダミーパッドの下部に位置してもよい。
Ｉ／Ｏセル１７０が基板１３０の上下辺側（Ｘ方向に延在する辺側）に配置される場合には、各実施の形態及び変形例で説明したように、ＮＭＯＳ１１及び１２がＹ方向に並ぶように配置することができる。Ｉ／Ｏセル１７０が基板１３０の左右辺側（Ｙ方向に延在する辺側）に配置される場合には、ＮＭＯＳ１１及び１２がＸ方向に並ぶように配置してもよい。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、各実施の形態及び変形例は、必要に応じて適宜組み合わせることができる。
１ 半導体装置
１１、１２ ＮＭＯＳ
１１１ 第１不純物領域
１１２ 第２不純物領域
１１３、１２３ ゲート電極
１１３Ｄ、１２３Ｄ ゲート電極構造
１１５ ナノワイヤ
１１７、１２７ ガードリング
１２１ 第３不純物領域
１２２ 第４不純物領域
１３０ 基板
１３１ Ｐ−Ｗｅｌｌ
１３２ ＳＴＩ
１３３ シリサイド層
１３４ ゲート絶縁膜
１３５ スペーサ膜
１３６、１３７、１３８、１３９ 層間絶縁膜
１５１、１５４ 配線
１５２ ＶＤＤ配線
１５３ ＶＳＳ配線
１５５、１５６ ビア
１７０ Ｉ／Ｏセル

Claims (9)

  1. 基板と、
    前記基板に形成され、第１導電型の第１不純物領域、及び前記第１導電型の第２不純物領域を有する第１トランジスタと、
    前記基板に形成され、前記第２不純物領域に電気的に接続する前記第１導電型の第３不純物領域、及び前記第１導電型の第４不純物領域を有する第２トランジスタと、
    前記第１不純物領域に電気的に接続する電源端子と、
    前記第４不純物領域に電気的に接続する接地端子と、
    前記基板に形成され、平面視で前記第１トランジスタを囲み、前記接地端子と電気的に接続し、前記第１導電型とは異なる第２導電型を有する第１ガードリングと、
    前記基板に形成され、平面視で前記第２トランジスタを囲み、前記接地端子と電気的に接続し、前記第２導電型を有し、前記第１ガードリングよりも平面視で幅が狭い第２ガードリングと、を有することを特徴とする半導体装置。
  2. 前記第１ガードリング上に設けられ、前記第１ガードリングと前記接地端子とを電気的に接続する経路の一部をなす第１ビアと、
    前記第２ガードリング上に設けられ、前記第２ガードリングと前記接地端子とを電気的に接続する経路の一部をなす第２ビアと、を有し、
    前記第１ガードリングの幅方向に設けられた前記第１ビアの数は、前記第２ガードリングの幅方向に設けられた前記第２ビアの数よりも多いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ガードリング上及び前記第２ガードリング上に設けられ、前記第１ガードリング及び前記第２ガードリングと前記接地端子とを電気的に接続する経路の一部をなす第１配線を有し、
    前記第１ガードリング上に位置する前記第１配線の第１部分の幅は、前記第２ガードリング上に位置する前記第１配線の第２部分の幅よりも太いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１不純物領域は、前記第２不純物領域よりも前記第１ガードリングに近い位置に配置されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
  5. 前記電源端子と電気的に接続される電源配線は、平面視で前記第１トランジスタと重なって配置され、
    前記接地端子と電気的に接続される接地配線は、平面視で前記第２トランジスタと重なって配置されていることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
  6. 前記電源端子と電気的に接続される電源配線は、平面視で前記第１トランジスタと重なって配置され、
    前記接地端子と電気的に接続される接地配線は、平面視で前記第２トランジスタ及び前記第１トランジスタと重なって配置され、
    前記第１トランジスタ上の前記電源配線と前記第１トランジスタ上の前記接地配線とは平面視で交互に配置されていることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
  7. 前記第１トランジスタ及び前記第２トランジスタがＦｉｎＦＥＴであることを特徴とする請求項１乃至６の何れか一項に記載の半導体装置。
  8. 前記第１トランジスタ及び前記第２トランジスタがナノワイヤＦＥＴであることを特徴とする請求項１乃至６の何れか一項に記載の半導体装置。
  9. 前記第１ガードリング及び前記第２ガードリングが、板状の構造を有し、ナノワイヤ構造を有さないことを特徴とする請求項８に記載の半導体装置。
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