KR20120129682A - 반도체 장치 - Google Patents
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Abstract
반도체 장치가 제공된다. 반도체 장치는 구동회로 영역 및 구동회로 영역 양측의 더미 영역을 포함하는 반도체 기판, 구동회로 영역의 반도체 기판 내에서, 제 1 도전형을 가지며 동일한 간격으로 배열되는 복수 개의 활성 영역들, 더미 영역의 반도체 기판 내에서, 제 1 도전형을 갖는 더미 활성 영역, 및 반도체 기판 내에서 활성 영역들 및 더미 활성 영역을 둘러싸며, 제 2 도전형을 갖는 가드링 영역을 포함하되, 더미 활성 영역과 이에 가장 인접한 활성 영역 간의 거리는, 활성 영역들 간의 거리와 실질적으로 동일하고, 더미 활성 영역과 이에 가장 인접한 가드링 영역 사이의 거리보다 작다.
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 더미 활성 영역을 갖는 반도체 장치에 관한 것이다.
반도체 장치의 고속화, 고집적화에 따라 반도체 장치의 레이아웃 기술에 대한 중요성이 회로 설계 및 공정 기술들과 더불어 증가되고 있다. 이에 더하여, 반도체 장치의 고집적화에 따라, 반도체 소자들 사이를 절연시키는 소자 분리막의 폭이 감소되고 있다. 반도체 기판에 트렌치들 형성하고, 트렌치 내에 절연 물질을 채워서 형성되는 소자분리막은, 소자 분리막에 인접한 반도체 기판(즉, 활성 영역)에 물리적 스트레스를 인가할 수 있다.
이에 따라, 반도체 기판에 형성되는 MOS 트랜지스터들은 소자분리막에 의한 스트레스에 의해 동작 특성이 변화될 수 있다.
한편, MOS 트랜지스터들이 밀집되어 배치되는 소정 영역에서, 소자 분리막들에 의해 MOS 트랜지스터들에 가해지는 스트레스는, 가장자리 부분에서와 중심부에서 다를 수 있다.
본원 발명이 해결하고자 하는 과제는 균일한 특성을 갖는 트랜지스터들 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 구동회로 영역 및 구동회로 영역 양측의 더미 영역을 포함하는 반도체 기판, 구동회로 영역의 반도체 기판 내에서, 제 1 도전형을 가지며 동일한 간격으로 배열되는 복수 개의 활성 영역들, 더미 영역의 반도체 기판 내에서, 제 1 도전형을 갖는 더미 활성 영역, 및 반도체 기판 내에서 활성 영역들 및 더미 활성 영역을 둘러싸며, 제 2 도전형을 갖는 가드링 영역을 포함한다. 여기서, 더미 활성 영역과 이에 가장 인접한 활성 영역 간의 거리는, 활성 영역들 간의 거리와 실질적으로 동일하고, 더미 활성 영역과 이에 가장 인접한 가드링 영역 사이의 거리보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 제 1 도전형을 갖는 복수 개의 활성 영역들, 제 1 도전형의 더미 활성 영역, 및 활성 영역들과 더미 활성 영역을 둘러싸는 제 2 도전형의 가드링 영역을 포함하는 반도체 기판, 활성 영역들 사이에서 제 1 폭을 갖는 제 1 소자 분리막, 더미 활성 영역과 이에 가장 인접한 활성 영역 사이에서 제 2 폭을 갖는 제 2 소자 분리막, 및 더미 활성 영역과 이에 가장 인접한 가드링 영역 사이에서 제 3 폭을 갖는 제 3 소자 분리막을 포함한다. 여기서, 제 1 폭과 제 2 폭은 실질적으로 동일하고, 제 3 폭은 제 1 폭보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 장치에 따르면, 가드링 영역과 활성 영역들 사이에 더미 활성 영역을 배치함으로써, 소자 분리막에 의해 활성 영역들에 가해지는 물리적 스트레스가 복수 개의 활성 영역들에 균일하게 적용될 수 있다. 이에 따라, 모스 트랜지스터들의 특성 저하를 억제할 수 있다.
나아가, 더미 활성 영역에 의해 가드링 영역에 가까운 활성 영역과 가드링 영역 간의 거리가 확보되므로, 웰 영역과 모스 트랜지스터가 근접함에 따라 모스 트랜지스터들의 특성이 달라지는 현상(즉, Well Proximity Effect)을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치 일 부분의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치 일 부분의 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 변형례를 설명하기 위한 평면도이다.
도 4는 본 발명의 다른 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치 일 부분의 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 변형례를 설명하기 위한 평면도이다.
도 4는 본 발명의 다른 실시예들에 따른 반도체 장치의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 따른 반도체 장치는, DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory), 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 및 FRAM(Ferroelectric RAM) 등과 같은 메모리 장치에 적용될 수 있다. 나아가, 본 발명의 실시예들에 따른 반도체 장치는 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서에 적용될 수도 있다. 또한, 본 발명의 실시예들에 따른 반도체 장치는 동일 종류의 반도체 소자로만 구성될 수도 있고, 하나의 완전한 기능을 제공하기 위해서 필요한 서로 다른 종류의 반도체 소자들로 구성된 SOC(System On Chip)와 같은 단일 칩 데이터 처리 소자일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치 일 부분의 평면도이며, 도 2는 본 발명의 일 실시예에 따른 반도체 장치 일 부분의 단면도로서, 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 그리고, 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 변형례를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 기판(100)은 구동회로 영역(10)과 구동회로 영역(10) 양측의 더미 영역(20)을 포함하며, 반도체 기판(100) 내에는 구동회로 영역(10)과 더미 영역(20)을 둘러싸는 가드링(guard ring) 영역(105)이 형성될 수 있다. 가드링 영역(105)은, 제 1 도전형(예를 들어 p형)의 불순물이 반도체 기판(100) 또는 웰(well) 영역(미도시) 내에 도핑된 불순물 영역일 수 있다.
구동회로 영역(10)의 반도체 기판(100)에는 미세 전자 소자들이 형성될 수 있다. 예를 들어, 구동회로 영역(10)에는 MOS 트랜지스터, 파워 캐패시터, 및 저항기가 형성될 수 있다. 일 실시예에 따르면, 구동회로 영역(10)에 복수 개의 MOS 트랜지스터들이 형성될 수 있다. MOS 트랜지스터들은 서로 다른 동작 특성(예를 들어, 문턱 전압)을 갖거나, 실질적으로 동일한 동작 특성을 가질 수 있다.
상세하게, 구동회로 영역(10)에는 일 방향(즉, x축 방향)으로 배열된 복수 개의 활성 영역들(101a, 101b)이 배치될 수 있다. 일 실시예에서, 활성 영역들(101a, 101b)은 가드링 영역(105)과 반대되는 제 2 도전형(예를 들어, n형)을 가질 수 있다. 활성 영역들(101a, 101b)은 제 1 소자 분리막들(111)들에 의해 동일한 간격(d1)으로 이격될 수 있다. 나이가, 활성 영역들(101a, 101b) 중에서 가드링 영역(105)에 가장 인접한 외곽 활성 영역(101a)과, 가드링 영역(105) 간의 거리는 활성 영역들(101a, 101b) 간의 거리보다 클 수 있다. 일 실시예에 따르면, 복수 개의 활성 영역들(101a, 101b)은 동일한 폭(W1)을 갖되, 그 길이가 서로 다를 수 있다. 이와 달리, 복수 개의 활성 영역들(101a, 101b)은 동일한 폭(W1)과 길이를 가질 수도 있다.
구동회로 영역(10)에는 게이트 절연막(121)을 개재하여 활성 영역들(101a, 101b) 각각을 가로지르는 게이트 전극들(123)이 배치될 수 있다. 게이트 전극들(123)은 활성 영역들(101a, 101b)처럼, 서로 다른 길이를 가질 수 있다.
더미 영역(20)의 반도체 기판(100)에는, 제 1 도전형의 더미 활성 영역(103)이 배치될 수 있다. 일 실시예에서 더미 활성 영역(103)은 활성 영역들(101a, 101b)과 동일하게 제 2 도전형을 가질 수 있다. 더미 활성 영역(103)은 제 2 소자 분리막(113)에 의해 활성 영역들(101a, 101b) 중에서 가드링 영역(105)에 가장 인접한 외곽 활성 영역(101a)과 소정 간격 이격되어 배치될 수 있다. 더미 활성 영역(103)은 제 3 소자 분리막(115)에 의해 가드링 영역(105) 과 소정 간격 이격되어 배치될 수 있다. 여기서, 더미 활성 영역(103)과 외곽 활성 영역(101a) 간의 거리(d2)는 활성 영역들(101a, 101b) 간의 거리(d1)와 실질적으로 동일할 수 있으며, 더미 활성 영역(103)과 가드링 영역(105) 간의 거리(d3)보다 작을 수 있다. 다시 말해, 제 2 소자 분리막(113)의 폭(d2)은 제 3 소자 분리막(115)의 폭(d3)보다 작을 수 있다. 나아가, 더미 활성 영역(103)의 폭(W2)은 활성 영역들(101a, 101b)의 폭(W1)보다 작을 수 있다. 예를 들어, 더미 활성 영역(103)의 폭(W2)은 반도체 장치의 디자인 룰(design rule)에 구현될 수 있는 최소 선폭을 가질 수 있다. 최소 선폭은 반도체 장치를 제조하기 위한 포토리소그래피 공정에서의 해상도에 의해 구현될 수 있는 최소 선폭일 수 있다. 이와 달리, 더미 활성 영역(103)의 폭(W2)은 활성 영역들(101a, 101b)의 폭(W1)과 실질적으로 동일할 수도 있다. 나아가, 더미 활성 영역(103)의 길이는 도 1에 도시된 것처럼, 활성 영역들(101a, 101b) 중에서 최대 길이와 실질적으로 동일할 수 있다. 이와 달리, 더미 활성 영역(103)의 길이는 도 3에 도시된 바와 같이, 외곽 활성 영역(101a)의 길이와 실질적으로 동일할 수도 있다.
이와 같이, 더미 활성 영역(103)을 배치함에 따라, 외곽 활성 영역(101a) 양측에 위치하는 제 1 소자 분리막(111)과 제 2 소자 분리막(113)의 폭들(d1, d2)이 실질적으로 동일할 수 있다. 그러므로, 제 1 및 제 2 소자 분리막들(111, 113)에 의해 외곽 활성 영역(101a)에 미치는 스트레스와, 제 1 소자 분리막들(111)에 의해 활성 영역(101b)에 미치는 스트레스가 균일할 수 있다. 즉, 소자 분리막들(111, 113)에 의해 활성 영역들(101a, 101b)에 가해지는 물리적 스트레스가 복수 개의 활성 영역들(101a, 101b)에 균일하게 적용될 수 있다. 이에 따라, 모스 트랜지스터들의 특성 저하를 억제할 수 있다.
한편, 일 실시예에 따르면, 가드링 영역(105) 내부에서 활성 영역들(101a, 101b) 및 더미 활성 영역(103)은 일 방향(x축 방향)으로 배열된다. 활성 영역들(101a, 101b)의 장축 방향(즉, y축 방향)에서, 가드링 영역(105)과 활성 영역들(101a, 101b) 간의 최대 거리는 활성 영역들(101a, 101b)의 최소 길이보다 작을 수 있다.
이와 같은 일 실시예에서, 제 2 도전형(n형)을 갖는 더미 활성 영역(103)은 전원 전압(VDD)이 인가되는 제 1 패드(131)에 전기적으로 연결될 수 있으며, 제 1 도전형(p형)을 갖는 가드링 영역(105)은 접지 전압(Vss)이 인가되는 제 2 패드(133)에 전기적으로 연결될 수 있다. 이에 따라, 더미 활성 영역(103)과, 가드링 영역(105), 및 제 1 도전형의 반도체 기판(100)(또는, 제 1 도전형의 웰 영역)에 의해 구현되는 다이오드에 역 바이어스(reverse bias)가 인가될 수 있다. 그러므로, 제 2 도전형의 더미 활성 영역(103)과 제 1 도전형의 반도체 기판(100)의 접합에 의해 형성되는 공핍층의 두께가 증가될 수 있다. 이에 따라, 더미 활성 영역(103)의 형성으로 인해 MOS 트랜지스터들에 전기적 영향이 미치는 것을 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치 일 부분을 나타내는 평면도이다.
도 4를 참조하면, 반도체 기판(100)은 제 1 및 제 2 가드링 영역들(105, 205)을 포함한다. 제 1 및 제 2 가드링 영역들(105, 205) 각각은 그 내부에 구동회로 영역과 구동회로 양측의 더미 영역을 포함한다.
일 실시예에서, 제 1 및 제 2 가드링 영역들(105, 205)은 서로 반대의 도전형을 가질 수 있다. 예를 들어, 제 1 가드링 영역(105)은 n형일 수 있으며, 제 2 가드링 영역(205)은 p형일 수 있다. 나아가, 제 1 및 제 2 가드링 영역들(105, 205) 중 어느 하나는 반도체 기판(100) 내에 형성된 제 1 도전형의 웰 영역(200) 내에 형성될 수 있다.
일 실시예에 따르면, 제 1 가드링 영역(105) 내부에는 복수 개의 PMOS 트랜지스터들이 일 방향으로 배열될 수 있으며, 제 2 가드링 영역(205)의 내부에는 복수 개의 NMOS 트랜지스터들이 배열될 수 있다.
보다 상세하게, 제 1 가드링 영역(105) 내부에는 복수 개의 제 1 활성 영역들(101a, 101b)이 배치될 수 있으며, 제 1 가드링 영역(105)과 가장 인접한 외곽 활성 영역(101a)과, 제 1 가드링 영역(105) 사이에 제 1 더미 활성 영역(103)이 배치될 수 있다. 여기서, 제 1 활성 영역들(101a, 101b) 및 제 1 더미 활성 영역(103)의 도전형은 제 1 가드링 영역(105)과 반대인 p형 일 수 있다.
일 실시예에서 설명한 것처럼, 제 1 활성 영역들(101a, 101b)은 일 방향으로 배열되며, 제 1 활성 영역들(101a, 101b) 사이의 제 1 소자 분리막들(111)에 의해 동일한 간격(d1)으로 배열될 수 있다. 가드링 영역(105)과, 이에 가장 인접한 제 1 활성 영역(101a) 간의 거리는 제 1 활성 영역들(101a, 101b) 간의 거리보다 클 수 있다. 그리고, 제 1 더미 활성 영역(103)과 이에 가장 인접한 제 1 활성 영역(101a) 간의 거리(d2)는 제 1 활성 영역들(101a, 101b) 간의 거리(d1)와 실질적으로 동일할 수 있다. 나아가, 제 1 더미 활성 영역(103)과 제 1 가드링 영역(105) 간의 거리(d3)는, 제 1 더미 활성 영역(103)과 이에 가장 인접한 제 1 활성 영역 간의 거리(d2)보다 클 수 있다. 나아가, 제 1 더미 활성 영역(103)의 폭(W1)은, 일 실시예에서 설명한 것처럼, 제 1 활성 영역들(101a, 101b)의 폭(W1)보다 작거나, 실질적으로 동일할 수 있다. 제 1 더미 활성 영역(103)의 길이는 제 1 활성 영역들(101a, 101b)의 최대 길이와 실질적으로 동일할 수 있다. 이와 달리, 제 1 더미 활성 영역(103)의 길이는 도 3을 참조하여 설명한 것처럼, 이에 가장 인접한 제 1 활성 영역(101a)의 길이와 실질적으로 동일할 수 있다.
이에 더하여, 제 1 활성 영역들(101a, 101b) 상에는, 일 실시예에서 설명한 것처럼, 게이트 전극(123)들이 형성될 수 있으며, 게이트 전극(123)들 양측에 소오스/드레인 전극(125)들이 형성될 수 있다.
나아가, 제 2 가드링 영역(205) 내부에는, 제 1 활성 영역들(101a, 101b) 및 제 1 더미 활성 영역(103)처럼, 제 2 활성 영역들(201a, 201b) 및 제 2 더미 활성 영역(203)이 형성될 수 있다. 이 때, 제 2 활성 영역들(201a, 201b) 및 제 2 더미 활성 영역(203)은 제 2 가드링 영역(205)과 반대인 n형 일 수 있다. 그리고, 제 2 활성 영역들(201a, 201b) 및 제 2 더미 활성 영역(203)의 배치 관계는 제 1 가드링 영역(105) 내의 제 1 활성 영역들(101a, 101b) 및 제 1 더미 활성 영역(103)의 배치 관계와 실질적으로 동일할 수 있다.
한편, 이 실시예에 따르면, 제 1 가드링 영역(105), 제 1 활성 영역들(101a, 101b) 및 제 1 더미 활성 영역(103)은, 제 1 도전형의 반도체 기판(100) 내에 형성된 제 2 도전형의 웰 영역(200) 내에 배치될 수 있다. 이 때, 제 1 가드링 영역(105)과 가장 인접한 제 1 활성 영역(101a)과 제 1 가드링 영역(105) 사이에 제 1 더미 활성 영역(103)이 배치되므로, 제 1 가드링 영역(105)에 가장 인접한 제 1 활성 영역(101a)과 웰 영역(200) 간의 거리는 증가될 수 있다. 그러므로, 제 1 활성 영역(101a)과 웰 영역(200) 간의 거리가 확보되므로, 웰 영역(200)과 모스 트랜지스터가 근접함에 따라 모스 트랜지스터들의 특성이 달라지는 현상(즉, Well Proximity Effect)을 줄일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 구동회로 영역 및 상기 구동회로 영역 양측의 더미 영역을 포함하는 반도체 기판;
상기 구동회로 영역의 상기 반도체 기판 내에서, 제 1 도전형을 가지며 동일한 간격으로 배열되는 복수 개의 활성 영역들;
상기 더미 영역의 상기 반도체 기판 내에서, 제 1 도전형을 갖는 더미 활성 영역; 및
상기 반도체 기판 내에서 상기 활성 영역들 및 상기 더미 활성 영역을 둘러싸며, 제 2 도전형을 갖는 가드링 영역을 포함하되,
상기 더미 활성 영역과 이에 가장 인접한 상기 활성 영역 간의 거리는, 상기 활성 영역들 간의 거리와 실질적으로 동일하고, 상기 더미 활성 영역과 이에 가장 인접한 상기 가드링 영역 사이의 거리보다 작은 반도체 장치. - 제 1 항에 있어서,
상기 더미 활성 영역의 폭은 상기 활성 영역들의 폭보다 작은 반도체 장치. - 제 1 항에 있어서,
상기 활성 영역들의 길이가 서로 다르며, 상기 더미 활성 영역의 길이는 이에 가장 인접한 상기 활성 영역의 길이와 실질적으로 동일한 반도체 장치. - 제 1 항에 있어서,
상기 활성 영역들의 길이가 서로 다르며, 상기 더미 활성 영역의 길이는 상기 활성 영역들 중 최대 길이를 갖는 활성 영역과 동일한 반도체 장치. - 제 1 항에 있어서,
상기 더미 활성 영역의 폭은 상기 활성 영역들의 폭보다 작고, 상기 더미 활성 영역의 길이는 이에 가장 인접한 상기 활성 영역의 길이와 실질적으로 동일한 반도체 장치. - 제 1 항에 있어서,
상기 활성 영역들 및 상기 더미 활성 영역은 제 1 방향으로 배열되고,
상기 제 1 방향에 대해 수직한 제 2 방향에서, 상기 가드링 영역과 상기 활성 영역 간의 거리는 상기 활성 영역의 길이보다 작은 반도체 장치. - 제 1 항에 있어서,
상기 반도체 기판은 제 2 도전형의 웰 영역을 더 포함하고, 상기 활성 영역들, 상기 더미 활성 영역 및 상기 가드링 영역을 상기 웰 영역 내에 형성되는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형이며,
상기 더미 활성 영역은 전원전압이 인가되는 제 1 패드에 연결되고, 상기 가드링 영역은 접지전압이 인가되는 제 2 패드에 연결되는 반도체 장치. - 제 1 항에 있어서,
상기 활성 영역들 각각을 가로지르는 게이트 라인들; 및
상기 게이트 라인들 양측의 상기 활성 영역들 내에 형성된 소오스/드레인 전극들을 더 포함하는 반도체 장치. - 제 1 도전형을 갖는 복수 개의 활성 영역들, 제 1 도전형의 더미 활성 영역, 및 상기 활성 영역들과 상기 더미 활성 영역을 둘러싸는 제 2 도전형의 가드링 영역을 포함하는 반도체 기판;
상기 활성 영역들 사이에서 제 1 폭을 갖는 제 1 소자 분리막;
상기 더미 활성 영역과 이에 가장 인접한 상기 활성 영역 사이에서 제 2 폭을 갖는 제 2 소자 분리막; 및
상기 더미 활성 영역과 이에 가장 인접한 상기 가드링 영역 사이에서 제 3 폭을 갖는 제 3 소자 분리막을 포함하되,
상기 제 1 폭과 상기 제 2 폭은 실질적으로 동일하고, 상기 제 3 폭은 상기 제 1 폭보다 큰 반도체 장치.
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