KR20160004097A - 핀 구조물 및 그 제조방법, 및 이를 이용하는 핀 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
핀 구조물은 실리콘층 상부에 위치하고 저머늄을 포함하는 4족 반도체 물질로 이루어진 반도체 핀과, 상기 반도체 핀 하부의 양측에 형성된 분리 절연층과, 상기 반도체 핀 및 분리 절연층의 하부에 형성된 바닥 절연층을 포함한다.상기 실리콘층은 벌크 실리콘 기판이고, 상기 반도체 핀은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다. 상기 바닥 절연층은 상기 반도체 핀을 구성하는 저머늄을 포함하는 4족 반도체 물질의 산화층일 수 있다.
Description
본 발명의 기술적 사상은 핀 구조물 및 그 제조 방법, 및 이를 이용하는 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 구조물 및 그 제조방법, 이를 구비하는 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자에는 다양한 형태의 반도체 핀이 필요할 수 있다. 예컨대, 트랜지스터의 크기가 작아짐에 따라 제어 특성을 향상시키기 위하여 트랜지스터의 채널 영역이나 소오스 영역(또는 드레인 영역)을 반도체 핀으로 형성할 수 있다. 그런데, 반도체 핀은 주변 부재와 전기적으로 절연될 수 있는 핀 구조물 내에 포함되는 것이 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는 주변 부재와 전기적으로 절연됨과 아울러 캐리어 이동도가 높은 저머늄을 포함하는 4족 반도체 물질로 이루어진 반도체 핀을 갖는 핀 구조물 및 그 제조방법을 제공하는 데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 상술한 핀 구조물을 포함하는 핀 트랜지스터 및 그 제조방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물은 실리콘층 상부에 위치하고 저머늄을 포함하는 4족 반도체 물질로 이루어진 반도체 핀; 상기 반도체 핀 하부의 양측에 형성된 분리 절연층; 및 상기 반도체 핀 및 분리 절연층의 하부에 형성된 바닥 절연층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 실리콘층은 벌크 실리콘 기판일 수 있다. 상기 반도체 핀은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바닥 절연층은 상기 반도체 핀을 구성하는 저머늄을 포함하는 4족 반도체 물질의 산화층일 수 있다. 상기 바닥 절연층은 상기 실리콘층 상에 형성된 평탄부와 상기 반도체 핀의 하부에 상기 평탄부로부터 돌출된 돌출부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리 절연층은 상기 바닥 절연층 상의 상기 돌출부의 양측에 형성되어 있을 수 있다. 상기 분리 절연층의 상부 표면은 상기 반도체 핀의 하부 표면과 비교할 때 높게 또는 낮은 높이로 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바닥 절연층과 상기 분리 절연층은 서로 다른 물질로 형성되어 있을 수 있다. 상기 바닥 절연층의 밀도는 상기 분리 절연층의 밀도보다 높을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바닥 절연층은 실리콘 저머늄 산화층(Si1-xGexO)이고, 상기 반도체 핀은 실리콘 저머늄층(Si1-y Gey)이고, 여기서 0<X<1, 0<Y<1 및 X=Y일 수 있다. 상기 바닥 절연층은 실리콘 저머늄 산화층(Si1-xGexO)이고, 상기 반도체 핀은 실리콘 저머늄층(Si1-y Gey)이고, 여기서 0<X<1, 0<Y<1 및 X≠Y일 수 있다. 상기 바닥 절연층은 실리콘 저머늄 산화층(Si1-xGexO)이고 이고, 상기 반도체 핀은 Si1-y Gey(여기서, 0.1≤X≤0.7, 0.4≤Y<1.0 및 X<Y임)일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물 제조 방법은 실리콘층 상에 저머늄을 포함하는 4족 반도체 물질로 이루어진 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 저머늄을 포함하는 반도체 물질로 이루어진 제2 반도체층을 형성하는 단계; 상기 제2 반도체층을 패터닝하여 반도체 핀을 형성하는 단계; 상기 반도체 핀의 하부 양측에 분리 절연층을 형성하는 단계; 및 상기 반도체 핀을 보호하면서 상기 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 실리콘층은 벌크 실리콘 기판이고, 상기 제1 반도체층 및 제2 반도체층은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 반도체층은 실리콘 저머늄층(Si1-x Gex)이고, 상기 제2 반도체층은 실리콘 저머늄층(Si1-y Gey)이고, 여기서, 0<X<1, 0<Y<1 및 X=Y일 수 있다. 상기 제1 반도체층은 실리콘 저머늄층(Si1-x Gex)이고, 상기 제2 반도체층은 실리콘 저머늄층(Si1-y Gey)이고, 여기서, 0<X<1, 0<Y<1 및 X≠Y일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 실리콘층의 격자 상수를 a라 하고 상기 제1 반도체층의 격자 상수를 b라 하고, 상기 제2 반도체층의 격자 상수를 c라 할 때, a<b<c 및 0%<절대값(/a-c/)/a≤8% 조건을 만족할 수 있다. 상기 제1 반도체층은 실리콘 저머늄층(Si1-x Gex)이고, 상기 제2 반도체층은 실리콘 저머늄층(Si1-y Gey)이고, 여기서, 0.1≤X≤0.7, 0.4≤Y<1.0 및 X<Y일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 핀 및 바닥 절연층을 형성하는 단계는, 상기 제2 반도체층 상에 마스크층을 형성하는 단계; 상기 마스크층을 식각 마스크로 상기 제2 반도체층을 식각하여 상기 반도체 핀을 형성하는 단계; 상기 반도체 핀의 양측에 측벽 스페이서를 형성하는 단계; 상기 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계; 및 상기 마스크층 및 측벽 스페이서를 제거하는 단계를 포함할 수 있다.
상기 제2 반도체층을 식각할 때, 상기 제1 반도체층의 이부를 식각하여 상기 실리콘층 상에 평탄 패턴과 상기 반도체 핀의 하부에 상기 평탄 패턴으로부터 돌출된 돌출 패턴을 형성할 수 있다. 상기 분리 절연층은 상기 평탄 패턴의 상부 및 상기 돌출 패턴의 양측에 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 핀 및 바닥 절연층을 형성하는 단계는, 상기 제2 반도체층 상에 마스크층을 형성하는 단계; 상기 마스크층을 식각 마스크로 상기 제2 반도체층을 식각하여 상기 반도체 핀을 형성하는 단계; 상기 반도체 핀의 양측에 측벽 스페이서를 형성하는 단계; 상기 마스크층 및 측벽 스페이서를 식각 마스크로 상기 제1 반도체층의 일부를 식각하여 상기 실리콘층 상에 평탄 패턴과, 상기 반도체 핀 및 측벽 스페이서의 하부에 상기 평탄 패턴으로부터 돌출된 돌출 패턴을 구비하는 패턴된 제1 반도체층을 형성하는 단계; 상기 돌출 패턴의 양측을 식각하여 상기 반도체 핀의 하부에 리세스된 돌출 패턴을 형성하는 단계; 상기 리세스된 돌출 패턴 및 평탄 패턴을 포함하는 패턴된 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계; 및 상기 마스크층 및 측벽 스페이서를 제거하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리 절연층의 상부 표면은 상기 반도체 핀의 하부 표면과 비교할 때 높게 또는 낮은 높이로 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 트랜지스터는 실리콘층 상부에 위치하고, 소오스 및 드레인 영역을 포함하고 저머늄을 포함하는 4족 반도체 물질로 이루어진 반도체 핀과, 상기 반도체 핀 상에 위치하는 게이트 구조물; 및 상기 게이트 구조물 및 반도체 핀의 하부에 위치하는 절연 구조물로 이루어지되, 상기 절연 구조물은 반도체 핀 하부의 양측에 형성된 분리 절연층, 및 상기 반도체 핀 및 분리 절연층의 하부에 위치하는 바닥 절연층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 실리콘층은 벌크 실리콘 기판이고, 상기 절연 구조물은 벌크 실리콘 기판 상에 형성되어 있고, 상기 바닥 절연층은 상기 반도체 핀을 구성하는 저머늄을 포함하는 반도체 물질의 산화층인 일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바닥 절연층은 상기 실리콘층 상에 형성된 평탄부와 상기 반도체 핀의 하부에 상기 평탄부로부터 돌출된 돌출부를 포함하고, 상기 분리 절연층은 상기 바닥 절연층 상의 상기 돌출부의 양측에 위치할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바닥 절연층과 상기 분리 절연층은 서로 다른 물질로 형성되어 있고, 상기 바닥 절연층의 밀도는 상기 분리 절연층의 밀도보다 높을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 소오스 및 드레인 영역은 n형 불순물 영역 또는 p형 불순물 영역일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 핀은 상기 게이트 구조물의 양측에서 상기 게이트 구조물을 가로지르는 방향을 따라 폭이 다르게 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 핀 트랜지스터는 실리콘층 상부에서 위쪽으로 돌출되어 형성되면서 제1 방향으로 서로 떨어져 위치하고 상기 제1 방향과 수직인 제2 방향으로는 연장되어 있고, 저머늄을 포함하는 4족 반도체 물질로 이루어진 복수개의 반도체 핀들; 상기 반도체 핀들을 둘러싸도록 위치하고 상기 제1 방향으로 연장되어 있는 게이트 구조물; 상기 게이트 구조물의 양측의 상기 반도체 핀들에 각각 형성된 소오스 및 드레인 영역; 및 상기 게이트 구조물 및 반도체 핀들의 하부에 위치하는 절연 구조물로 포함한다. 상기 절연 구조물은 반도체 핀 하부의 양측 및 상기 반도체 핀들 사이에 형성된 분리 절연층, 및 상기 반도체 핀들 및 분리 절연층의 하부에 위치함과 아울러 상기 실리콘층 상에 위치하는 바닥 절연층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바닥 절연층은 상기 반도체 핀을 구성하는 저머늄을 포함하는 4족 반도체 물질의 산화층이고, 상기 바닥 절연층은 상기 실리콘층 상에 형성된 평탄부와 상기 반도체 핀의 하부에 상기 평탄부로부터 돌출된 돌출부를 포함하고, 상기 분리 절연층은 상기 바닥 절연층 상의 상기 돌출부의 양측에 위치할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 분리 절연층의 상부 표면은 상기 반도체 핀들의 하부 표면과 비교할 때 높게 또는 낮은 높이로 위치할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 바닥 절연층과 상기 분리 절연층은 서로 다른 물질로 형성되어 있고, 상기 바닥 절연층의 밀도는 상기 분리 절연층의 밀도보다 높을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 핀은 상기 게이트 구조물의 양측에서 상기 제2 방향을 따라 폭이 다르게 형성되어 있을 수 있다. 상기 반도체 핀들은 상기 게이트 구조물의 양측에서 결합하여 통합 반도체 핀으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 트랜지스터 제조방법은 실리콘층 상에 저머늄을 포함하는 4족 반도체 물질로 이루어진 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 저머늄을 4족 포함하는 반도체 물질로 이루어진 제2 반도체층을 형성하는 단계; 상기 제2 반도체층을 패터닝하여 상기 실리콘층의 상부에서 위쪽으로 돌출되면서 제1 방향으로 서로 떨어져 위치하고 상기 제1 방향과 수직인 제2 방향으로는 연장되어 있는 복수개의 반도체 핀들을 형성하는 단계; 상기 반도체 핀들의 하부 양측에 분리 절연층을 형성하는 단계; 상기 반도체 핀들을 보호하면서 상기 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계; 상기 반도체 핀들을 둘러싸면서 상기 제1 방향으로 연장되는 게이트 구조물을 형성하는 단계; 및 상기 게이트 구조물의 양측의 상기 반도체 핀들에 각각 소오스 및 드레인 영역을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 실리콘층은 벌크 실리콘 기판이고, 상기 제1 반도체층 및 제2 반도체층은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 핀들 및 바닥 절연층을 형성하는 단계는, 상기 제2 반도체층 상에 마스크층을 형성하는 단계; 상기 마스크층을 식각 마스크로 상기 제2 반도체층을 식각하여 상기 반도체 핀들을 형성하는 단계; 상기 반도체 핀들의 양측에 측벽 스페이서를 형성하는 단계; 상기 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계; 및 상기 마스크층 및 측벽 스페이서를 제거하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제2 반도체층을 식각할 때, 상기 제1 반도체층의 이부를 식각하여 상기 실리콘층 상에 평탄 패턴과 상기 반도체 핀의 하부에 상기 평탄 패턴으로부터 돌출된 돌출 패턴을 형성하고, 상기 분리 절연층은 상기 평탄 패턴의 상부 및 상기 돌출 패턴의 양측에 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 반도체 핀 및 바닥 절연층을 형성하는 단계는, 상기 제2 반도체층 상에 마스크층을 형성하는 단계; 상기 마스크층을 식각 마스크로 상기 제2 반도체층을 식각하여 상기 반도체 핀들을 형성하는 단계; 상기 반도체 핀들의 양측에 측벽 스페이서를 형성하는 단계; 상기 마스크층 및 측벽 스페이서를 식각 마스크로 상기 제1 반도체층의 일부를 식각하여 상기 실리콘층 상에 평탄 패턴과, 상기 반도체 핀 및 측벽 스페이서의 하부에 상기 평탄 패턴으로부터 돌출된 돌출 패턴을 구비하는 패턴된 제1 반도체층을 형성하는 단계; 상기 돌출 패턴의 양측을 식각하여 상기 반도체 핀들의 하부에 리세스된 돌출 패턴을 형성하는 단계; 상기 리세스된 돌출 패턴 및 평탄 패턴을 포함하는 패턴된 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계; 및 상기 마스크층 및 측벽 스페이서를 제거하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물은 외부 부재와 전기적으로 절연됨과 아울러 캐리어 이동도가 높은 저머늄을 포함하는 4족 반도체 물질로 이루어진 반도체 핀을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물은 반도체 핀 하부의 양측에 분리 절연층이 형성되어 있고, 반도체 핀 및 분리 절연층의 하부에 바닥 절연층이 형성되어 있어 반도체 핀을 주변 부재와 절연시킬 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 트랜지스터는 상술한 반도체 핀 구조물 및 그 위에 게이트 구조물을 포함함으로써 고속 동작이 가능하고 제어 특성이 향상될 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물이나 핀 트랜지스터는 실리콘층 상에 실리콘 반도체 기술을 적용할 수 있어 쉽게 제조할 수 있을 뿐 아니라 제조 비용을 줄일 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물의 단면 요부 구성도이다.
도 2 및 도 3은 본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물의 단면 요부 구성도들이다.
도 4 내지 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조물 제조 방법의 요부 단면도들이다.
도 9 내지 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조물 제조 방법의 요부 단면도들이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따라 단일 반도체 핀을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따라 단일 반도체 핀을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따라 복수개의 반도체 핀들을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예에 따라 복수개의 반도체 핀들을 포함하는 핀 트랜지스터를 도시한 요부 사시도들이다.
도 19 내지 도 24는 본 발명의 기술적 사상의 일 실시예에 따른 복수개의 반도체 핀을 갖는 핀 트랜지스터 제조 방법의 요부 단면도들이다.
도 25 내지 도 31은 본 발명의 기술적 사상의 일 실시예에 따른 복수개의 반도체 핀들을 갖는 핀 트랜지스터 제조 방법의 요부 단면도들이다.
도 32는 본 발명의 기술적 사상의 일 실시예에 따라 다양한 형태의 반도체 핀을 갖는 핀 트랜지스터의 사시도이다.
도 33은 본 발명의 기술적 사상의 일 실시예에 따라 다양한 형태의 반도체 핀을 갖는 핀 트랜지스터의 사시도이다.
도 34는 본 발명의 기술적 사상의 일 실시예에 따른 핀 트랜지스터를 포함하는 인버터의 회로도이다.
도 35는 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 트랜지스터를 포함하는 카드를 보여주는 개략도이다.
도 36은 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 트랜지스터를 포함하는 전자 시스템을 보여주는 개략도이다.
도 37은 본 발명의 기술적 사상의 일 실시예에 따른 핀 트랜지스터가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
도 2 및 도 3은 본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물의 단면 요부 구성도들이다.
도 4 내지 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조물 제조 방법의 요부 단면도들이다.
도 9 내지 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조물 제조 방법의 요부 단면도들이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따라 단일 반도체 핀을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따라 단일 반도체 핀을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따라 복수개의 반도체 핀들을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예에 따라 복수개의 반도체 핀들을 포함하는 핀 트랜지스터를 도시한 요부 사시도들이다.
도 19 내지 도 24는 본 발명의 기술적 사상의 일 실시예에 따른 복수개의 반도체 핀을 갖는 핀 트랜지스터 제조 방법의 요부 단면도들이다.
도 25 내지 도 31은 본 발명의 기술적 사상의 일 실시예에 따른 복수개의 반도체 핀들을 갖는 핀 트랜지스터 제조 방법의 요부 단면도들이다.
도 32는 본 발명의 기술적 사상의 일 실시예에 따라 다양한 형태의 반도체 핀을 갖는 핀 트랜지스터의 사시도이다.
도 33은 본 발명의 기술적 사상의 일 실시예에 따라 다양한 형태의 반도체 핀을 갖는 핀 트랜지스터의 사시도이다.
도 34는 본 발명의 기술적 사상의 일 실시예에 따른 핀 트랜지스터를 포함하는 인버터의 회로도이다.
도 35는 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 트랜지스터를 포함하는 카드를 보여주는 개략도이다.
도 36은 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 트랜지스터를 포함하는 전자 시스템을 보여주는 개략도이다.
도 37은 본 발명의 기술적 사상의 일 실시예에 따른 핀 트랜지스터가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 층, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하의 본 발명의 실시예들은 어느 하나로 구현될 수 있으며, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물의 단면 요부 구성도이다.
구체적으로, 핀 구조물(100a)은 실리콘층(10) 상부에 저머늄(Ge, Germanium)을 포함하는 4족 반도체 물질로 이루어진 반도체 핀(22)이 형성되어 있다. 실리콘층(10)은 벌크 실리콘 기판일 수 있다. 반도체 핀(22)은 실리콘 저머늄층(SiGe), 실리콘 저머늄 탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다.
반도체 핀(22)에 포함되는 저머늄은 실리콘에 비하여 캐리어 이동도, 예컨대 전자 이동도나 홀 이동도가 향상되어 트랜지스터를 제조할 경우 고속 동작이 가능하다. 반도체 핀(22)은 실리콘층(10), 예컨대 벌크 실리콘 기판 상에 형성되기 때문에 실리콘 반도체 기술을 채용할 수 있다. 반도체 핀(22) 및 분리 절연층(24)의 하부에는 바닥 절연층(32)이 형성되어 있다. 바닥 절연층(32)은 실리콘층(10) 상에 형성된 평탄부(28)와 평탄부(28)의 표면에서 반도체 핀(22)쪽으로 연장된 돌출부(30)를 포함할 수 있다.
반도체 핀(22) 하부의 양측에는 분리 절연층(24)이 형성되어 있다. 분리 절연층(24)은 바닥 절연층(32) 상의 돌출부(30)의 양측에 형성되어 있을 수 있다. 분리 절연층(24)의 상부 표면(36)은 반도체 핀(22)의 하부 표면(34)보다 높게 형성될 수 있다. 이렇게 될 경우, 반도체 핀(22) 하부에서 누설되는 전류를 줄일 수 있다.
바닥 절연층(32)과 분리 절연층(24)은 서로 다른 물질로 형성되어 있을 수 있다. 바닥 절연층(32)은 반도체 핀(22)을 구성하는 저머늄을 포함하는 4족 반도체 물질을 산화시켜 형성한 산화층일 수 있다. 예컨대, 바닥 절연층(32)은 실리콘 저머늄 산화층(SiGeO)이나 저머늄 산화층(GeO)일 수 있다.
분리 절연층(24)은 바닥 절연층(32) 상에 절연 물질을 증착하여 형성된 증착층일 수 있다. 예컨대, 분리 절연층(24)은 실리콘 산화물을 증착시켜 형성한 실리콘 산화층일 수 있다. 이에 따라, 바닥 절연층(32)의 밀도는 분리 절연층(24)의 밀도보다 높을 수 있다. 즉, 바닥 절연층(32)의 막질 치밀도가 분리 절연층(24)보다 높을 수 있다. 이렇게 바닥 절연층(32)의 밀도가 분리 절연층(24)보다 높은 경우, 반도체 핀(22)과 실리콘층(10)간의 전기적 절연 특성을 향상시킬 수 있다.
본 발명의 일 실시예에 있어서, 바닥 절연층(32)은 실리콘 저머늄 산화층(Si1-xGexO)이고, 반도체 핀(22)은 실리콘 저머늄층(Si1-y Gey)일 수 있다. 여기서, 0<X<1 및 0<Y<1이고, X=Y 또는 X≠Y일 수 있다. X 및 Y가 1일 경우에는 바닥 절연층(32)은 저머늄 산화층일 수 있고, 반도체 핀(22)은 저머늄층일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 바닥 절연층(32)은 실리콘 저머늄 산화층(Si1-x GexO)이고, 반도체 핀(22)은 실리콘 저머늄층(Si1-y Gey)일 수 있다. 여기서, 0.1≤X≤0.7, 0.4≤Y<1.0 및 X<Y일 수 있다. 여기서 제시된 바닥 절연층(32)을 구성하는 저머늄 산화층의 조성비 및 반도체 핀(22)을 구성하는 실리콘 저머늄층의 조성비는 반도체 핀(22)의 절연 특성 및 캐리어 이동도를 향상시키기 위한 최적화된 값일 수 있다.
이와 같은 핀 구조물(100a)에 포함된 반도체 핀(22)은 전기 이동도가 높은 저머늄을 포함할 수 있고, 분리 절연층(24) 및 바닥 절연층(32)을 통하여 주변 부재, 예컨대 실리콘층(10)과 전기적으로 절연될 수 있다.
도 2 및 도 3은 본 발명의 기술적 사상의 일 실시예에 의한 핀 구조물의 단면 요부 구성도들이다.
구체적으로, 도 2 및 도 3의 핀 구조물(100b, 100c)은 도 1 핀 구조물(100a)과 비교할 때 분리 절연층(36a, 36b)의 형성 위치를 제외하고는 거의 동일하다. 도 2 및 도 3의 핀 구조물(100b, 100c)에서, 도 1의 핀 구조물(100a)과 중복되는 부분은 생략하여 설명한다.
도 2의 핀 구조물(100b)에서, 분리 절연층(24a)의 상부 표면(36a)은 반도체 핀(22)의 하부 표면(34)과 동일한 높이로 형성될 수 있다. 이렇게 구성된 도 2의 핀 구조물(100b)은 도 1의 핀 구조물(100a)과 비교할 때 반도체 핀(22)의 높이를 크게 할 수 있다.
도 3의 핀 구조물(100c)에서, 분리 절연층(24b)의 상부 표면(36b)은 반도체 핀(22)의 하부 표면(34)보다 낮은 높이로 형성될 수 있다. 이렇게 구성된 도 3의 핀 구조물(100c)은 도 1의 핀 구조물(100a)과 비교할 때 반도체 핀(22)이 밀도가 낮은 분리 절연층(24b)과 접하지 않는다. 이에 따라, 도 3의 핀 구조물(100c)은 반도체 핀(22)과 실리콘층(10)간의 절연 특성을 더욱 향상시킬 수 있다.
도 4 내지 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조물 제조 방법의 요부 단면도들이다.
구체적으로, 도 4 내지 도 8의 핀 구조물 제조 방법은 도 1 및 도 2의 핀 구조물(100a, 100b)을 설명하기 위하여 제공될 수 있다. 도 4 내지 도 8에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재일 수 있으며 중복되는 설명은 생략한다.
도 4를 참조하면, 실리콘층(10) 상에 저머늄(Ge)을 포함하는 4족 반도체 물질로 이루어진 제1 반도체층(12)을 형성한다. 실리콘층(10)은 벌크 실리콘 기판일 수 있다. 제1 반도체층(12)은 저머늄을 포함하는 4족 반도체 물질 소스를 에피택셜 증착법으로 형성할 수 있다. 제1 반도체층(12)을 실리콘층, 예컨대 벌크 실리콘 기판에 형성하기 때문에 실리콘 반도체 기술을 적용할 수 있다.
제1 반도체층(12) 상에 저머늄(Ge)을 포함하는 4족 반도체 물질로 이루어진 제2 반도체층(14)을 형성한다. 제2 반도체층(14)은 저머늄을 포함하는 4족 반도체 물질 소스를 에피택셜 증착법으로 형성할 수 있다. 제1 반도체층(12) 및 제2 반도체층(14)은 실리콘 저머늄층(SiGe), 실리콘 저머늄 탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(12)은 실리콘 저머늄층(Si1-x Gex)일 수 있고, 상기 제2 반도체층(14)은 실리콘 저머늄층(Si1-y Gey)일 수 있고, 여기서, 0<X<1, 0<Y<1일 수 있고, X=Y 또는 X≠Y일 수 있다. X 및 Y가 1일 경우에는 제1 반도체층(12) 및 제2 반도체층(14)은 저머늄층일 수 있다. X=Y일 경우에는, 제1 반도체층(12) 및 제2 반도층(14)은 하나의 물질층일 수 있다.
본 발명의 일 실시예에 있어서, 실리콘층(10)의 격자 상수를 a라 하고, 상기 제1 반도체층(12)의 격자 상수를 b라 하고, 상기 제2 반도체층(14)의 격자 상수를 c라 할 때, a<b<c 및 0%<절대값(/a-c/)/a≤8% 조건을 만족하게 할 수 있다. 절대값(/a-c/)/a는 절대값(/a-c/)을 a로 나눈 것을 의미한다.
여기서 제시된 제1 실리콘층(10), 제1 반도체층(12) 및 제2 반도체층(14)의 격자 상수 범위는 제1 반도체층(12) 및 제2 반도체층(14)의 형성 조건 및 후에 형성되는 반도체 핀의 절연 특성 및 캐리어 이동도를 향상시키기 위한 최적화된 값일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(12)은 실리콘 저머늄층(Si1-x Gex)일 수 있고, 제2 반도체층(14)은 실리콘 저머늄층(Si1-y Gey)일 수 있고, 여기서, 0.1≤X≤0.7, 0.4≤Y<1.0 및 X<Y일 수 있다. 여기서 제시된 제1 반도체층(12) 및 제2 반도체층(14)의 조성비는 후에 형성되는 반도체 핀의 절연 특성 및 캐리어 이동도를 향상시키기 위한 최적화된 값일 수 있다.
도 5를 참조하면, 도 4의 제2 반도체층(14)을 패터닝하여 반도체 핀(22)을 형성한다. 예컨대, 제2 반도체층(14) 상에 마스크층(17)을 형성한다. 마스크층(17)은 실리콘 질화층(SiN)으로 형성할 수 있다. 이어서, 마스크층(17)을 식각 마스크로 제2 반도체층(14)을 식각하여 반도체 핀(22)을 형성한다. 도 4의 제2 반도체층(14)을 식각할 때, 제1 반도체층(12)의 일부를 함께 식각하여 반도체 핀(22)의 하부에 돌출 패턴(18)을 형성할 수 있다. 이에 따라, 실리콘층(10) 상에 형성된 평탄 패턴(16)과 반도체 핀(22)의 하부에 상기 평탄 패턴(16)으로부터 돌출된 돌출 패턴(18)을 구비하는 패턴된 제1 반도체층(20)이 형성될 수 있다.
도 6을 참조하면, 반도체 핀(22)의 하부 양측에 분리 절연층(24)을 형성한다. 분리 절연층(24)은 반도체 핀(22)을 주변 부재와 전기적으로 절연하는 절연 구조물일 수 있다. 분리 절연층(24)은 평탄 패턴(16)의 상부 및 돌출 패턴(18)의 양측에 형성될 수 있다. 분리 절연층(24)은 절연 물질을 증착하여 형성된 산화층일 수 있다. 예컨대, 분리 절연층(24)은 실리콘 산화물을 증착시켜 형성한 실리콘 산화층일 수 있다.
도 6에 도시한 바와 같이 분리 절연층(24)의 상부 표면(36)은 반도체 핀(22)의 하부 표면(34)보다 높게 형성할 수 있다. 또한. 필요에 따라 도 2에 도시한 바와 같이 분리 절연층(24)의 상부 표면(36a)은 반도체 핀(22)의 하부 표면(34)과 동일 높이로 형성할 수 있다.
도 7 및 도 8을 참조하면, 도 7에 도시한 바와 같이 반도체 핀(22) 및 마스크층(17)의 양측에 측벽 스페이서(26)를 형성한다. 측벽 스페이서(26)는 후술하는 산화 공정에서 반도체 핀(22)을 보호하는 역할을 수행한다. 측벽 스페이서(26)는 마스크층(17)과 동일한 물질로 형성할 수 있다. 측벽 스페이서(26)는 실리콘 질화층(SiN)으로 형성할 수 있다.
도 8에 도시한 바와 같이 반도체 핀(22)을 보호하면서 패턴된 제1 반도체층(20)을 산화시켜 분리 절연층(24)의 하부에 바닥 절연층(32)을 형성한다. 바닥 절연층(32)은 반도체 핀(22)을 주변 부재와 전기적으로 절연하는 절연 구조물일 수 있다. 바닥 절연층(32)은 반도체 핀(22)을 구성하는 저머늄을 포함하는 4족 반도체 물질을 산화시켜 형성한 산화층일 수 있다. 예컨대, 바닥 절연층(32)은 실리콘 저머늄 산화층(SiGeO)일 수 있다.
이에 따라, 바닥 절연층(32)과 분리 절연층(24)은 서로 다른 물질일 수 있다. 그리고, 패턴된 제1 반도체층(20)을 산화시켜 형성한 바닥 절연층(32)의 밀도는 절연물질을 증착하여 형성한 분리 절연층(24)의 밀도보다 높을 수 있다. 이렇게 바닥 절연층(32)의 밀도가 분리 절연층(24)보다 높은 경우, 반도체 핀(22)과 실리콘층(10)간의 전기적 절연 특성을 더욱 향상시킬 수 있다.
계속하여, 마스크층(17) 및 측벽 스페이서(26)를 제거하여 도 1에 도시한 바와 같은 핀 구조물(100a)을 형성할 수 있다. 또한, 분리 절연층(24)의 상부 표면(36)과 반도체 핀(22)의 하부 표면(34)을 동일 높이로 할 경우 도 2에 도시한 바와 같은 핀 구조물(100b)을 형성할 수 있다.
도 9 내지 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조물 제조 방법의 요부 단면도들이다.
구체적으로, 도 9 내지 도 13의 핀 구조물 제조 방법은 도 2 및 도 3의 핀 구조물(100b, 100c)을 설명하기 위하여 제공될 수 있다. 도 9 내지 도 13에서, 도 4 내지 도 8, 도 2 및 도 3과 동일한 참조번호는 동일한 부재일 수 있으며 중복되는 설명은 생략한다. 앞서 도 4에서 설명한 바와 같이 실리콘층(10) 상에 제1 반도체층(12) 및 제2 반도체층(14)을 형성한다.
도 5 및 도 9를 참조하면, 제2 반도체층(14)을 패터닝하여 반도체 핀(22)을 형성한다. 예컨대, 도 4의 제2 반도체층(14) 상에 도 5에 도시한 바와 같이 마스크층(17)을 형성한다. 이어서, 마스크층(17)을 식각 마스크로 제2 반도체층(14)을 식각하여 반도체 핀(22)을 형성한다.
도 10 및 도 11을 참조하면, 도 10에 도시한 바와 같이 반도체 핀(22) 및 마스크층(17)의 양측에 측벽 스페이서(42)를 형성한다. 측벽 스페이서(26a)는 후술하는 산화 공정에서 반도체 핀(22)을 보호하는 역할을 수행한다. 측벽 스페이서(26a)는 마스크층(17)과 동일한 물질로 형성할 수 있다. 측벽 스페이서(26a)는 실리콘 질화층(SiN)으로 형성할 수 있다.
도 11을 참조하면, 마스크층(17) 및 측벽 스페이서(26a)를 식각 마스크로 제1 반도체층(12)의 일부를 식각하여 반도체 핀(22) 및 측벽 스페이서(26a)의 하부에 돌출 패턴(18a)을 형성할 수 있다. 이에 따라, 실리콘층(10) 상에 형성된 평탄 패턴(16)과, 반도체 핀(22) 및 측벽 스페이서(26a)의 하부에 평탄 패턴(16)으로부터 돌출된 돌출 패턴(18a)을 구비하는 패턴된 제1 반도체층(20a)이 형성될 수 있다.
도 12를 참조하면, 참조번호 27로 도시한 바와 같이 측벽 스페이서(26a)의 하부에 형성된 돌출 패턴(18a)을 식각하여 리세스된 돌출 패턴(18b)을 형성한다. 이에 따라, 리세스된 돌출 패턴(18b)과 평탄 패턴(16)을 포함하는 패턴된 제1 반도체층(20)이 형성될 수 있다.
도 13을 참조하면, 반도체 핀(22)을 보호하면서 리세스된 돌출 패턴(18b)을 포함하는 패턴된 제1 반도체층(20)을 산화시켜 바닥 절연층(32)을 형성한다. 계속하여, 반도체 핀(22)의 하부 양측에 분리 절연층(24)을 형성한다. 바닥 절연층(32) 및 분리 절연층(24)은 반도체 핀(22)을 주변 부재와 전기적으로 절연하는 절연 구조물일 수 있다. 도 13에 도시한 바와 같이 분리 절연층(24)의 상부 표면(36a)은 반도체 핀(22)의 하부 표면(34)과 동일 높이로 형성할 수 있다. 바닥 절연층(32) 및 분리 절연층(24)에 대하여는 앞서 도 4 내지 도 8에서 설명하였으므로 생략한다.
계속하여, 마스크층(17) 및 측벽 스페이서(26a)를 제거하여 도 2에 도시한 바와 같은 핀 구조물(100b)을 형성할 수 있다. 더하여, 마스크층(17) 및 측벽 스페이서(26a)를 제거한 후, 분리 절연층(24)을 더 식각하여 분리 절연층(24)의 상부 표면(36b)을 반도체 핀(22)의 하부 표면(34)보다 낮게 할 경우 도 3에 도시한 바와 같은 핀 구조물(100c)을 형성할 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따라 단일 반도체 핀을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
구체적으로, 핀 트랜지스터(200a)는 실리콘층(202)의 상부에 위치한 반도체 핀(210), 반도체 핀(210) 상에 위치한 게이트 구조물(216), 및 게이트 구조물(216) 및 반도체 핀(210)의 하부에 위치하는 절연 구조물(208, 209)을 포함한다. 핀 트랜지스터(200a)는 핀 전계효과트랜지스터(Fin Field Effect transistor)일 수 있다. 핀 트랜지스터는 핀 모스(Fin MOS(metal oxide silicon)) 트랜지스터일 수 있다. 실리콘층(202)은 벌크 실리콘 기판일 수 있다. 절연 구조물(208, 209)은 벌크 실리콘 기판 상에 형성될 수 있다.
반도체 핀(210)은 저머늄(Ge)을 포함하는 4족 반도체 물질로 이루어질 수 있다. 반도체 핀(210)은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다. 반도체 핀(210)은 앞서 도 1 내지 도 3에서 설명한 반도체 핀(22)과 동일한 물질로 형성할 수 있다. 게이트 구조물(216)의 양측의 반도체 핀(210)에는 소오스 영역(210a) 및 드레인 영역(210b)이 형성될 수 있다.
게이트 구조물(216)은 게이트 절연층(212) 및 게이트 전극층(214)을 포함할 수 있다. 게이트 절연층(212)은 실리콘산화층, 실리콘질화층, 실리콘산질화층, 고유전층(high-K dielectrics) 또는 이들의 조합층으로 이루어질 수 있다. 게이트 전극층(214)은 불순물이 도핑된 폴리실리콘층, 금속층, 금속 질화층, 금속 실리사이드층 등으로 구성될 수 있다. 절연 구조물(208, 209)은 반도체 핀(210) 하부의 양측에 형성된 분리 절연층(209), 및 반도체 핀(210) 및 분리 절연층(209)의 하부에 위치하는 바닥 절연층(208)을 포함할 수 있다.
바닥 절연층(208)은 실리콘층(202) 상에 형성된 평탄부(206)와 반도체 핀(210)의 하부에 평탄부(206)로부터 돌출된 돌출부(204)를 포함할 수 있다. 분리 절연층(209)은 바닥 절연층(208) 상의 돌출부(204)의 양측에 형성될 수 있다.
바닥 절연층(208)은 반도체 핀을 구성하는 저머늄을 포함하는 4족 반도체 물질의 산화층일 수 있다. 분리 절연층(209)은 절연 물질을 증착하여 형성된 증착층일 수 있다. 이에 따라, 바닥 절연층(208)과 분리 절연층(209)은 서로 다른 물질로 형성되어 있을 수 있다. 바닥 절연층(208)의 밀도는 분리 절연층(209)의 밀도보다 높을 수 있다. 바닥 절연층(208) 및 분리 절연층(209)은 앞서 도 1 내지 도 3에서 설명한 바닥 절연층(32) 및 분리 절연층(24, 24a, 24b)과 동일한 물질로 형성할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따라 단일 반도체 핀을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
구체적으로, 도 15의 핀 트랜지스터(300)는 두개의 핀 트랜지스터(200a, 200b)를 포함하는 것을 제외하고는 도 14와 동일할 수 있다. 도 15에서, 도 14와 동일한 참조번호는 동일한 부재를 나타낸다.
핀 트랜지스터(300)는 제1 핀 트랜지스터(200a) 및 제2 핀 트랜지스터(200b)를 포함할 수 있다. 제1 핀 트랜지스터(200a)는 앞서 도 14에서 설명하였으므로 생략한다. 제2 핀 트랜지스터(200b)는 반도체 핀에 형성되는 소오스 영역 및 드레인 영역의 도전형이 다른 것을 제외하고는 제1 핀 트랜지스터(200a)와 동일할 수 있다.
예컨대, 제1 핀 트랜지스터(200a)의 소오스 영역(210a) 및 드레인 영역(210b)은 p형 불순물 영역일 있다. 제1 핀 트랜지스터(200a)는 p형 모스 트랜지스터일 수 있다. 제1 핀 트랜지스터(200a)의 소오스 영역(210a) 및 드레인 영역(210b)은 n형 불순물 영역일 있다. 제1 핀 트랜지스터(200a)는 n형 모스 트랜지스터일 수 있다. 핀 트랜지스터(300)는 p형 모스 트랜지스터 및 n형 모스 트랜지스터를 모두 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따라 복수개의 반도체 핀들을 포함하는 핀 트랜지스터를 도시한 요부 사시도이다.
구체적으로, 도 16의 핀 트랜지스터(500a)는 반도체 핀들(410), 게이트 구조물(434), 소오스 및 드레인 영역(410a, 410b) 및 절연 구조물(428, 438)을 포함한다.
반도체 핀들(410)은 실리콘층(402)의 상부에 위치한다. 실리콘층(402)은 벌크 실리콘 기판일 수 있다. 반도체 핀들(410)은 실리콘층(402) 상부에서 위쪽 방향(Z 방향)으로 돌출되어 형성되면서 제1 방향(X 방향)으로 서로 떨어져 위치하고 상기 제1 방향과 수직인 제2 방향(Y 방향)으로는 연장되어 있다. 반도체 핀들(410)은 저머늄(Ge)을 포함하는 4족 반도체 물질로 이루어질 수 있다. 반도체 핀(410)은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다. 반도체 핀(410)은 앞서 도 1 내지 도 3에서 설명한 반도체 핀(22)과 동일한 물질로 형성할 수 있다.
복수개의 반도체 핀들(410) 상에 위치함과 아울러 복수개의 반도체 핀들(410)을 둘러싸도록 제1 방향으로 연장되어 있는 게이트 구조물(434)이 형성되어 있다. 게이트 구조물(434)은 게이트 절연층(430) 및 게이트 전극층(432)을 포함할 수 있다.
게이트 구조물(434)의 양측의 반도체 핀들(210)에 각각 소오스 영역(410a) 및 드레인 영역(410b)이 형성되어 있다. 소오스 및 드레인 영역(410a, 410b)은 n형 불순물 영역 또는 p형 불순물 영역일 수 있다.
상기 게이트 구조물(432) 및 반도체 핀들(410)의 하부에 절연 구조물(428, 438)이 형성되어 있다. 절연 구조물(428, 438)은 반도체 핀들(410) 하부의 양측 및 반도체 핀들(410) 사이에 형성된 분리 절연층(420a)과, 반도체 핀들(410) 및 분리 절연층(420a)의 하부에 위치함과 아울러 실리콘층(402) 상에 위치하는 바닥 절연층(428)을 포함한다.
바닥 절연층(428)은 실리콘층(402) 상에 형성된 평탄부(426)와 반도체 핀(410)의 하부에 평탄부(426)로부터 돌출된 돌출부(424)를 포함할 수 있다. 분리 절연층(420)은 바닥 절연층(428) 상의 돌출부(424)의 양측에 형성될 수 있다. 도 16에서는 분리 절연층(420)의 상부 표면(438)은 반도체 핀들(410)의 하부 표면(436)보다 높게 형성될 수 있다. 이에 따라, 반도체 핀들(410)의 하부 부분에서 누설되는 전류를 줄일 수 있다.
바닥 절연층(428)은 반도체 핀들(410)을 구성하는 저머늄을 포함하는 4족 반도체 물질의 산화층일 수 있다. 분리 절연층(420)은 절연 물질을 증착하여 형성된 증착층일 수 있다. 이에 따라, 바닥 절연층(428)과 분리 절연층(420)은 서로 다른 물질로 형성되어 있을 수 있다. 바닥 절연층(428)의 밀도는 분리 절연층(420)의 밀도보다 높을 수 있다. 바닥 절연층(428) 및 분리 절연층(420)은 앞서 도 1 내지 도 3에서 설명한 바닥 절연층(32) 및 분리 절연층(24, 24a, 24b)과 동일한 물질로 형성할 수 있다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예에 따라 복수개의 반도체 핀들을 포함하는 핀 트랜지스터를 도시한 요부 사시도들이다.
구체적으로, 도 17 및 도 18의 핀 트랜지스터(500b, 500c)는 도 15의 핀 트랜지스터(500a)와 비교할 때 분리 절연층(420a, 420b)의 형성 위치를 제외하고는 거의 동일하다. 도 17 및 도 18의 핀 트랜지스터(500b, 500c)에서, 도 16의 핀 트랜지스터(500a)와 중복되는 부분은 생략하여 설명한다.
도 17의 핀 트랜지스터(500b)에서, 분리 절연층(420a)의 상부 표면(438a)은 반도체 핀들(410)의 하부 표면(436)과 동일한 높이로 형성될 수 있다. 이렇게 구성된 도 17의 핀 트랜지스터(500b)는 도 16의 핀 트랜지스터(500a)와 비교할 때 반도체 핀들(410)의 높이를 크게 할 수 있다.
도 18의 핀 트랜지스터(500c)에서, 분리 절연층(420b)의 상부 표면(438b)은 반도체 핀들(410)의 하부 표면(436)보다 낮은 높이로 형성될 수 있다. 이렇게 구성된 도 18의 핀 트랜지스터(500c)는 도 16의 핀 트랜지스터(500a)와 비교할 때 반도체 핀들(410)이 밀도가 낮은 분리 절연층(420b)과 접하지 않는다. 이에 따라, 도 18의 핀 트랜지스터(500c)는 반도체 핀들(410)과 실리콘층(402)간의 절연 특성을 더욱 향상시킬 수 있다.
도 19 내지 도 24는 본 발명의 기술적 사상의 일 실시예에 따른 복수개의 반도체 핀을 갖는 핀 트랜지스터 제조 방법의 요부 단면도들이다.
구체적으로, 도 19 내지 도 24의 핀 트랜지스터 제조 방법은 도 16 및 도 17의 핀 트랜지스터(500a, 100b)를 설명하기 위하여 제공될 수 있다. 도 19 내지 도 24에서, 도 16 및 도 17과 동일한 참조번호는 동일한 부재일 수 있으며 중복되는 설명은 생략한다.
도 19를 참조하면, 실리콘층(402) 상에 저머늄(Ge)을 포함하는 4족 반도체 물질로 이루어진 제1 반도체층(404)을 형성한다. 실리콘층(402)은 벌크 실리콘 기판일 수 있다. 제1 반도체층(404)은 저머늄을 포함하는 4족 반도체 물질 소스를 에피택셜 증착법으로 형성할 수 있다.
제1 반도체층(404) 상에 저머늄(Ge)을 포함하는 4족 반도체 물질로 이루어진 제2 반도체층(406)을 형성한다. 제2 반도체층(406)은 저머늄을 포함하는 4족 반도체 물질 소스를 에피택셜 증착법으로 형성할 수 있다. 제1 반도체층(404) 및 제2 반도체층(406)은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)일 수 있다. 제1 반도체층(404) 및 제2 반도체층(406)은 앞서 도 2의 제1 반도체층(12) 및 제2 반도체층(14)와 동일한 물질로 형성할 수 있다.
도 20을 참조하면, 제2 반도체층(406)을 패터닝하여 복수개의 반도체 핀들(410)을 형성한다. 예컨대, 제2 반도체층(406) 상에 마스크층(408)을 형성한다. 마스크층(408)은 실리콘 질화층(SiN)으로 형성할 수 있다.
이어서, 마스크층(408)을 식각 마스크로 제2 반도체층(406)을 식각하여 복수개의 반도체 핀들(410)을 형성한다. 반도체 핀들(410)은 앞서 설명한 바와 같이 실리콘층(402) 상부에서 위쪽 방향(Z 방향)으로 돌출되어 형성되면서 제1 방향(X 방향)으로 서로 떨어져 위치하고 상기 제1 방향과 수직인 제2 방향(Y 방향)으로는 연장되도록 형성한다.
제2 반도체층(406)을 식각할 때, 제1 반도체층(404)의 일부를 식각하여 반도체 핀들(410)의 하부에 돌출 패턴(412)을 형성할 수 있다. 이에 따라, 실리콘층(402) 상에 형성된 평탄 패턴(414)과 반도체 핀들(410)의 하부에 평탄 패턴(414)으로부터 돌출된 돌출 패턴(412)을 구비하는 패턴된 제1 반도체층(416)이 형성될 수 있다.
도 21을 참조하면, 반도체 핀들(410)의 하부 양측에 분리 절연층(420)을 형성한다. 분리 절연층(420)은 반도체 핀들(410)을 주변 부재와 전기적으로 절연하는 절연 구조물일 수 있다. 분리 절연층(420)은 평탄 패턴(414)의 상부 및 돌출 패턴(412)의 양측에 형성될 수 있다. 분리 절연층(420)은 절연 물질을 증착하여 형성된 증착층일 수 있다. 예컨대, 분리 절연층(420)은 실리콘 산화물을 증착시켜 형성한 실리콘 산화층일 수 있다.
도 21에 도시한 바와 같이 분리 절연층(420)의 상부 표면(438)은 반도체 핀들(410)의 하부 표면(436)보다 높게 형성할 수 있다. 또한. 필요에 따라 도 17에 도시한 바와 같이 분리 절연층(420)의 상부 표면(438a)은 반도체 핀(410)의 하부 표면(436)과 동일 높이로 형성할 수 있다.
도 22 및 도 23을 참조하면, 도 22에 도시한 바와 같이 반도체 핀(410) 및 마스크층(408)의 양측에 측벽 스페이서(422)를 형성한다. 측벽 스페이서(422)는 후술하는 산화 공정에서 반도체 핀(410)을 보호하는 역할을 수행한다. 측벽 스페이서(422)는 마스크층(408)과 동일한 물질로 형성할 수 있다. 측벽 스페이서(422)는 실리콘 질화층(SiN)으로 형성할 수 있다.
도 23에 도시한 바와 같이 반도체 핀(410)을 보호하면서 패턴된 제1 반도체층(416)을 산화시켜 분리 절연층(420)의 하부에 바닥 절연층(428)을 형성한다. 바닥 절연층(428)은 반도체 핀(418)을 주변 부재와 전기적으로 절연하는 절연 구조물일 수 있다. 바닥 절연층(428)은 반도체 핀(410)을 구성하는 저머늄을 포함하는 4족 반도체 물질을 산화시켜 형성한 산화층일 수 있다. 예컨대, 바닥 절연층(428)은 실리콘 저머늄 산화층(SiGeO)일 수 있다.
이에 따라, 바닥 절연층(428)과 분리 절연층(420)은 서로 다른 물질일 수 있다. 그리고, 패턴된 제1 반도체층(416)을 산화시켜 형성한 바닥 절연층(428)의 밀도는 절연물질을 증착하여 형성한 분리 절연층(420)의 밀도보다 높을 수 있다. 이렇게 바닥 절연층(428)의 밀도가 분리 절연층(420)보다 높은 경우, 반도체 핀(410)과 실리콘층(402)간의 전기적 절연 특성을 더욱 향상시킬 수 있다.
도 24를 참조하면, 마스크층(408) 및 측벽 스페이서(422)를 제거하여 반도체 핀(410)을 노출시킨다. 도 16에 도시한 바와 같이 복수개의 반도체 핀들(410) 상에 위치함과 아울러 복수개의 반도체 핀들(410)을 둘러싸도록 제1 방향으로 게이트 구조물(434)을 형성한다. 게이트 구조물(434)은 게이트 절연층(430) 및 게이트 전극층(432)을 포함한다.
계속하여, 게이트 구조물(434)의 양측의 반도체 핀들(210)에 n형 불순물 영역 또는 p형 불순물을 주입하여 소오스 영역(410a) 및 드레인 영역(410b)을 형성한다. 이와 같은 공정을 통하여 도 16에 도시한 바와 같은 핀 트랜지스터(500a)를 완성한다. 또한, 앞서 도 21의 단계에서 분리 절연층(420)의 상부 표면(438)과 반도체 핀(410)의 하부 표면(436)을 동일 높이로 할 경우 도 17에 도시한 바와 같은 핀 트랜지스터(500b)를 형성할 수 있다.
도 25 내지 도 31은 본 발명의 기술적 사상의 일 실시예에 따른 복수개의 반도체 핀들을 갖는 핀 트랜지스터 제조 방법의 요부 단면도들이다.
구체적으로, 도 25 내지 도 31의 트랜지스터 제조 방법은 도 16 및 도 17의 핀 트랜지스터(500b, 500c)를 설명하기 위하여 제공될 수 있다. 도 25 내지 도 30에서, 도 19 내지 도 24, 도 16 및 도 17과 동일한 참조번호는 동일한 부재일 수 있으며 중복되는 설명은 생략한다. 앞서 도 19에서 설명한 바와 같이 실리콘층(402) 상에 제1 반도체층(404) 및 제2 반도체층(406)을 형성한다.
도 19 및 도 25를 참조하면, 제2 반도체층(406)을 패터닝하여 반도체 핀(410)을 형성한다. 예컨대, 제2 반도체층(406) 상에 도 19에 도시한 바와 같이 마스크층(408)을 형성한다. 이어서, 마스크층(408)을 식각 마스크로 제2 반도체층(406)을 식각하여 복수개의 반도체 핀들(410)을 형성한다.
도 26을 참조하면, 도 26에 도시한 바와 같이 반도체 핀들(410) 및 마스크층(408)의 양측에 측벽 스페이서(422a)를 형성한다. 측벽 스페이서(422a)는 후술하는 산화 공정에서 반도체 핀(410)을 보호하는 역할을 수행한다. 측벽 스페이서(422a)는 마스크층(408)과 동일한 물질로 형성할 수 있다. 측벽 스페이서(422a)는 실리콘 질화층(SiN)으로 형성할 수 있다.
도 27을 참조하면, 마스크층(408) 및 측벽 스페이서(422a)를 식각 마스크로 제1 반도체층(404)의 일부를 식각하여 반도체 핀(410) 및 측벽 스페이서(422a)의 하부에 돌출 패턴(412a)을 형성할 수 있다. 이에 따라, 실리콘층(402) 상에 형성된 평탄 패턴(414)과, 반도체 핀(410) 및 측벽 스페이서(422a)의 하부에 평탄 패턴(414)으로부터 돌출된 돌출 패턴(412a)을 구비하는 패턴된 제1 반도체층(416a)이 형성될 수 있다.
도 28을 참조하면, 참조번호 413로 도시한 바와 같이 측벽 스페이서(422a)의 하부에 형성된 돌출 패턴(412a)을 식각하여 리세스된 돌출 패턴(412b)을 형성한다. 이에 따라, 리세스된 돌출 패턴(412b)과 평탄 패턴(414)을 포함하는 패턴된 제1 반도체층(416)이 형성될 수 있다.
도 29를 참조하면, 반도체 핀들(410)을 보호하면서 리세스된 돌출 패턴(412b)을 포함하는 패턴된 제1 반도체층(416)을 산화시켜 바닥 절연층(428)을 형성한다. 바닥 절연층(428)은 실리콘층(402) 상에 형성된 평탄부(426)와 반도체 핀(410)의 하부에 평탄부(426)로부터 돌출된 돌출부(424)를 포함할 수 있다.
도 30을 참조하면, 반도체 핀들(410)의 하부 양측에 분리 절연층(420b)을 형성한다. 바닥 절연층(428) 및 분리 절연층(420b)은 반도체 핀(410)을 주변 부재와 전기적으로 절연하는 절연 구조물일 수 있다. 도 30에 도시한 바와 같이 분리 절연층(420)의 상부 표면(438a)은 반도체 핀(410)의 하부 표면(436)과 동일 높이로 형성할 수 있다. 바닥 절연층(32) 및 분리 절연층(24)에 대하여는 앞서 도 19 내지 도 24에서 설명하였으므로 생략한다.
도 31을 참조하면, 마스크층(408) 및 측벽 스페이서(422)를 제거하여 반도체 핀(410)을 노출시킨다. 필요에 따라서, 마스크층(408) 및 측벽 스페이서(422a)를 제거한 후, 분리 절연층(420)을 더 식각하여 도 18에 도시한 바와 같이 분리 절연층(420)의 상부 표면(438b)을 반도체 핀(410)의 하부 표면(436)보다 낮게 할 수 있다.
도 17 및 도 18에 도시한 바와 같이 복수개의 반도체 핀들(410) 상에 위치함과 아울러 복수개의 반도체 핀들(410)을 둘러싸도록 제1 방향으로 게이트 구조물(434)을 형성한다. 게이트 구조물(434)은 게이트 절연층(430) 및 게이트 전극층(432)을 포함한다.
계속하여, 게이트 구조물(434)의 양측의 반도체 핀들(210)에 n형 불순물 영역 또는 p형 불순물을 주입하여 소오스 영역(410a) 및 드레인 영역(410b)을 형성한다. 이와 같은 공정을 통하여 도 17 및 도 18에 도시한 바와 같은 핀 트랜지스터(500a, 500b)를 완성한다.
도 32는 본 발명의 기술적 사상의 일 실시예에 따라 다양한 형태의 반도체 핀을 갖는 핀 트랜지스터의 사시도이다.
구체적으로, 핀 트랜지스터(600a)는 절연 구조물(602) 상에 반도체 핀(604, 606, 608)이 형성되어 있다. 절연 구조물(602)은 도 14의 절연 구조물(208, 209)에 해당될 수 있다. 반도체 핀(604, 606, 608)은 도 14의 반도체 핀(210)에 해당될 수 있다. 반도체 핀(604) 및 절연 구조물(602) 상에는 게이트 구조물(610)이 형성되어 있다. 게이트 구조물(610)은 도 14의 게이트 구조물(216)에 해당될 수 있다. 도 32에서 절연 구조물(602) 하부의 실리콘층은 편의상 도시하지 않는다.
반도체 핀(604, 606, 608)은 제2 방향(Y방향)으로 연장되어 있고, 게이트 구조물(610)은 제2 방향과 수직한 제1 방향(X방향)으로 연장되어 형성되어 있다. 도 32에 도시한 바와 같이 반도체 핀(604, 606, 608)은 게이트 구조물(610)의 양측에서 제2 방향을 따라 폭이 d1 및 d2로 다르게 형성될 수 있다. 게이트 구조물(610)의 양측에 형성된 반도체 핀(604, 606, 608)에는 n형 및 p형 불순물이 주입되어 소오스 및 드레인 영역이 형성될 수 있다.
도 33은 본 발명의 기술적 사상의 일 실시예에 따라 다양한 형태의 반도체 핀을 갖는 핀 트랜지스터의 사시도이다.
구체적으로, 핀 트랜지스터(600b)는 절연 구조물(612) 상에 복수개의 반도체 핀들(624, 626, 628)이 형성되어 있다. 절연 구조물(612)은 도 16 내지 도 18의 절연 구조물(428, 420a, 420b)에 해당될 수 있다. 반도체 핀들(624, 626, 628)은 도 16 내지 도 18의 반도체 핀(210)에 해당될 수 있다. 반도체 핀들(624) 및 절연 구조물(612) 상에는 게이트 구조물(630)이 형성되어 있다. 게이트 구조물(630)은 도 16 내지 도 18의 게이트 구조물(434)에 해당될 수 있다. 도 33에서 절연 구조물(612) 하부에 위치하는 실리콘층은 편의상 도시하지 않는다.
반도체 핀들(624, 626, 628)은 제2 방향(Y방향)으로 연장되어 있고, 게이트 구조물(630)은 제2 방향과 수직한 제1 방향(X방향)으로 연장되어 있다. 도 33에 도시한 바와 같이 반도체 핀들(624, 626, 628)은 게이트 구조물(610)의 양측에서 제2 방향을 따라 폭이 d1, d3 및 d4로 다르게 형성될 수 있다. 또한, 개개의 반도체 핀(624, 626, 628)은 상기 게이트 구조물(630)의 양측에서 결합하여 폭이 d4인 하나의 통합 반도체 핀으로 구성될 수 있다. 게이트 구조물(610)의 양측에 형성된 반도체 핀(624, 626, 628)에는 n형 또는 p형 불순물이 주입되어 소오스 및 드레인 영역이 형성될 수 있다.
도 34는 본 발명의 기술적 사상의 일 실시예에 따른 핀 트랜지스터를 포함하는 인버터의 회로도이다.
구체적으로, 인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)을 포함하는 CMOS 트랜지스터로 구성된다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 앞서 본 발명의 기술적 사상의 실시예들에 의한 핀 트랜지스터를 포함할 수 있다.
PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)은 구동전압(Vdd)과 접지전압(GND) 사이에 직렬 연결되며, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 게이트들에는 입력 신호(IN)가 공통으로 입력된다. 그리고, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터의 드레인들에서 출력 신호(OUT)가 공통으로 출력된다.
PMOS 트랜지스터(P1)의 소오스에는 구동전압이 인가되며, NMOS 트랜지스터(N1)의 소오스에는 접지전압이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호로 로직 레벨 '1'이 입력될 때, 출력신호로서 로직 레벨 '0'이 출력된다. 인버터의 입력 신호로 로직 레벨 '0'이 입력될 때, 출력신호로서 로직 레벨 '1'이 출력된다.
도 35는 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 트랜지스터를 포함하는 카드를 보여주는 개략도이다.
구체적으로, 카드(800)는 컨트롤러(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(810)에서 명령을 내리면, 메모리(820)는 데이터를 전송할 수 있다. 메모리(820) 또는 컨트롤러(810)에는 본 발명의 실시예들 중 어느 하나에 따른 핀 트랜지스터를 포함할 수 있다. 이러한 카드(800)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)일 수 있다.
도 36는 본 발명의 기술적 사상에 의한 실시예들에 따른 핀 트랜지스터를 포함하는 전자 시스템을 보여주는 개략도이다.
구체적으로, 전자 시스템(1000)은 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)를 포함할 수 있다. 전자 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(1010)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 컨트롤러(1010)는 본 발명의 실시예들 중 어느 하나에 따른 핀 트랜지스터를 포함할 수 있다. 컨트롤러(1010)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1020)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1030)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리(1030)는 본 발명의 실시예들 중 어느 하나에 따른 핀 트랜지스터를 포함할 수 있다. 인터페이스(1040)는 전자 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)는 버스(1050)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 37은 본 발명의 기술적 사상의 일 실시예에 따른 핀 트랜지스터가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
구체적으로, 도 36의 전자 시스템(1000)이 모바일 폰(1300)에 적용되는 구체 예를 보여주고 있다. 모바일 폰(1300)은 시스템 온 칩(1310)을 포함할 수 있다. 시스템 온 칩(1310)은 앞서 예시한 핀 트랜지스터를 포함할 수 있다. 모바일 폰(1300)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1310)이 포함될 수 있는 바, 상대적으로 고성능을 가질 수 있다.
또한 시스템 온 칩(1310)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1300)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 202, 402: 실리콘층, 12, 404: 제1 반도체층, 14, 406: 제2 반도체층, 16, 414: 평탄 패턴, 17, 408: 마스크층, 18, 412: 돌출 패턴, 22, 210, 410: 반도체 핀, 24, 209, 408: 분리 절연층, 26, 422: 측벽 스페이서, 28, 206: 평탄부, 30, 204: 돌출부, 32, 208: 바닥 절연층, 216, 434, 610, 630: 게이트 구조물
Claims (20)
- 실리콘층 상부에 위치하고 저머늄을 포함하는 4족 반도체 물질로 이루어진 반도체 핀;
상기 반도체 핀 하부의 양측에 형성된 분리 절연층; 및
상기 반도체 핀 및 분리 절연층의 하부에 형성된 바닥 절연층을 포함하는 것을 특징으로 하는 핀 구조물. - 제1항에서, 상기 실리콘층은 벌크 실리콘 기판이고, 상기 반도체 핀은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)인 것을 특징으로 하는 핀 구조물.
- 제1항에 있어서, 상기 바닥 절연층은 상기 반도체 핀을 구성하는 저머늄을 포함하는 4족 반도체 물질의 산화층인 것을 특징으로 하는 핀 구조물.
- 제1항에 있어서, 상기 바닥 절연층은 상기 실리콘층 상에 형성된 평탄부와 상기 반도체 핀의 하부에 상기 평탄부로부터 돌출된 돌출부를 포함하는 것을 특징으로 하는 핀 구조물.
- 제4항에 있어서, 상기 분리 절연층은 상기 바닥 절연층 상의 상기 돌출부의 양측에 형성되어 있는 것을 특징으로 하는 핀 구조물.
- 제1항에 있어서, 상기 분리 절연층의 상부 표면은 상기 반도체 핀의 하부 표면과 비교할 때 높게 또는 낮은 높이로 형성되어 있는 것을 특징으로 하는 핀 구조물.
- 제1항에 있어서, 상기 바닥 절연층과 상기 분리 절연층은 서로 다른 물질로 형성되고, 상기 바닥 절연층의 밀도는 상기 분리 절연층의 밀도보다 높은 것을 특징으로 하는 핀 구조물.
- 제1항에 있어서, 상기 바닥 절연층은 실리콘 저머늄 산화층(Si1-xGexO)이고, 상기 반도체 핀은 실리콘 저머늄층(Si1-y Gey)이고, 여기서 0<X<1 및 0<Y<1이고, X=Y 또는 X≠Y인 것을 특징으로 하는 핀 구조물.
- 제1항에 있어서, 상기 바닥 절연층은 실리콘 저머늄 산화층(Si1-xGexO)이고, 상기 반도체 핀은 Si1-y Gey(여기서, 0.1≤X≤0.7, 0.4≤Y<1.0 및 X<Y임)인 것을 특징으로 하는 핀 구조물.
- 실리콘층 상에 저머늄을 포함하는 4족 반도체 물질로 이루어진 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상에 저머늄을 포함하는 반도체 물질로 이루어진 제2 반도체층을 형성하는 단계;
상기 제2 반도체층을 패터닝하여 반도체 핀을 형성하는 단계;
상기 반도체 핀의 하부 양측에 분리 절연층을 형성하는 단계; 및
상기 반도체 핀을 보호하면서 상기 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 핀 구조물 제조 방법. - 제10항에 있어서, 상기 실리콘층은 벌크 실리콘 기판이고, 상기 제1 반도체층 및 제2 반도체층은 실리콘 저머늄층(SiGe), 실리콘 저머늄탄소층(SiGeC) 또는 단일 저머늄층(Ge)인 것을 특징으로 하는 핀 구조물 제조 방법.
- 제11항에 있어서, 상기 실리콘층의 격자 상수를 a라 하고 상기 제1 반도체층의 격자 상수를 b라 하고, 상기 제2 반도체층의 격자 상수를 c라 할 때, a<b<c 및 0%<절대값(/a-c/)/a≤8% 조건을 만족하는 것을 특징으로 하는 핀 구조물 제조 방법.
- 실리콘층 상부에 위치하고, 소오스 및 드레인 영역을 포함하고 저머늄을 포함하는 4족 반도체 물질로 이루어진 반도체 핀;
상기 반도체 핀 상에 위치하는 게이트 구조물; 및
상기 게이트 구조물 및 반도체 핀의 하부에 위치하는 절연 구조물로 이루어지되,
상기 절연 구조물은 반도체 핀 하부의 양측에 형성된 분리 절연층, 및 상기 반도체 핀 및 분리 절연층의 하부에 위치하는 바닥 절연층을 포함하는 것을 특징으로 하는 핀 트랜지스터. - 제13항에 있어서, 상기 실리콘층은 벌크 실리콘 기판이고, 상기 절연 구조물은 벌크 실리콘 기판 상에 형성되어 있고, 상기 바닥 절연층은 상기 반도체 핀을 구성하는 저머늄을 포함하는 반도체 물질의 산화층인 것을 특징으로 하는 핀 트랜지스터.
- 제13항에 있어서, 상기 반도체 핀은 상기 게이트 구조물의 양측에서 상기 게이트 구조물을 가로 지르는 방향을 따라 폭이 다르게 형성되어 있는 것을 특징으로 하는 핀 트랜지스터.
- 실리콘층 상부에서 위쪽으로 돌출되어 형성되면서 제1 방향으로 서로 떨어져 위치하고 상기 제1 방향과 수직인 제2 방향으로는 연장되어 있고, 저머늄을 포함하는 4족 반도체 물질로 이루어진 복수개의 반도체 핀들;
상기 반도체 핀들을 둘러싸도록 위치하고 상기 제1 방향으로 연장되어 있는 게이트 구조물;
상기 게이트 구조물의 양측의 상기 반도체 핀들에 각각 형성된 소오스 및 드레인 영역; 및
상기 게이트 구조물 및 반도체 핀들의 하부에 위치하는 절연 구조물로 이루어지되,
상기 절연 구조물은 반도체 핀 하부의 양측 및 상기 반도체 핀들 사이에 형성된 분리 절연층, 및 상기 반도체 핀들 및 분리 절연층의 하부에 위치함과 아울러 상기 실리콘층 상에 위치하는 바닥 절연층을 포함하는 것을 특징으로 하는 핀 트랜지스터. - 제16항에 있어서, 상기 바닥 절연층은 상기 반도체 핀을 구성하는 저머늄을 포함하는 4족 반도체 물질의 산화층이고, 상기 바닥 절연층은 상기 실리콘층 상에 형성된 평탄부와 상기 반도체 핀의 하부에 상기 평탄부로부터 돌출된 돌출부를 포함하고, 상기 분리 절연층은 상기 바닥 절연층 상의 상기 돌출부의 양측에 위치하는 것을 특징으로 하는 핀 트랜지스터.
- 제16항에 있어서, 상기 반도체 핀은 상기 게이트 구조물의 양측에서 상기 제2 방향을 따라 폭이 다르게 형성되어 있는 것을 특징으로 하는 핀 트랜지스터.
- 제16항에 있어서, 상기 반도체 핀들은 상기 게이트 구조물의 양측에서 결합하여 통합 반도체 핀으로 구성되어 있는 것을 특징으로 하는 핀 트랜지스터.
- 실리콘층 상에 저머늄을 포함하는 4족 반도체 물질로 이루어진 제1 반도체층을 형성하는 단계;
상기 제1 반도체층 상에 저머늄을 4족 포함하는 반도체 물질로 이루어진 제2 반도체층을 형성하는 단계;
상기 제2 반도체층을 패터닝하여 상기 실리콘층의 상부에서 위쪽으로 돌출되면서 제1 방향으로 서로 떨어져 위치하고 상기 제1 방향과 수직인 제2 방향으로는 연장되어 있는 복수개의 반도체 핀들을 형성하는 단계;
상기 반도체 핀들의 하부 양측에 분리 절연층을 형성하는 단계;
상기 반도체 핀들을 보호하면서 상기 제1 반도체층을 산화시켜 상기 분리 절연층의 하부에 바닥 절연층을 형성하는 단계;
상기 반도체 핀들을 둘러싸면서 상기 제1 방향으로 연장되는 게이트 구조물을 형성하는 단계; 및
상기 게이트 구조물의 양측의 상기 반도체 핀들에 각각 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 핀 트랜지스터 제조 방법.
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