CN110610987A - 基于多栅极竖直场效应晶体管的单元架构 - Google Patents

基于多栅极竖直场效应晶体管的单元架构 Download PDF

Info

Publication number
CN110610987A
CN110610987A CN201910516722.5A CN201910516722A CN110610987A CN 110610987 A CN110610987 A CN 110610987A CN 201910516722 A CN201910516722 A CN 201910516722A CN 110610987 A CN110610987 A CN 110610987A
Authority
CN
China
Prior art keywords
gate
fin
drain
contact structure
gate portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910516722.5A
Other languages
English (en)
Inventor
都桢湖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110610987A publication Critical patent/CN110610987A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

提供了一种单元架构。可以提供一种单元架构，其包括竖直场效应晶体管，竖直场效应晶体管具有：用作竖直沟道的至少两个鳍；栅极，其包括围绕第一鳍的第一栅极部分、围绕第二鳍的第二栅极部分、以及提供其间的连接的第三栅极部分；以及顶部源极/漏极，其包括第一鳍上的第一顶部源极/漏极部分和第二鳍上的第二顶部源极/漏极部分。单元架构还包括：栅极接触结构，其连接至第三栅极部分；顶部源极/漏极接触结构，其连接至第一顶部源极/漏极部分和第二顶部源极/漏极部分中的一个，并且用作水平导电布线层；以及金属图案，其位于栅极接触结构和顶部源极/漏极接触结构上，并且通过过孔连接至它们，并且用作竖直导电布线层。

Description

基于多栅极竖直场效应晶体管的单元架构
相关申请的交叉引用
本申请要求于2018年6月15日提交至美国专利商标局的美国临时专利申请No.62/685,340以及于2019年1月25日提交至美国专利商标局的美国非临时专利申请No.16/257,890的优先权，其全部内容通过引用合并于此。
技术领域
本文公开的发明构思的一些示例实施例涉及基于包括两个或更多个鳍的竖直场效应晶体管(VFET)的单元架构以及/或者其制造方法。
背景技术
在半导体行业中，术语“齿轮比(gear ratio)”(GR)指的是栅极间距和竖直金属层间距之间的比率。GR影响引脚可访问性、可布线性和/或单元密度特性。
传统的平面场效应晶体管或水平场效应晶体管(例如，平面场效应晶体管、水平鳍式场效应晶体管(水平FinFET)或水平纳米片场效应晶体管(HNS FET))通常提供1:1的齿轮比。为了改进GR，基于这样的平面场效应晶体管或水平场效应晶体管的标准单元架构除了使用水平金属布线层之外，还使用竖直金属布线层。因此，标准单元架构的制造复杂性和生产成本增加。
非常需要具有改进的GR(意味着GR为m:n，其中m和n是自然数，并且n大于m)并且在不使用额外的金属布线层的情况下可以实现的单元架构。
发明内容
本文公开的发明构思的一些示例实施例涉及基于一个或多个多栅极竖直场效应晶体管(VFET)实现的标准单元。
本文公开的发明构思的一些示例实施例涉及基于包括两个或更多个鳍的多栅极竖直场效应晶体管(VFET)的单元架构。
本文公开的发明构思的一些示例实施例涉及具有m:n的齿轮比的标准单元，其中m和n是自然数，并且n大于m。
根据发明构思的示例实施例，单元架构包括VFET，所述VFET包括：从衬底突出的第一鳍和第二鳍，第一鳍和第二鳍在第一方向上彼此间隔开并且在与第一方向交叉的第二方向上伸长；栅极，其包括第一鳍的侧壁上的第一栅极部分、第二鳍的侧壁上的第二栅极部分以及将第一栅极部分与第二栅极部分连接的第三栅极部分；以及顶部S/D，其包括第一鳍的顶部处的第一顶部S/D部分和第二鳍的顶部处的第二顶部S/D部分。单元架构还包括：栅极接触结构，当在平面图中观察时所述栅极接触结构在第二方向上与第一鳍和第二鳍间隔开，并且所述栅极接触结构连接至所述第三栅极部分；顶部S/D接触结构，其连接至所述第一顶部S/D部分和所述第二顶部S/D部分中的一个，所述顶部S/D接触结构和所述栅极接触结构中的至少一个用作第一方向上的第一导电布线层；以及所述栅极接触结构和所述顶部S/D接触结构上的金属图案，所述金属图案构造为分别通过过孔连接至所述栅极接触结构和所述顶部S/D接触结构中的至少一个，所述金属图案用作第二方向上的第二导电布线层。
根据发明构思的示例实施例，单元架构包括多栅极竖直场效应晶体管，所述多栅极竖直场效应晶体管包括：从衬底突出的第一鳍和第二鳍，第一鳍和第二鳍在第一方向上彼此间隔开并且在与第一方向交叉的第二方向上伸长；所述衬底上的底部S/D，所述底部S/D围绕所述第一鳍和所述第二鳍；栅极，其包括第一鳍的侧壁上的第一栅极部分、第二鳍的侧壁上的第二栅极部分以及将第一栅极部分与第二栅极部分连接的第三栅极部分，当在平面图中观察时，所述第三栅极部分与所述底部S/D的端部区域重叠并且包括在第二方向上远离第一鳍和第二鳍延伸的延伸区域；顶部S/D，其包括第一鳍的顶部处的第一顶部S/D部分和第二鳍的顶部处的第二顶部S/D部分，底部S/D位于衬底中。单元架构还包括：栅极接触结构，其在所述第三栅极部分的延伸区域处连接至所述第三栅极部分；顶部S/D接触结构，其连接至所述第一顶部S/D部分和所述第二顶部S/D部分中的一个，所述栅极接触结构和所述顶部S/D接触结构中的至少一个用作第一方向上的第一导电布线层；以及所述栅极接触结构和所述顶部S/D接触结构上的金属图案，所述金属图案构造为通过过孔连接至所述栅极接触结构和所述顶部S/D接触结构中的至少一个，所述金属图案用作所述第二方向上的第二导电布线层。
根据发明构思的示例实施例，标准反相器单元架构包括PMOS竖直场效应晶体管(PMOS VFET)和NMOS竖直场效应晶体管(NMOS VFET)。PMOS VFET包括：从衬底突出的第一鳍和第二鳍，所述第一鳍和所述第二鳍在第一方向上彼此间隔开并且在与第一方向交叉的第二方向上伸长；第一栅极，其包括第一鳍的侧壁上的第一栅极部分和第二鳍的侧壁上的第二栅极部分；第一顶部S/D，其包括第一鳍的顶部处的第一顶部S/D部分和第二鳍的顶部处的第二顶部S/D部分。NMOS VFET包括：从所述衬底突出的第三鳍和第四鳍，所述第三鳍和所述第四鳍在所述第一方向上彼此间隔开并且在所述第二方向上伸长；第二栅极，其包括第三鳍的侧壁上的第三栅极部分和第四鳍的侧壁上的第四栅极部分；以及第二顶部S/D，其包括第三鳍的顶部处的第三顶部S/D部分和第四鳍的顶部处的第四顶部S/D部分。标准反相器单元架构还包括：栅极连接结构，其位于PMOS VFET和NMOS VFET之间的区域处，并且将第一栅极部分、第二栅极部分、第三栅极部分和第四栅极部分彼此连接，栅极连接结构具有将第一鳍、第二鳍、第三鳍和第四鳍的四个端部包围的形状，所述四个端部在第一方向、第二方向和相对于第一方向和第二方向为对角线的第三方向中的至少一个上彼此面对；顶部S/D接触结构，其分别连接至第二顶部S/D接触部分和第四顶部S/D接触部分；栅极接触结构，其连接至栅极连接结构并且在第二方向上横向远离顶部S/D接触结构，顶部S/D接触结构和栅极接触结构中的至少一个用作第一方向上的第一导电布线层；以及金属图案，其构造为通过过孔连接至栅极接触结构、第二顶部S/D部分和第四顶部S/D部分中的至少一个，金属图案用作第二方向上的第二导电布线层。
附图说明
通过参照附图详细描述示例实施例，发明构思的以上和其它目的、特征和效果对于所属领域的技术人员而言将变得更加清楚，在附图中：
图1A和图1B分别示出了根据本发明构思的一些示例实施例的具有2:3和3:4的齿轮比的标准单元架构的栅极-金属布局；
图2示出了根据本发明构思的示例实施例的反相器X1标准单元的等效电路；
图3是根据本发明构思的示例实施例的图2的反相器X1标准单元具有2:3的齿轮比的布局；
图4是根据本发明构思的示例实施例的图3的反相器沿线IV-IV’截取的截面图；
图5是根据本发明构思的示例实施例的图3的反相器沿线V-V’截取的截面图；
图6A至图6G是根据本发明构思的示例实施例的用于说明制造图3至图5的反相器X1标准单元的方法的布局；
图7A是根据本发明构思的示例实施例的图3的反相器X1标准单元的第一修改布局；
图7B是根据本发明构思的示例实施例的图7的修改布局沿线VIIB-VIIB’截取的截面图；
图8是根据本发明构思的示例实施例的图3的反相器X1标准单元的第二修改布局；
图9A是根据本发明构思的示例实施例的图3的反相器X1标准单元的第三修改布局；
图9B是根据本发明构思的示例实施例的图9A的修改布局沿线IXB-IXB’截取的截面图；
图10A是根据本发明构思的示例实施例的图3的反相器X1标准单元的第四修改布局；以及
图10B是根据本发明构思的示例实施例的图10A的修改布局沿线XB-XB’截取的截面图。
具体实施方式
现在将参照示出了一些示例实施例的附图更加全面地描述各个示例实施例。然而，本发明构思可按照许多不同形式示出，并且不应理解为限于本文阐述的示例实施例。相反，提供这些示例性实施例仅仅是为了使本公开透彻和完整，并且向本领域技术人员全面传达示例实施例的范围。在附图中，为了清楚起见，各个层和区域的尺寸和相对尺寸可能已经被夸大。
应该理解，当元件或层被称作“位于”另一元件或层“上”、“连接至”或“耦接至”另一元件或层时，其可直接位于另一元件或层上、直接连接至或耦接至另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接耦接至”另一元件或层时，不存在中间元件或层。
如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何或所有组合。当诸如“……中的至少一个”的措辞出现于元素列表之后时，修饰元素的整个列表而非修饰列表中的单个元素。因此，例如，“A、B和C中的至少一个”和“A、B和/或C”意味着A或B或C或其任意组合。(当诸如“……中的至少一个”的措辞出现于元素列表之后时，修饰元素的整个列表而非修饰列表中的单个元素。)
除非另有定义，否则本文所使用的所有术语(包括技术和科学术语)具有与示例实施例所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，诸如在通用词典中定义的那些术语应该被解释为具有与相关技术领域的上下文中一致的含义，而不应该理想化或过于形式化地进行解释，除非本文中明确这样定义。
下文中，将参照附图说明本发明构思的一些示例实施例。
图1A和图1B分别示出了根据本发明构思的一些示例实施例的具有2:3和3:4的齿轮比的标准单元架构的栅极-金属布局。
参照图1A，在单位区域中，9个金属层布线图案MP布置为对应于6个栅极部分GP(第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4可以统称为栅极部分GP)。因此，GP与MP之间的齿轮比为2:3。参照图1B，在单位区域中，8个金属层布线图案MP布置为对应于6个栅极部分GP。因此，GP与MP之间的齿轮比为3:4。虽然图1A和图1B示出了具有2:3和3:4齿轮比的示例，但是本发明构思的示例实施例不限于此。根据一些示例实施例，可以实现1:2或其他的齿轮比。
图2示出了根据本发明构思的示例实施例的反相器X1标准单元的等效电路。
参照图2，反相器X1标准单元包括NMOS场效应晶体管(NMOS FET)和PMOS场效应晶体管(PMOS FET)。PMOS FET和NMOS FET两者的栅极共同地连接至输入节点Vin，PMOS FET的一个源极/漏极(S/D)区连接至电源Vdd，PMOS FET的另一个S/D区和NMOS FET的一个S/D区彼此连接并且共同地连接至输出节点Vout，NMOS FET的另一个S/D区连接至地。根据本发明构思的一些示例实施例，如下文详细描述的，反相器X1标准单元的NMOS FET和PMOS FET由多栅极竖直场效应晶体管(VFET)实现。
图3是根据本发明构思的示例实施例的图2的反相器X1标准单元具有2:3的齿轮比的布局。在该布局中，上半部分对应于图2的PMOS FET，并且下半部分对应于图2的NMOSFET。
参照图3，设置了多个鳍(例如，第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4)。鳍F1、F2、F3和F4是从衬底SUB突出的结构。在一些示例实施例中，可以通过在半导体衬底SUB的期望位置处生长外延结构来设置鳍F1、F2、F3和F4。
第一鳍F1和第二鳍F2从衬底SUB突出、在第一方向D1上彼此间隔开并且在与第一方向D1交叉(或者可替代地，垂直)的第二方向D2上伸长。第一鳍F1和第二鳍F2统一用作PMOS FET的沟道。
第三鳍F3和第四鳍F4从衬底SUB突出、在第一方向D1上彼此间隔开并且在第二方向D2上伸长。第三鳍F3和第四鳍F4统一用作NMOS FET的沟道。如图所示，第一鳍F1和第三鳍F3在第二方向D2上彼此间隔开，并且第二鳍F2和第四鳍F4在第二方向D2上彼此间隔开。
第一底部S/D区RX1和第二底部S/D区RX2(统称为底部S/D区RX)设置在半导体衬底SUB上。第一底部S/D区RX1和第二底部S/D区RX2可以被不同地掺杂。例如，PMOS FET区域中的第一底部S/D区RX1可以掺杂p型掺杂剂(例如，硼)，并且NMOS FET区域中的第二底部S/D区RX2可以掺杂n型掺杂剂(例如，砷或磷)。
当在平面图中观察时，第一底部S/D区RX1(例如，第一底部S/D区RX1的布局图案)包围第一鳍F1、第二鳍F2、第一栅极部分GP1的实质部分或大部分、第二栅极部分GP2的实质部分或大部分。当在平面图中观察时，第二底部S/D区RX2(例如，第二底部S/D区RX2的布局图案)包围第三鳍F3、第四鳍F4、第三栅极部分GP3的实质部分或大部分、第四栅极部分GP4的实质部分或大部分。
第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4可以分别形成在鳍F1、F2、F3和F4的侧壁上。例如，栅极部分GP可以分别形成为包围鳍F1、F2、F3和F4的侧壁。第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4可以统称为栅极部分GP。
各个栅极部分GP均包括栅极绝缘层(未示出)和栅极绝缘层(未示出)上的功函数金属层(未示出)。在一些示例实施例中，栅极部分GP还可以包括功函数金属层上的封盖金属层(未示出)。
可以设置栅极连接结构PB以将第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4彼此连接。栅极连接结构PB与第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4可以形成一体结构，所述一体结构包括与栅极连接结构PB以及第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4对应的相应部分。
虽然未在该布局中示出，但是可以分别在第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4上设置第一顶部S/D区(未示出)、第二顶部S/D区(未示出)、第三顶部S/D区(未示出)、第四顶部S/D区(未示出)。
可以设置第一顶部S/D接触结构CA1以覆盖第一鳍F1上的第一顶部S/D区的一部分和第二鳍F2上的第二顶部S/D区的一部分，并且以连接至第一鳍F1上的第一顶部S/D区和第二鳍F2上的第二顶部S/D区。可以设置第二顶部S/D接触结构CA2以覆盖第三鳍F3上的第三顶部S/D区的一部分和第四鳍F4上的第四顶部S/D区的一部分，并且以连接至第三鳍F3上的第三顶部S/D区和第四鳍F4上的第四顶部S/D区。
第一顶部S/D接触结构CA1可以连接至第一顶部S/D区和第二顶部S/D区。第二顶部S/D接触结构CA2可以连接至第三顶部S/D区和第四顶部S/D区。第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2可以在第一方向D1(例如，布置第一鳍F1和第二鳍F2(以及第三鳍F3和第四鳍F4)所沿着的方向)上伸长。第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2可以统称为顶部S/D接触结构CA。
因此，第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2可以用作该布局的水平导电布线层(或可替代地，在第一方向D1上行进的第一导电布线层)。
栅极接触结构CB可以设置在栅极连接结构PB上，使得栅极接触结构CB连接至栅极连接结构PB。栅极接触结构CB可以用作该布局的水平导电布线层。参照图3所示的示例实施例，栅极接触结构CB设置在第二方向D2上的第一鳍F1和第三鳍F3之间的区域处的栅极连接结构PB上。当在平面图中观察时，栅极接触结构CB可以与第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4间隔开，同时连接至栅极连接结构PB。
第一底部S/D接触结构CR1可以设置在第一底部S/D区RX1上，以接触第一底部S/D区RX1。第二底部S/D接触结构CR2可以设置在第二底部S/D区RX2上，以接触第二底部S/D区RX2。第一底部S/D接触结构CR1和第二底部S/D接触结构CR2可以统称为底部S/D接触结构CR。
多个金属图案MP中的全部或一些可以分别通过多个过孔V0中的相应过孔连接至相应的栅极接触结构CB和第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2。多个金属图案MP可以在第二方向D2(例如，鳍F1、F2、F3和F4的伸长方向)上伸长。因此，多个金属图案MP可以用作该布局的竖直导电布线层(或者可替代地，在第二方向D2上行进的第二导电布线层)。
因此，可以提供包括PMOS FET和NMOS FET的反相器X1标准单元，PMOS FET和NMOSFET均具有由两个鳍实现的竖直沟道。换句话说，可以提供包括多栅极NMOS VFET和多栅极PMOS VFET的反相器X1标准单元。虽然图3示出了各个沟道中的每一个被设置为包括两个鳍的示例，但是本发明构思的示例实施例不限于此。根据一些示例实施例，VFET的竖直沟道可以由三个或更多个鳍实现。
图4是根据本发明构思的示例实施例的图3的反相器沿线IV-IV’截取的截面图。图5是根据本发明构思的示例实施例的图3的反相器沿线V-V’截取的截面图。
参照图4和图5，底部S/D区RX由例如衬底SUB上的浅沟槽隔离区STI围绕(或由衬底SUB上的浅沟槽隔离区STI彼此隔离)。第一栅极部分GP1围绕第一鳍F1的侧壁。第三栅极部分GP3围绕第三鳍F3的侧壁。第一栅极部分GP1、第三栅极部分GP3和栅极连接结构PB的下表面通过底部间隔件层S1与衬底SUB绝缘。第一栅极部分GP1和第三栅极部分GP3的上表面由上间隔件层S2绝缘。此外，可以形成层间介电层ILD1、ILD2、ILD3和ILD4(统称为ILD)以在各个导电层之间提供合适的绝缘。层间介电层ILD1、ILD2、ILD3和ILD4可以根据期望的蚀刻特性和/或绝缘特性而包括氮化物材料或氧化物材料。
图6A至图6G是根据本发明构思的示例实施例的用于说明制造图3至图5的反相器X1标准单元的方法的布局。
参照图6A，在衬底SUB上形成多个鳍(例如，第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4)。鳍F1、F2、F3和F4是从半导体衬底SUB突出的结构。在一些示例实施例中，可以在衬底SUB上使用外延生长处理形成鳍F1、F2、F3和F4。
第一鳍F1和第二鳍F2(以及第三鳍F3和第四鳍F4)可以形成为在第一方向D1上间隔开。此外，第一鳍F1和第三鳍F3(以及第二鳍F2和第四鳍F4)可以形成为在与第一方向D1交叉(或者可替代地，垂直)的第二方向D2上间隔开。此外，鳍F1、F2、F3和F4可以形成为在第二方向D2上伸长。
衬底SUB可以是块状硅。例如，衬底SUB可以是硅衬底，或者可以包括除了硅之外的材料，包括但不限于Ge、SiGe、SiC、GeP、GeN、InGaAs、GaAs、InSb、InAs、GaSb和InP。半导体衬底SUB可以是块状硅晶圆的一部分。衬底SUB可以是绝缘体上硅(SOI)。衬底SUB可以是绝缘体上硅(SOI)晶圆的硅部分。在一些示例实施例中，衬底SUB可以指在底部衬底上外延生长的半导体层。
参照图6B，在半导体衬底SUB上设置第一底部S/D区RX1和第二底部S/D区RX2。根据一些示例实施例，可以通过使用底部S/D区RX1和RX2上的鳍F1、F2、F3、F4和硬掩模图案(未示出)(以及覆盖衬底SUB的除了限定第一底部S/D区RX1和第二底部S/D区RX2的区域之外的整个区域的附加掩模图案)作为蚀刻掩模将衬底SUB蚀刻到一定深度来形成底部S/D区RX1和RX2。然后，半导体材料层可以在由蚀刻限定的凹陷区域中外延生长，并且掺杂有不同的掺杂剂以分别形成用于PMOS FET的第一底部S/D区RX1和用于NMOS FET的第二底部S/D区RX2。
可以通过使用附加掩模作为注入掩模来不同地掺杂第一底部S/D区RX1和第二底部S/D区RX2。例如，PMOS FET区域中的第一底部S/D区RX1可以掺杂p型掺杂剂(例如，硼)，并且NMOS FET区域中的第二底部S/D区RX2可以掺杂n型掺杂剂(例如，砷或磷)。
参照图6C，可以分别在鳍F1、F2、F3和F4的侧壁上形成栅极部分GP(例如，第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4)。例如，栅极部分GP可以分别形成为围绕鳍F1、F2、F3和F4的侧壁。栅极部分GP的每一个包括栅极绝缘层(未示出)和栅极绝缘层上的功函数金属层(未示出)。在一些示例实施例中，栅极部分GP还可以包括功函数金属层上的封盖金属层(未示出)。
栅极绝缘层可包括高k介电材料。
功函数金属层可以包括TiN。在一些示例实施例中，功函数金属层可以包括氮化钛(TiN)或碳化钛(TiC)。可以基于材料特性以及功函数金属层的厚度来确定用于VFET的功函数金属层的功函数。在一些示例实施例中，功函数金属层可以实现为具有取决于位置的不同厚度。
随后可以在功函数金属层上形成封盖金属层。封盖金属层可以包括TiC、TiAlC和TiAl中的至少一种。
参照图6D，将栅极连接结构PB形成在第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4上并连接至第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4。栅极连接结构PB是将第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4彼此连接的结构。栅极连接结构PB与第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4可以是一体结构，所述一体结构包括与栅极连接结构PB以及第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4对应的相应部分。栅极连接结构PB和第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4可以包括相同材料。
虽然在附图中未具体示出，但是可以分别在第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4上设置第一顶部S/D区(未示出)、第二顶部S/D区(未示出)、第三顶部S/D区(未示出)、第四顶部S/D区(未示出)。
可以通过分别在第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4中的相应鳍上外延生长p+掺杂半导体层或n+掺杂半导体层来形成第一顶部S/D区、第二顶部S/D区、第三顶部S/D区和第四顶部S/D区。然而，本发明构思的示例实施例不限于此。根据本发明构思的一些示例实施例，可以通过将期望的掺杂剂注入到第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4上来形成第一顶部S/D区、第二顶部S/D区、第三顶部S/D区和第四顶部S/D区。
参照图6E，可以形成第一顶部S/D接触结构CA1以覆盖第一鳍F1上的第一顶部S/D区和第二鳍F2上的第二顶部S/D区两者，并且以电连接至第一鳍F1上的第一顶部S/D区和第二鳍F2上的第二顶部S/D区两者。可以设置第二顶部S/D接触结构CA2以覆盖第三鳍F3上的第三顶部S/D区和第四鳍F4上的第四顶部S/D区，并且以电连接至第三鳍F3上的第三顶部S/D区和第四鳍F4上的第四顶部S/D区。第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2可以包括诸如金属的导电材料。
第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2可以用作布局的水平导电布线层。第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2可以在第一方向D1上伸长，并且用作在第一方向D1上(例如，布置第一鳍F1和第二鳍F2(或第三鳍F3和第四鳍F4)所沿着的方向)行进的第一导电布线层。
可以在栅极连接结构PB上形成栅极接触结构CB，使得栅极接触结构CB电连接至栅极连接结构PB。根据示例实施例，在第二方向D2上的第一鳍F1和第三鳍F3之间的区域处的栅极连接结构PB上形成栅极接触结构CB。当在平面图中观察时，栅极接触结构CB可以形成为与第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4间隔开，同时连接至栅极连接结构PB。栅极接触结构CB可以包括诸如金属的导电材料。
可以将第一底部S/D接触结构CR1形成在第一底部S/D区RX1上，以电连接至第一底部S/D区RX1。可以将第二底部S/D接触结构CR2形成在第二底部S/D区RX2上，以电连接至第二底部S/D区RX2。第一底部S/D接触结构CR1和第二底部S/D接触结构CR2可以包括诸如金属的导电材料。
第一顶部S/D接触结构CA1、第二顶部S/D接触结构CA2、栅极接触结构CB、第一底部S/D接触结构CR1和第二底部S/D接触结构CR2可包括相同的材料。第一顶部S/D接触结构CA1、第二顶部S/D接触结构CA2、栅极接触结构CB、第一底部S/D接触结构CR1和第二底部S/D接触结构CR2可在同一处理中同时形成。如图4和图5所示，第一顶部S/D接触结构CA1、第二顶部S/D接触结构CA2、栅极接触结构CB、第一底部S/D接触结构CR1和第二底部S/D接触结构CR2的顶表面可相对于衬底SUB的顶表面(或者可替代地，距离衬底SUB的顶表面)形成在基本相同的水平处。
参照图6F，分别在第一顶部S/D接触结构CA1、第二顶部S/D接触结构CA2和栅极接触结构CB上形成多个过孔V0。
参照图6G，将多个金属图案MP形成为对应于多个过孔V0。尽管未在图6G中示出，但是所述多个金属图案MP中的至少一些可以形成为在鳍F1、F2、F3和F4伸长所沿着的方向(例如，第二方向D2)上伸长，使得所述多个金属图案MP中的所述至少一些电连接到所述多个过孔V0中的相应过孔。因此，所述多个金属图案MP中的所述至少一些可以通过所述多个过孔V0连接至相应的栅极接触结构CB和第一顶部S/D接触结构CA1和第二顶部S/D接触结构CA2。因此，所述多个金属图案MP用作布局的竖直导电布线层。所述多个金属图案MP在第二方向D2上伸长并且用作第二方向D2(例如，第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4伸长所沿着的方向)上的第二导电布线层
根据示例实施例，可以提供包括PMOS FET和NMOS FET的反相器标准单元，PMOSFET和NMOS FET均具有由两个鳍实现的竖直沟道。换句话说，可以提供包括多栅极NMOSVFET和多栅极PMOS VFET的反相器标准单元。
根据示例实施例，可以提供具有2:3的齿轮比的反相器标准单元。在一些示例实施例中，可以实现其他的齿轮比(例如，1:2或3:4)。
在VFET中，从衬底竖直突出的鳍用作沟道，并且围绕鳍的侧壁的结构用作栅极。因此，连接到VFET的顶部S/D的顶部S/D接触结构和连接到VFET的底部S/D的底部S/D接触结构与传统的平面场效应晶体管或水平场效应晶体管相比受栅极占据的区域的影响更小(意味着更多的设计自由度或布局公差)。
根据示例实施例的多栅极VFET，两个或更多个鳍用作VFET的沟道，并且围绕各个鳍的各个栅极部分用作栅极并且各个栅极部分使用其间的栅极连接图案彼此连接。因此，与单栅极VFET或传统平面场效应晶体管或水平场效应晶体管相比，多栅极VFET可以为栅极接触结构、顶部S/D接触结构和/或底部S/D接触结构中的每一个提供更大的面积。
因此，根据示例实施例，可以实现具有m:n(其中，m和n是自然数，并且n大于m)的齿轮比的标准单元，而无需使用两个交叉的金属布线层(例如，下金属布线层和与下金属布线层交叉并且通过过孔连接至下金属布线层的上金属布线层)。因此，可以使用单个金属布线层实现具有m:n(其中，m和n是自然数，并且n大于m)的齿轮比的标准单元。
图7A是根据本发明构思的示例实施例的图3的反相器X1标准单元的第一修改布局。图7B是根据本发明构思的示例实施例的图7的修改布局沿线VI IB-VI IB’截取的截面图。
参照图7A，在PMOS VFET和NMOS VFET之间的区域处设置栅极连接结构PB，栅极连接结构PB将第一栅极部分GP1、第二栅极部分GP2、第三栅极部分GP3和第四栅极部分GP4彼此连接。栅极连接结构PB具有包围第一鳍F1、第二鳍F2、第三鳍F3和第四鳍F4中的每一个的端部的形状，所述端部在第一方向D1、第二方向D2和第一方向D1与第二方向D2之间的对角线方向中的至少一个上彼此面对。
如图7A所示，为了确保用于连接至下面的栅极接触结构CB的过孔V0的足够空间(其是实现均匀金属间距所期望的)，标准单元布局可以被修改使得栅极连接结构PB包括延伸部分EP，其在第一方向D1上延伸超过底部S/D的一侧。
在一些示例实施例中，栅极连接结构PB的至少一侧可以包括第一方向D1上的延伸部分。延伸部分(或延伸区域)可以位于从第一底部S/D区RX1(或第二底部S/D区RX2)的一侧在第二方向D2上延伸的假想线IL之外。延伸部分(或延伸区域)可以位于在第二方向D2上将第一底部S/D区RX1的一侧连接至第二底部S/D区RX2的一侧的假想线IL之外。
参照图7B，由于栅极连接结构PB的延伸部分EP，所以栅极接触结构CB落在栅极连接结构PB上的着陆空间被扩大。因此，过孔V0可以确保连接至栅极接触结构CB，并且因此，可以实现均匀的金属间距。
图8是根据本发明构思的示例实施例的图3的反相器X1标准单元的第二修改布局。
参照图8，在栅极接触结构CB与相邻栅极连接结构PB之间的边距(margin)紧密的情况下，为了避免栅极接触结构CB与相邻栅极连接结构PB(未示出)之间的不期望的桥接，与栅极接触结构CB对应的栅极连接结构PB可以形成为使得当在平面图中观察时，栅极连接结构PB的一侧从假想线IL(其是在第二方向D2上将第一底部S/D区RX1的一侧连接至第二底部S/D区RX2的一侧的线)凹进(例如，不位于假想线外)。例如，栅极连接结构PB的第一横向侧可以在第一方向D1上相对于假想线IL向内，使得当在平面图中观察时,在栅极连接结构PB的第一方向上彼此面对的两个相对侧中，栅极连接结构PB的一侧可以横向地位于第一底部S/D区RX1的第一方向上的两个相对侧(或第二底部S/D区RX2的两个相对侧)之间。
图9A是根据本发明构思的示例实施例的图3的反相器X1标准单元的第三修改布局。图9B是根据本发明构思的示例实施例的图9A的修改布局沿线IXB-IXB’截取的截面图。
参照图9A，为了确保用于过孔V0连接到下面的栅极接触结构CB的足够空间，可以修改标准单元布局，使得栅极接触结构CB沿第一方向D1延伸。因此，图7A所示的栅极接触结构CB可以朝着栅极连接结构PB的中心在第一方向D1上伸长。
如图9B所示，图9A所示的修改布局提供了用于过孔V0的增加的着陆区域，因此有助于实现更均匀的金属间距。因此，采用这种布局的半导体装置可以表现出改善的可靠性。
图10A是根据本发明构思的示例实施例的图3的反相器X1标准单元的第四修改布局。图10B是根据本发明构思的示例实施例的图10A的修改布局沿线XB-XB’截取的截面图。
参照图10A，为了确保用于过孔V0连接到下面的栅极接触结构CB的足够空间，可以修改标准单元布局，使得附加顶部S/D接触结构CA’被设置并且与图9A所示的栅极接触结构CB合并。附加顶部S/D接触结构CA’与用于顶部S/D区的顶部S/D接触结构同时形成。附加顶部S/D接触结构CA’可以形成为与栅极接触结构CB重叠而不连接至顶部S/D区中的任意一个。
如图10B所示，栅极接触结构CB和附加顶部S/D接触结构彼此重叠并且为过孔V0落在下面的栅极接触结构CB提供了扩展的空间(其是实现均匀的金属间距所期望的)。图10A和图10B所示的修改布局提供了用于过孔V0的增加的着陆区域，因此有助于实现更均匀的金属间距。因此，采用这种布局的半导体装置可以表现出改善的可靠性。
根据如上所述的修改布局，可以提供实现均匀金属间距所期望的过孔的足够的空间。因此，可以实现具有m:n的齿轮比的标准单元(其中，m和n是自然数，并且n大于m)。
应当理解，本文描述的实施例应当仅以描述性意义考虑，而不是为了限制的目的。虽然已经特别示出和描述了一些示例实施例，但是本领域普通技术人员应该理解，在不脱离权利要求的精神和范围的情况下，其中可作出各种形式和细节上的修改。

Claims (23)

1.一种单元架构，包括：
竖直场效应晶体管，其包括：
从衬底突出的第一鳍和第二鳍，所述第一鳍和所述第二鳍在第一方向上彼此间隔开并且在与所述第一方向交叉的第二方向上伸长，
栅极，其包括所述第一鳍的侧壁上的第一栅极部分、所述第二鳍的侧壁上的第二栅极部分、以及将所述第一栅极部分与所述第二栅极部分连接的第三栅极部分，以及
顶部源极/漏极,其包括所述第一鳍的顶部处的第一顶部源极/漏极部分和所述第二鳍的顶部处的第二顶部源极/漏极部分；
栅极接触结构，所述栅极接触结构在平面图中观察时在所述第二方向上与所述第一鳍和所述第二鳍间隔开，所述栅极接触结构连接至所述第三栅极部分；
顶部源极/漏极接触结构，其连接至所述第一顶部源极/漏极部分和所述第二顶部源极/漏极部分中的一个，所述顶部源极/漏极接触结构和所述栅极接触结构中的至少一个用作所述第一方向上的第一导电布线层；以及
金属图案，其位于所述栅极接触结构和所述顶部源极/漏极接触结构上，所述金属图案构造为分别通过过孔连接至所述栅极接触结构和所述顶部源极/漏极接触结构中的至少一个，所述金属图案用作所述第二方向上的第二导电布线层。
2.根据权利要求1所述的单元架构，其中，所述第一栅极部分和所述第二栅极部分在所述第一方向上以第一间距间隔开，并且所述金属图案在所述第一方向上以不同于所述第一间距的第二间距布置。
3.根据权利要求2所述的单元架构，其中，所述第一间距和所述第二间距之间的比率是m:n，其中m和n是自然数，并且n小于m。
4.根据权利要求1所述的单元架构，还包括：
所述竖直场效应晶体管的底部源极/漏极，当在平面图中观察时，所述底部源极/漏极包围所述第一鳍、所述第二鳍、所述第一栅极部分和所述第二栅极部分中的至少一部分。
5.根据权利要求4所述的单元架构，其中，所述第三栅极部分包括延伸区域，所述延伸区域在所述第一方向上延伸超过所述底部源极/漏极的一侧。
6.根据权利要求5所述的单元架构，其中，当在平面图中观察时，所述栅极接触结构在所述第一方向上朝着所述第三栅极部分的中心远离所述底部源极/漏极的所述一侧伸长。
7.根据权利要求4所述的单元架构，其中，当在平面图中观察时，所述第三栅极部分的至少一侧包括在第一方向上的延伸区域，所述延伸区域位于从所述底部源极/漏极的一侧在所述第二方向上延伸的假想线之外。
8.根据权利要求7所述的单元架构，其中，当在平面图中观察时，所述栅极接触结构在所述第一方向上朝着所述第三栅极部分的中心远离所述假想线伸长。
9.根据权利要求4所述的单元架构，其中，当在平面图中观察时，所述第三栅极部分的一侧横向地位于所述底部源极/漏极的所述第一方向上的两端之间。
10.根据权利要求4所述的单元架构，其中，当在平面图中观察时，所述栅极接触结构在所述第一方向上远离所述底部源极/漏极的邻边伸长。
11.根据权利要求1所述的单元架构，还包括：
附加顶部源极/漏极接触结构，其与所述栅极接触结构重叠并且不连接至所述第一顶部源极/漏极部分和所述第二顶部源极/漏极部分中的任意一个。
12.一种单元架构，包括：
多栅极竖直场效应晶体管，其包括：
从衬底突出的第一鳍和第二鳍，所述第一鳍和所述第二鳍在第一方向上彼此间隔开并且在与所述第一方向交叉的第二方向上伸长，
所述衬底上的底部源极/漏极，所述底部源极/漏极围绕所述第一鳍和所述第二鳍，
栅极，其包括所述第一鳍的侧壁上的第一栅极部分、所述第二鳍的侧壁上的第二栅极部分、和将所述第一栅极部分与所述第二栅极部分连接的第三栅极部分，所述第三栅极部分与所述底部源极/漏极的端部区域重叠并且包括延伸区域，当在平面图中观察时，所述延伸区域在所述第二方向上远离所述第一鳍和所述第二鳍延伸，
顶部源极/漏极,其包括所述第一鳍的顶部处的第一顶部源极/漏极部分和所述第二鳍的顶部处的第二顶部源极/漏极部分；所述底部源极/漏极位于所述衬底中；
栅极接触结构，其在所述第三栅极部分的延伸区域处连接至所述第三栅极部分；
顶部源极/漏极接触结构，其连接至所述第一顶部源极/漏极部分和所述第二顶部源极/漏极部分中的一个，所述栅极接触结构和所述顶部源极/漏极接触结构中的至少一个用作所述第一方向上的第一导电布线层；以及
金属图案，其位于所述栅极接触结构和所述顶部源极/漏极接触结构上，所述金属图案构造为通过过孔连接至所述栅极接触结构和所述顶部源极/漏极接触结构中的至少一个，所述金属图案用作所述第二方向上的第二导电布线层。
13.根据权利要求12所述的单元架构，其中，所述第一栅极部分和所述第二栅极部分在所述第一方向上以第一间距间隔开，并且所述金属图案在所述第一方向上以不同于所述第一间距的第二间距布置。
14.根据权利要求13所述的单元架构，其中，所述第一间距和所述第二间距之间的比率是m:n，其中m和n是自然数，并且n小于m。
15.根据权利要求12所述的单元架构，其中，当在平面图中观察时，所述第三栅极部分包括延伸区域，所述延伸区域在所述第一方向上延伸超过所述底部源极/漏极的一侧。
16.根据权利要求15所述的单元架构，其中，当在平面图中观察时，所述栅极接触结构在所述第一方向上朝着所述第三栅极部分的中心远离所述底部源极/漏极的所述一侧伸长。
17.根据权利要求12所述的单元架构，其中，当在平面图中观察时，所述第三栅极部分的至少一侧包括在第一方向上的延伸区域，所述延伸区域位于从所述底部源极/漏极的一侧在所述第二方向上延伸的假想线之外。
18.根据权利要求17所述的单元架构，其中，当在平面图中观察时，所述栅极接触结构在所述第一方向上朝着所述第三栅极部分的中心远离所述底部源极/漏极的一侧伸长。
19.根据权利要求12所述的单元架构，其中，当在平面图中观察时，所述栅极接触结构在所述第一方向上远离所述底部源极/漏极的邻边伸长。
20.根据权利要求12所述的单元架构，还包括：
附加顶部源极/漏极接触结构，其与所述栅极接触结构重叠并且不连接至所述第一顶部源极/漏极部分和所述第二顶部源极/漏极部分中的任意一个。
21.一种标准反相器单元架构，包括：
PMOS竖直场效应晶体管，其包括：
从衬底突出的第一鳍和第二鳍，所述第一鳍和所述第二鳍在第一方向上彼此间隔开并且在与所述第一方向交叉的第二方向上伸长，
第一栅极，其包括所述第一鳍的侧壁上的第一栅极部分和所述第二鳍的侧壁上的第二栅极部分，以及
第一顶部源极/漏极,其包括所述第一鳍的顶部处的第一顶部源极/漏极部分和所述第二鳍的顶部处的第二顶部源极/漏极部分；
NMOS竖直场效应晶体管，其包括：
从所述衬底突出的第三鳍和第四鳍，所述第三鳍和所述第四鳍在所述第一方向上彼此间隔开并且在所述第二方向上伸长，
第二栅极，其包括所述第三鳍的侧壁上的第三栅极部分和所述第四鳍的侧壁上的第四栅极部分，以及
第二顶部源极/漏极,其包括所述第三鳍的顶部处的第三顶部源极/漏极部分和所述第四鳍的顶部处的第四顶部源极/漏极部分；
栅极连接结构，其位于所述PMOS竖直场效应晶体管和所述NMOS竖直场效应晶体管之间的区域处，并且将所述第一栅极部分、所述第二栅极部分、所述第三栅极部分和所述第四栅极部分彼此连接，所述栅极连接结构具有包围所述第一鳍、所述第二鳍、所述第三鳍和所述第四鳍的四个端部的形状，所述四个端部在所述第一方向、所述第二方向和相对于所述第一方向和所述第二方向为对角线的第三方向中的至少一个上彼此面对；
顶部源极/漏极接触结构，其分别连接至所述第二顶部源极/漏极部分和所述第四顶部源极/漏极部分；
栅极接触结构，其连接至所述栅极连接结构并且在所述第二方向上横向地远离所述顶部源极/漏极接触结构，所述顶部源极/漏极接触结构和所述栅极接触结构中的至少一个用作所述第一方向上的第一导电布线层；以及
金属图案，其构造为通过过孔连接至所述栅极接触结构、所述第二顶部源极/漏极部分和所述第四顶部源极/漏极部分中的至少一个，所述金属图案用作所述第二方向上的第二导电布线层。
22.根据权利要求21所述的标准反相器单元架构，其中，
所述第一栅极部分和所述第三栅极部分在所述第二方向上对齐，
所述第二栅极部分和所述第四栅极部分在所述第二方向上对齐，
所述第一栅极部分和所述第三栅极部分在所述第一方向上与所述第二栅极部分和所述第四栅极部分间隔第一间距，并且
所述金属图案在所述第一方向上以不同于所述第一间距的第二间距布置。
23.根据权利要求22所述的标准反相器单元架构，其中，所述第一间距和所述第二间距之间的比率是m:n，其中m和n是自然数，并且n小于m。
CN201910516722.5A 2018-06-15 2019-06-14 基于多栅极竖直场效应晶体管的单元架构 Pending CN110610987A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862685340P 2018-06-15 2018-06-15
US62/685,340 2018-06-15
US16/257,890 US10629682B2 (en) 2018-06-15 2019-01-25 Cell architecture based on multi-gate vertical field effect transistor
US16/257,890 2019-01-25

Publications (1)

Publication Number Publication Date
CN110610987A true CN110610987A (zh) 2019-12-24

Family

ID=68840318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910516722.5A Pending CN110610987A (zh) 2018-06-15 2019-06-14 基于多栅极竖直场效应晶体管的单元架构

Country Status (3)

Country Link
US (2) US10629682B2 (zh)
KR (1) KR102582771B1 (zh)
CN (1) CN110610987A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI808405B (zh) * 2020-07-24 2023-07-11 台灣積體電路製造股份有限公司 半導體元件及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020031149A (ja) * 2018-08-23 2020-02-27 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
US11264486B2 (en) * 2020-01-16 2022-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US20230125886A1 (en) * 2021-10-21 2023-04-27 Globalfoundries U.S. Inc. Contact-over-active-gate transistor structures with contacts landed on enlarged gate portions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397094B2 (en) * 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate
US20160336324A1 (en) 2015-05-15 2016-11-17 Qualcomm Incorporated Tunnel field effect transistor and method of making the same
US9312383B1 (en) * 2015-08-12 2016-04-12 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
US9680473B1 (en) 2016-02-18 2017-06-13 International Business Machines Corporation Ultra dense vertical transport FET circuits
US9935106B2 (en) 2016-04-01 2018-04-03 Globalfoundries Inc. Multi-finger devices in mutliple-gate-contacted-pitch, integrated structures
US10032906B2 (en) * 2016-04-29 2018-07-24 Samsung Electronics Co., Ltd. Vertical field effect transistor and method of fabricating the same
US9905645B2 (en) * 2016-05-24 2018-02-27 Samsung Electronics Co., Ltd. Vertical field effect transistor having an elongated channel
US9882048B2 (en) 2016-06-30 2018-01-30 International Business Machines Corporation Gate cut on a vertical field effect transistor with a defined-width inorganic mask
US9953973B1 (en) 2017-03-15 2018-04-24 International Business Machines Corporation Diode connected vertical transistor
US9893207B1 (en) 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
US9960272B1 (en) * 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI808405B (zh) * 2020-07-24 2023-07-11 台灣積體電路製造股份有限公司 半導體元件及其形成方法

Also Published As

Publication number Publication date
US10629682B2 (en) 2020-04-21
KR102582771B1 (ko) 2023-09-25
KR20190142197A (ko) 2019-12-26
US20190386103A1 (en) 2019-12-19
US10861967B2 (en) 2020-12-08
US20200219974A1 (en) 2020-07-09

Similar Documents

Publication Publication Date Title
US10269928B2 (en) Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US10224331B2 (en) Semiconductor device
KR102320047B1 (ko) 집적회로 소자 및 그 제조 방법
KR102190477B1 (ko) 반도체 장치 및 그 제조 방법
US8390095B2 (en) Reducing high-frequency signal loss in substrates
US10861967B2 (en) Cell architecture based on multi-gate vertical field effect transistor
US20230402460A1 (en) Semiconductor device
CN108063157B (zh) 半导体装置
KR102053973B1 (ko) 반도체 디바이스 및 그 제조 방법
US9484271B2 (en) Semiconductor device and method of manufacturing the same
US11626516B2 (en) Integrated circuitry including vertical channel structure and layout method of the same
WO2016207930A1 (ja) 半導体装置
US11652041B2 (en) Semiconductor device and layout design thereof
KR20170001529A (ko) 반도체 장치의 제조 방법
KR20190053426A (ko) 반도체 소자
US9577043B2 (en) Semiconductor device and method for fabricating the same
US11201172B2 (en) Semiconductor device
KR20210077189A (ko) 반도체 집적 회로
KR20160004097A (ko) 핀 구조물 및 그 제조방법, 및 이를 이용하는 핀 트랜지스터 및 그 제조방법
KR102650199B1 (ko) 반도체 소자
TW202247309A (zh) 半導體結構
CN113410289A (zh) 半导体装置
KR20170088260A (ko) 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination