KR102172712B1 - 반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 반도체 장치 Download PDF

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KR102172712B1
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Abstract

반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 반도체 장치가 제공된다. 상기 반도체 장치의 제조 방법은 희생 게이트와, 상기 희생 게이트의 측면에 형성된 스페이서와, 상기 희생 게이트의 상면에 형성된 하드마스크와, 상기 스페이서의 주변에 형성된 제1 층간 절연막을 제공하고, 상기 하드마스크와, 상기 스페이서의 일부와 상기 제1 층간 절연막의 일부를 제거하여, 상기 희생 게이트의 측면 일부와 상면을 노출하고, 상기 노출된 상기 희생 게이트의 측면 일부와 상면을 따라서, 희생 절연막을 형성하고, 상기 희생 절연막과 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 상기 희생 절연막의 일부와 상기 제2 층간 절연막의 일부를 제거하여, 상기 희생 게이트의 상면을 노출시키고, 상기 희생 게이트와 남은 상기 희생 절연막을 제거하여, 트렌치를 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 반도체 장치{Fabricating method of semiconductor device and the semiconductor device fabricated the method}
본 발명은 반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 반도체 장치에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 금속보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 대체 게이트 전극(금속 게이트 전극)으로 대체하고 있다.
한편, 대체 게이트 전극을 형성하려면, 게이트 하드마스크(gate hardmask)을 제거하고, 희생 게이트를 제거한다. 게이트 하드마스크 또는 희생 게이트를 제거하는 과정에서, 게이트 스페이서 내에 디봇(divot)이 발생할 수 있다.
본 발명이 해결하려는 과제는, 디봇(divot)을 최소화하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 장치의 제조 방법을 이용하여 제조한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은 희생 게이트와, 상기 희생 게이트의 측면에 형성된 스페이서와, 상기 희생 게이트의 상면에 형성된 하드마스크와, 상기 스페이서의 주변에 형성된 제1 층간 절연막을 제공하고, 상기 하드마스크와, 상기 스페이서의 일부와 상기 제1 층간 절연막의 일부를 제거하여, 상기 희생 게이트의 측면 일부와 상면을 노출하고, 상기 노출된 상기 희생 게이트의 측면 일부와 상면을 따라서, 희생 절연막을 형성하고, 상기 희생 절연막과 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 상기 희생 절연막의 일부와 상기 제2 층간 절연막의 일부를 제거하여, 상기 희생 게이트의 상면을 노출시키고, 상기 희생 게이트와 남은 상기 희생 절연막을 제거하여, 트렌치를 형성하는 것을 포함할 수 있다.
상기 희생 절연막을 형성하는 것은 플라즈마 산화를 이용할 수 있다.
상기 희생 절연막은 산화막일 수 있다.
상기 트렌치 내에 대체 게이트를 형성하는 것을 더 포함하되, 상기 대체 게이트는 상기 남아있는 스페이서보다 높을 수 있다.
상기 대체 게이트는 상기 스페이서의 상면에 비형성될 수 있다.
상기 제2 층간 절연막은 상기 스페이서의 상면과, 상기 대체 게이트의 측면 일부와 직접 접촉할 수 있다.
상기 대체 게이트는 상기 트렌치의 측면 및 바닥면을 따라서 컨포말하게 형성된 일함수 금속막과, 상기 일함수 금속막 상에 상기 트렌치를 채우는 게이트 패턴을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은 서로 표면 높이가 다른 필드 영역과 액티브 영역이 정의된 기판을 제공하고, 상기 필드 영역 상에 제1 희생 게이트와, 상기 제1 희생 게이트의 측면의 하측 일부에 형성된 제1 스페이서를 형성하고, 상기 액티브 영역 상에 제2 희생 게이트와, 상기 제2 희생 게이트의 측면의 하측 일부에 형성된 제2 스페이서를 형성하고, 상기 제1 희생 게이트의 측면의 상측 일부와 상기 제1 희생 게이트의 상면을 따라서 제1 희생 절연막을 형성하고, 상기 제2 희생 게이트의 측면의 상측 일부와 상기 제2 희생 게이트의 상면을 따라서 제2 희생 절연막을 형성하고, 상기 제1 희생 절연막, 상기 제2 희생 절연막을 평탄화하여, 상기 제1 희생 게이트 및 상기 제2 희생 게이트의 상면을 노출시키는 것을 포함할 수 있다.
상기 제1 희생 절연막과 상기 제2 희생 절연막을 형성하는 것은 플라즈마 산화를 이용할 수 있다.
상기 제1 희생 절연막과 상기 제2 희생 절연막은 산화막일 수 있다.
노출된 상기 제1 희생 게이트과 상기 제2 희생 게이트를 제거하여, 제1 트렌치 및 제2 트렌치를 형성하고, 상기 제1 트렌치 내에 제1 대체 게이트를 형성하고, 상기 제2 트렌치 내에 제2 대체 게이트를 형성하는 것을 더 포함할 수 있다.
상기 제1 대체 게이트의 높이는 상기 제1 스페이서의 높이보다 높고, 상기 제2 대체 게이트의 높이는 상기 제2 스페이서의 높이보다 높을 수 있다.
상기 제1 대체 게이트는 상기 제1 스페이서의 상면에 비형성되고, 상기 제2 대체 게이트는 상기 제2 스페이서의 상면에 비형성될 수 있다.
상기 제1 스페이서의 상면 및 상기 제1 대체 게이트의 측면의 상측 일부와 직접 접촉하고, 상기 제2 스페이서의 상면 및 상기 제2 대체 게이트의 측면의 상측 일부와 직접 접촉하는 층간 절연막을 더 포함할 수 있다.
상기 제1 스페이서의 상면과 상기 제2 스페이서의 상면은 동일 평면 상에 위치할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면은 기판 상에 형성된 대체 게이트; 상기 대체 게이트의 측면 하부에 형성된 스페이서; 상기 스페이서의 상면 및 상기 대체 게이트의 측면 상부에 직접 접촉하도록 형성된 층간 절연막을 포함하고, 상기 대체 게이트는 상기 스페이서의 상면에 비형성될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 필드 영역에 형성된 제1 대체 게이트; 상기 제1 대체 게이트의 측면 하부에 형성된 제1 스페이서; 액티브 영역에 형성된 제2 대체 게이트; 상기 제2 대체 게이트의 측면 하부에 형성된 제2 스페이서; 상기 제1 스페이서의 상면 및 상기 제1 대체 게이트의 측면 상부에 직접 접촉하고, 상기 제2 스페이서의 상면 및 상기 제2 대체 게이트의 측면 상부에 직접 접촉하는 층간 절연막; 상기 제1 스페이서의 상면과 상기 제2 스페이서의 상면은 동일 평면 상에 위치할 수 있다.
상기 제1 대체 게이트는 상기 제1 스페이서의 상면에 비형성되고, 상기 제2 대체 게이트는 상기 제2 스페이서의 상면에 비형성될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14a 및 도 14b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1을 참조하면, 기판(110) 상에 희생 게이트(120)와, 희생 게이트(120)의 측면에 형성된 스페이서(140a)와, 희생 게이트(120)의 상면에 형성된 하드마스크(130)와, 스페이서(140a)의 주변에 형성된 제1 층간 절연막(150a)을 제공한다.
구체적으로, 기판(110)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
희생 게이트(120)는 예를 들어, 비정질 실리콘일 수 있다. 도시되지 않았으나, 희생 게이트(120)와 기판(110) 사이에 절연막이 배치될 수 있다.
하드마스크(130)는 희생 게이트(120)를 패터닝할 때 사용되고, 예를 들어, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 스페이서(140a)는 희생 게이트(120)의 측면 및 하드마스크(130)의 측면에 형성될 수 있다. 스페이서(140a)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 1에서는, 하드마스크(130)와 스페이서(140a)가 연속적인 프로파일을 갖는 것으로 도시하였으나, 이에 한정되지 않는다.
제1 층간 절연막(150a)은 예를 들어, 산화막일 수 있고, 제1 층간 절연막(150a)의 높이는 하드마스크(130)를 노출시킬 수 있는 정도일 수 있다.
도 2를 참조하면, 하드마스크(130)와, 스페이서(140a)의 일부와 제1 층간 절연막(150a)의 일부를 제거하여, 희생 게이트(120)의 측면 일부(즉, 측면 상부)와 상면을 노출한다. 예를 들어, 에치백(etch back) 공정을 이용하여, 희생 게이트(120)가 노출되도록 하드마스크(130), 스페이서(140a), 제1 층간 절연막(150a)을 식각할 수 있다. 그 결과, 스페이서(140)의 높이와 제1 층간 절연막(150)의 높이는 낮아진다.
도 3을 참조하면, 노출된 희생 게이트(120)의 측면 일부(즉, 측면 상부)와 상면을 따라서, 희생 절연막(160a)을 형성한다.
여기서, 희생 절연막(160a)을 형성하는 것은 플라즈마 산화를 이용할 수 있다. 플라즈마 산화는 비교적 저온에서, 예를 들어, 400℃ 이하에서 진행할 수 있다. 희생 절연막(160a)은 산화막일 수 있다. 플라즈마 산화는 예시적인 것이고, 열산화와 같은 다른 산화 방식을 사용할 수 있다.
희생 게이트(120)의 측면 하부는 스페이서(140)에 의해서 커버되어 있으므로, 희생 게이트(120)의 측면 하부에는 희생 절연막(160a)이 형성되지 않는다. 후술하겠으나, 희생 절연막(160a)은 희생 게이트(120)를 제거할 때, 스페이서(140) 내에 디봇(divot)이 발생하지 않도록 한다(도 6 참조).
도 4를 참조하면, 희생 절연막(160a)과 제1 층간 절연막(150) 상에 제2 층간 절연막(155a)을 형성할 수 있다. 구체적으로, 제2 층간 절연막(155a)은 희생 절연막(160a)을 완전히 커버하도록 형성될 수 있다. 제2 층간 절연막(155a)은 산화막일 수 있다. 예를 들어, 제2 층간 절연막(155a)은 단단한(rigid) 특성을 갖는 HDP(high density plasma) 산화막일 수 있다.
도 5를 참조하면, 희생 절연막(160a)의 일부와 제2 층간 절연막(155a)의 일부를 제거하여, 희생 게이트(120)의 상면을 노출시킬 수 있다. 예를 들어, 도 4의 구조물에서 CMP(Chemical Mechanical Polishing) 공정을 진행하고, 희생 게이트(120)의 상면이 노출되는 시점에서 CMP공정을 중지할 수 있다. 따라서, 희생 절연막(160)은 희생 게이트(120)의 측면 상부에만 위치할 수 있다.
도 6을 참조하면, 희생 게이트(120)와 남은 희생 절연막(160)을 제거하여, 트렌치(190)를 형성한다. 구체적으로, 희생 게이트(120)를 제거할 때, 희생 게이트(120)의 측면 상부에 위치하는 희생 절연막(160)이 동시에 제거된다.
희생 절연막(160)이 희생 게이트(120)의 측면 상부를 커버하고, 스페이서(140)의 상면에 접촉하도록 제2 층간 절연막(155)이 형성되어 있기 때문에, 희생 게이트(120)를 제거할 때, 스페이서(140)에 디봇이 거의 발생하지 않는다.
도 7을 참조하면, 트렌치(190) 내에 대체 게이트(181, 185, 187)를 형성한다.
예를 들어, 대체 게이트(181, 185, 187)는 트렌치(190)의 측면 및 바닥면을 따라서 컨포말하게 형성된 일함수 금속막(185)과, 일함수 금속막(185) 상에 트렌치를 채우는 게이트 패턴(187)을 포함한다. 또한, 트렌치(190) 내에 대체 게이트(181, 185, 187)를 형성하기 전에, 트렌치(190)의 측면 및 바닥면을 따라서 컨포말하게 게이트 절연막(181)을 형성한다.
게이트 절연막(181)은 트렌치(190)의 측벽과 바닥면을 따라서 컨포말하게(conformally) 형성될 수 있다. 게이트 절연막(181)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(181)은, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(181)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막(181)이 HfO2인 경우에, 게이트 절연막(181)은 약 50Å 이하(약 5 내지 50 Å)의 두께로 형성될 수 있다.
일함수 조절막(185)은 N형 일함수 조절막일 수도 있고, P형 일함수 조절막일 수 있다. 일함수 조절막(185)이 N형 일함수 조절막인 경우, N형 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 N형 일함수 조절막(185)은 TiAl, TiAlN, TaC, TiC, 또는 HfSi을 포함하는 그룹에서 선택된 물질일 수 있다. 예를 들어, 일함수 조절막(185)은 30 Å 내지 120Å 일 수 있다.
또는, 일함수 조절막(185)이 P형 일함수 조절막인 경우, P형 트랜지스터의 일함수를 조절함으로써, P형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 P형 일함수 조절막(185)은 TiN막일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, P형 일함수 조절막(185)은 50 Å 내지 100Å 일 수 있다.
게이트 패턴(187)은 트렌치(190)를 채우도록 형성될 수 있다. 이러한 게이트 패턴(187)은 Al, W 등일 수 있으나, 이에 한정되는 것은 아니다.
여기서, 대체 게이트(181, 185, 187)는 남아있는 스페이서(140)보다 높을 수 있다. 또한, 대체 게이트(181, 185, 187)는 스페이서(140)의 상면에 비형성된다. 또한, 제2 층간 절연막(155)은 스페이서(140)의 상면과, 대체 게이트(181, 185, 187)의 측면 일부와 직접 접촉할 수 있다.
도 8 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상, 도 1 내지 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참조하면, 기판(110)은 제1 영역(I) 내지 제3 영역(III)이 정의된다. 제1 영역(I)과 제3 영역(III)은 필드 영역이고, 제2 영역(II)은 액티브 영역일 수 있다. 도 8에 도시된 것처럼, 필드 영역의 표면 높이와 액티브 영역의 표면 높이가 서로 다를 수 있다. 예를 들어, 제1 영역(I)(필드 영역)의 표면 높이보다 제2 영역(II)(액티브 영역)의 표면 높이가 높을 수 있고, 제2 영역(II)(액티브 영역)의 표면 높이보다 제3 영역(III) (필드 영역)의 표면 높이보다 높을 수 있다.
제1 영역(I) 상에, 제1 희생 게이트(220)가 형성되고, 제1 희생 게이트(220)의 상면에는 제1 하드마스크(230)가 형성되고, 제1 희생 게이트(220)의 측벽에는 제1 스페이서(240a)가 형성되어 있다.
제2 영역(II) 상에, 제2 희생 게이트(120)가 형성되고, 제2 희생 게이트(120)의 상면에는 제2 하드마스크(130)가 형성되고, 제2 희생 게이트(120)의 측벽에는 제2 스페이서(140a)가 형성되어 있다.
제2 희생 게이트(120)의 양측에는 소오스/드레인(111)이 형성될 수 있다. 도시된 것과 같이, 소오스/드레인(111)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 반도체 장치가 P형 트랜지스터인 경우, 소오스/드레인(111)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 또는 반도체 장치가 N형 트랜지스터인 경우, 소오스/드레인은 기판과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판이 Si일 때, 소오스/드레인은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제3 영역(III) 상에, 제3 희생 게이트(320)가 형성되고, 제3 희생 게이트(320)의 상면에는 제3 하드마스크(330)가 형성되고, 제3 희생 게이트(320)의 측벽에는 제3 스페이서(340a)가 형성되어 있다.
제1 층간 절연막(150a)는 제1 스페이서(240a) 내지 제3 스페이서(340a)의 측면을 커버하고, 제1 하드마스크(230) 내지 제3 하드마스크(330)의 상면이 노출되도록 형성된다.
도 9를 참조하면, 제1 하드마스크(230) 내지 제3 하드마스크(330)를 제거하고, 동시에 제1 스페이서(240a) 내지 제3 스페이서(340a)의 일부를 제거한다. 그 결과, 제1 스페이서(240)는 제1 희생 게이트(220)의 측면의 하측 일부에 형성되고, 제2 스페이서(140)는 제2 희생 게이트(120)의 측면의 하측 일부에 형성되고, 제3 스페이서(340)는 제3 희생 게이트(320)의 측면의 하측 일부에 형성된다.
도 10을 참조하면, 제1 희생 게이트(220)의 측면의 상측 일부와 제1 희생 게이트(220)의 상면을 따라서 제1 희생 절연막(260a)을 형성한다. 또한, 제2 희생 게이트(120)의 측면의 상측 일부와 제2 희생 게이트(120)의 상면을 따라서 제2 희생 절연막(160a)을 형성한다. 제3 희생 게이트(320)의 측면의 상측 일부와 제3 희생 게이트(320)의 상면을 따라서 제3 희생 절연막(360a)을 형성한다.
제1 희생 절연막(260a)과 내지 제3 희생 절연막(360a)은 산화막일 수 있다. 예를 들어, 제1 희생 절연막(260a)과 내지 제3 희생 절연막(360a)을 형성하는 것은 플라즈마 산화를 이용할 수 있다.
도 11을 참조하면, 제1 희생 절연막(260a) 내지 제3 희생 절연막(360a) 상에 제2 층간 절연막(155)을 형성한다. 이어서, 제1 희생 절연막(260a) 내지 제3 희생 절연막(360a) 및 제2 층간 절연막(155)을 평탄화하여, 제1 희생 게이트(220) 내지 제3 희생 게이트(320)의 상면을 노출시킨다.
도 12를 참조하면, 노출된 제1 희생 게이트(220) 내지 제3 희생 게이트(320), 평탄화된 제1 희생 절연막(260) 내지 제3 희생 절연막(360)을 제거하여, 제1 트렌치 내지 제3 트렌치를 형성한다. 이어서, 제1 트렌치 내지 제3 트렌치에 각각 제1 대체 게이트(281, 285, 287) 내지 제3 대체 게이트(381, 385, 387)를 형성한다.
전술한 것과 같이, 제1 대체 게이트(281, 285, 287) 내지 제3 대체 게이트(381, 385, 387) 각각은 일함수 금속막(285, 185, 385), 게이트 패턴(287, 187, 387)을 포함할 수 있다.
한편, 제1 대체 게이트(281, 285, 287)의 높이는 제1 스페이서(240)의 높이보다 높고, 제2 대체 게이트(181, 185, 187)의 높이는 제2 스페이서(140)의 높이보다 높고, 제3 대체 게이트(381, 385, 387)의 높이는 제3 스페이서(340)의 높이보다 높다.
제1 대체 게이트(281, 285, 287)는 제1 스페이서(240)의 상면에 비형성되고, 제2 대체 게이트(181, 185, 187)는 제2 스페이서(140)의 상면에 비형성되고, 제3 대체 게이트(381, 385, 387)는 제3 스페이서(340)의 상면에 비형성된다.
제2 층간 절연막(155)은 제1 스페이서(240)의 상면 및 제1 대체 게이트(281, 285, 287)의 측면의 상측 일부와 직접 접촉하고, 제2 스페이서(140)의 상면 및 제2 대체 게이트(181, 185, 187)의 측면의 상측 일부와 직접 접촉하고, 제3 스페이서(340)의 상면 및 제3 대체 게이트(381, 385, 387)의 측면의 상측 일부와 직접 접촉할 수 있다.
한편, 제1 스페이서(240)의 상면 내지 제3 스페이서(340)의 상면은 동일 평면 상에 위치할 수 있다. 도 9에서 전술한 것과 같이, 제1 스페이서(240) 및 제3 스페이서(340)는 동시에 식각되었기 때문이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14a 및 도 14b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 14a은 태블릿 PC이고, 도 14b은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~9) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 140: 스페이서
150: 제1 층간 절연막 155: 제2 층간 절연막
181: 게이트 절연막 185: 일함수 조절막
187: 게이트 패턴

Claims (10)

  1. 희생 게이트와, 상기 희생 게이트의 측면에 형성된 스페이서와, 상기 희생 게이트의 상면에 형성된 하드마스크와, 상기 스페이서의 주변에 형성된 제1 층간 절연막을 제공하고,
    상기 하드마스크와, 상기 스페이서의 일부와 상기 제1 층간 절연막의 일부를 제거하여, 상기 희생 게이트의 상부의 측면과 상면을 노출하고,
    상기 노출된 상기 희생 게이트의 상부의 측면과 상면을 산화하여, 상기 희생 게이트의 상부의 측면과 상면을 따라서 연장되는 희생 절연막을 형성하고,
    상기 희생 절연막과 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고,
    상기 희생 절연막의 일부와 상기 제2 층간 절연막의 일부를 제거하여, 상기 희생 게이트의 상면을 노출시키고,
    상기 희생 게이트와 남은 상기 희생 절연막을 제거하여, 트렌치를 형성하되,
    상기 트렌치의 하부는 상기 스페이서의 남은 부분에 의해 정의되고, 상기 트렌치의 상부는 상기 제2 층간 절연막의 남은 부분에 의해서 정의되는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 희생 절연막을 형성하는 것은 플라즈마 산화를 이용하여 상기 희생 게이트의 상기 상부를 산화하여 상기 희생 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 희생 절연막은 산화막인 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 트렌치 내에 대체 게이트를 형성하는 것을 더 포함하되,
    상기 대체 게이트는 상기 남아있는 스페이서보다 높은 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 대체 게이트는 상기 스페이서의 상면에 비형성되는 반도체 장치의 제조 방법.
  6. 제 4항에 있어서,
    상기 대체 게이트의 상부는 상기 제2 층간 절연막과 접하고, 상기 대체 게이트의 하부는 상기 스페이서와 접촉하는 반도체 장치의 제조 방법.
  7. 제 4항에 있어서,
    상기 대체 게이트는 상기 트렌치의 측면 및 바닥면을 따라서 컨포말하게 형성된 일함수 금속막과, 상기 일함수 금속막 상에 상기 트렌치를 채우는 게이트 패턴을 포함하는 반도체 장치의 제조 방법.
  8. 서로 표면 높이가 다른 필드 영역과 액티브 영역을 형성하고,
    상기 필드 영역 상에 제1 희생 게이트를 형성하고, 상기 액티브 영역 상에 제2 희생 게이트를 형성하고,
    상기 제1 희생 게이트 하부 측면 상에 제1 스페이서를 형성하고, 상기 제2 희생 게이트 하부 측면 상에 제2 스페이서를 형성하고, 상기 제1 및 제2 스페이서는 상기 제1 및 제2 희생 게이트의 상부 측면을 각각 노출시키고,
    상기 제1 및 제2 희생 게이트의 측면의 상부를 산화하여, 상기 제1 및 제2 희생 게이트의 측면의 상부를 따라서 연장되는 희생 절연막을 형성하고,
    상기 희생 절연막의 일부를 제거하여, 상기 제1 희생 게이트 및 상기 제2 희생 게이트의 상면을 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 희생 절연막을 형성하는 것은 플라즈마를 산화를 사용하여 제1 및 제2 희생 게이트의 측면의 상측 일부를 산화하여 상기 희생 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제8 항에 있어서,
    상기 희생 절연막은 산화막을 포함하는 반도체 장치의 제조 방법.
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