KR102311282B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는, 기판, 기판 상에 돌출되어 형성되고, 제1 방향으로 연장되는 핀형 액티브 패턴, 핀형 액티브 패턴 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 게이트 전극, 게이트 전극의 일 측면에 위치하고, 핀형 액티브 패턴 내에 형성된 소오스 또는 드레인 영역, 소오스 또는 드레인 영역 내에 형성된 트렌치 영역 및 트렌치 영역 상에 형성되는 소오스 또는 드레인 콘택을 포함하고, 소오스 또는 드레인 콘택은, 트렌치 영역의 하면 및 측면을 따라 형성된 제1 절연막과, 제1 절연막의 하면 및 측면을 따라 형성된 금속 산화막을 포함한다.

Description

반도체 소자 및 그 제조 방법{Memory device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소오스 또는 드레인 콘택의 저항은, 쇼트키 장벽 높이를 얼마나 낮출 수 있느냐에 따라 결정될 수 있다. 이에 따라, 소오스 또는 드레인 콘택의 저항을 줄이는 방법으로, 일반적으로 실리사이드의 일함수를 조절하거나 도핑을 이용하여 장벽의 폭을 줄이는 방법이 사용되고 있다.
본 발명이 해결하려는 과제는, 산소 스캐빈징(scavenging) 방법을 통해 구현된 MIS 구조의 소오스 또는 드레인 콘택을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 산소 스캐빈징 방법을 통해 구현된 MIS 구조의 소오스 또는 드레인 콘택을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 실시예는, 기판, 기판 상에 돌출되어 형성되고, 제1 방향으로 연장되는 핀형 액티브 패턴, 핀형 액티브 패턴 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성되는 게이트 전극, 게이트 전극의 일 측면에 위치하고, 핀형 액티브 패턴 내에 형성된 소오스 또는 드레인 영역, 소오스 또는 드레인 영역 내에 형성된 트렌치 영역 및 트렌치 영역 상에 형성되는 소오스 또는 드레인 콘택을 포함하되, 소오스 또는 드레인 콘택은, 트렌치 영역의 바닥면 및 측면을 따라 형성된 제1 절연막과, 제1 절연막의 상면 및 측면을 따라 형성된 금속 산화막을 포함한다.
상기 트렌치 영역과 제1 절연막 사이에 형성된 제2 절연막을 더 포함할 수 있다.
상기 제2 절연막의 두께는, 제1 절연막의 두께보다 얇을 수 있다.
상기 제1 절연막의 두께는, 금속 산화막의 두께보다 얇을 수 있다.
상기 트렌치 영역과 제1 절연막 사이에 형성되고, 실리콘 산화막을 포함하는 제2 절연막을 더 포함하고, 제1 절연막은, 고유전율 물질을 포함하고, 금속 산화막은, 티타늄을 포함할 수 있다.
상기 금속 산화막은, 제1 절연막과 인접한 영역에 산소를 포함할 수 있다.
상기 게이트 전극의 일 측면에 형성된 스페이서를 더 포함하고, 스페이서의 하면은, 소오스 또는 드레인 영역의 상면보다 낮을 수 있다.
상기 금속 산화막 상에 제1 및 제2 방향과 교차하는 제3 방향으로 연장되어 형성되고, 금속 산화막과 오버랩되는 소오스 또는 드레인 콘택 비아를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 다른 실시예는, 기판, 기판 상에 돌출되어 형성되고, 제1 방향으로 연장되는 핀형 액티브 패턴, 핀형 액티브 패턴 상에 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 게이트 전극, 핀형 액티브 패턴 상에 제2 방향으로 연장되어 형성되고, 제1 게이트 전극과 제1 방향으로 이격된 제2 게이트 전극, 제1 및 제2 게이트 전극 사이의 핀형 액티브 패턴 내에 형성된 소오스 또는 드레인 영역, 소오스 또는 드레인 영역 내에 형성된 트렌치 영역, 트렌치 영역의 바닥면 및 측면을 따라 형성된 제1 절연막 및, 제1 절연막 상에 형성되고 U자형 상면을 갖는 금속 산화막을 포함한다.
상기 트렌치 영역과 제1 절연막 사이에 형성된 제2 절연막을 더 포함하고, 제2 절연막은, 트렌치 영역의 바닥면 및 측면을 따라 형성될 수 있다.
상기 금속 산화막은, 트렌치 영역의 바닥면 및 측면을 따라 제1 절연막 상에 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 또 다른 실시예는, 기판, 기판 상에 형성된 게이트 전극, 기판 내에 형성된 소오스 또는 드레인 영역, 소오스 또는 드레인 영역 내에 형성된 트렌치 영역, 트렌치 영역 상에 형성되는 소오스 또는 드레인 콘택 및 소오스 또는 드레인 콘택 상에 형성되는 소오스 또는 드레인 콘택 비아를 포함하고, 소오스 또는 드레인 콘택은, 트렌치 영역의 측면 및 바닥면을 따라 형성되는 제1 절연막과, 제1 절연막의 상면 및 측면을 따라 형성되고, 소오스 또는 드레인 콘택 비아와 연결되는 금속 산화막을 포함한다.
상기 트렌치 영역과 제1 절연막 사이에 형성되는 제2 절연막을 더 포함할 수 있다.
상기 제2 절연막의 두께는, 제1 절연막의 두께보다 얇을 수 있다.
상기 제1 절연막의 두께는, 금속 산화막의 두께보다 얇을 수 있다.
상기 제2 절연막은, 트렌치 영역의 바닥면 및 측면을 따라 형성될 수 있다.
상기 금속 산화막은, 상기 제1 절연막과 인접한 영역에 산소를 포함할 수 있다.
상기 금속 산화막은, U자형 상면을 포함할 수 있다.
상기 게이트 전극과 소오스 또는 드레인 영역을 덮는 층간 절연막을 더 포함하고, 소오스 또는 드레인 콘택은, 층간 절연막을 관통할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 일 실시예는, 기판 상에 돌출되는 핀형 액티브 패턴을 형성하고, 핀형 액티브 패턴 상에 핀형 액티브 패턴과 교차하는 게이트 전극을 형성하고, 게이트 전극의 측볍과 인접한 핀형 액티브 패턴 내에 소오스 또는 드레인 영역을 형성하고, 소오스 또는 드레인 영역 내에 트렌치 영역을 형성하고, 트렌치 영역의 바닥면 및 측면을 따라 제1 절연막을 형성하고, 제1 절연막의 상면 및 측면을 따라 제2 절연막을 형성하고, 제2 절연막 상에 금속막을 형성하고, 열처리 공정을 수행하여, 제1 절연막 또는 제2 절연막으로부터 금속막에 산소를 확산시키는 것을 포함한다.
상기 트렌치 영역을 형성하는 것은, 게이트 전극과 상기 소오스 또는 드레인 영역을 덮도록 층간 절연막을 형성하고, 소오스 또는 드레인 영역을 노출시키도록 층간 절연막을 식각하고, 노출된 소오스 또는 드레인 영역을 식각하여 트렌치 영역을 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은, 상기 게이트 전극의 일 측면에 스페이서를 형성하는 것을 더 포함하고, 상기 층간 절연막을 식각하는 것은, 상기 스페이서를 노출시키도록 층간 절연막을 식각하는 것을 포함할 수 있다.
상기 노출된 소오스 또는 드레인 영역을 식각하는 것은, 스페이서를 마스크로 소오스 또는 드레인 영역을 식각하는 것을 포함할 수 있다.
상기 노출된 소오스 또는 드레인 영역을 식각하는 것은, 식각된 층간 절연막을 마스크로 소오스 또는 드레인 영역을 식각하는 것을 포함할 수 있다.
상기 제2 절연막을 형성하는 것은, 층간 절연막의 표면과 제1 절연막의 상면 및 측면을 따라 제2 절연막을 형성하는 것을 포함할 수 있다.
상기 금속막을 형성하는 것은, 제2 절연막의 표면을 따라 금속막을 형성하는 것을 포함할 수 있다.
상기 제1 절연막을 형성하는 것은, 트렌치 영역에 열 산화방식, 습식 산화방식 또는 자외선 산화방식 중 어느 하나를 수행하는 것을 포함할 수 있다.
상기 소오스 또는 드레인 영역을 형성하는 것은, 게이트 전극의 일 측면에 형성된 스페이서의 하면 보다 높은 상면을 포함하는 소오스 또는 드레인 영역을 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A선을 따라 절단한 단면도이다.
도 3은 도 2의 B 부분의 확대도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 10 내지 도 22는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하는 중간 단계 도면들이다.
도 23 내지 도 36은 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하는 중간 단계 도면들이다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 38 내지 도 40은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자를 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A선을 따라 절단한 단면도이다. 도 3은 도 2의 B 부분의 확대도이다.
구체적으로, 도 1은 본 발명의 제1 실시예에 따른 반도체 소자(1)의 소오스 또는 드레인 콘택 비아(210)와 제1 층간 절연막(200)을 제외한 평면도이다.
먼저 도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)는, 제1 방향(X)으로 연장되어 형성되는 제1 및 제2 핀형 액티브 패턴(F1, F2)과 제1 및 제2 핀형 액티브 패턴(F1, F2) 상에 제2 방향(Y)으로 연장되어 형성되는 제1 및 제2 게이트 전극(G1, G2)을 포함할 수 있다.
도 1에는, 2개의 핀형 액티브 패턴(F1, F2)과 2개의 게이트 전극(G1, G2)만이 도시되어 있지만 이에 한정되는 것은 아니다. 즉, 본 발명의 제1 실시예에 따른 반도체 소자(1)는, 2 이상의 핀형 액티브 패턴과 2 이상의 게이트 전극을 포함할 수 있으나, 설명의 편의를 위해 도 1에는 핀형 액티브 패턴과 게이트 전극을 각각 2개씩만 도시하여 설명하기로 한다.
또한, 제1 및 제2 게이트 전극(G1, G2) 각각의 양 측면의 제1 및 제2 핀형 액티브 패턴(F1, F2) 내에는 소오스 또는 드레인 영역(S/D)이 형성될 수 있고, 소오스 또는 드레인 영역(S/D) 내에는 제1 절연막(120), 금속 산화막(100)이 순차적으로 적층되어 형성될 수 있다. 이에 대한 구체적인 설명은 도 2에서 후술하도록 한다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)를, A-A선을 따라 절단한 단면도가 도시되어 있다.
본 발명의 제1 실시예에 따른 반도체 소자(1)는, 기판(50), 제1 핀형 액티브 패턴(F1), 소오스 또는 드레인 영역(S/D), 소오스 또는 드레인 콘택(105), 제1 층간 절연막(200), 소오스 또는 드레인 콘택 비아(210)를 포함할 수 있다.
구체적으로, 기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 액티브 패턴(F1)은 기판(50) 상에 돌출되어 형성될 수 있다.
구체적으로, 제1 핀형 액티브 패턴(F1)은 기판(50)을 식각하여 형성될 수 있다. 또한 제1 핀형 액티브 패턴(F1)은 기판(50)의 일부일 수도 있고, 기판(50)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 및 제2 게이트 전극(G1, G2)은 제1 핀형 액티브 패턴(F1) 상에 제1 방향(X)으로 이격되어 형성될 수 있다.
구체적으로, 제1 게이트 전극(G1)을 예로 들어 설명하면, 제1 게이트 전극(G1)과 제1 핀형 액티브 패턴(F1) 사이에는 제1 게이트 절연막(110)이 형성될 수 있고, 제1 게이트 전극(G1)의 양 측면에는 제1 스페이서(SP1)가 형성될 수 있다.
또한, 제1 게이트 절연막(110)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있고, 제1 게이트 전극(G1)은 폴리 실리콘 및 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다.
여기에서, 제1 게이트 전극(G1)만을 예로 들어 설명하였지만, 이는 제2 게이트 전극(G2)에도 동일하게 적용될 수 있는바, 제2 게이트 전극(G2)에 대한 설명은 생략하도록 한다.
소오스 또는 드레인 영역(S/D)은 게이트 전극(G1, G2) 각각의 일 측에 위치하고, 제1 핀형 액티브 패턴(F1) 내에 형성될 수 있다. 물론, 소오스 또는 드레인 영역(S/D)은 게이트 전극(G1, G2) 각각의 양 측에 형성될 수도 있다.
구체적으로, 제1 핀형 액티브 패턴(F1) 상의 트랜지스터가 pFET인 경우, 소오스 또는 드레인 영역(S/D)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제1 핀형 액티브 패턴(F1) 상의 트랜지스터가 nFET인 경우, 소오스 또는 드레인 영역(S/D)은 기판(50)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(50)이 Si일 때, 소오스 또는 드레인 영역(S/D)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
즉, 제1 핀형 액티브 패턴(F1) 상의 트랜지스터가 pFET, nFET인지에 따라서, 소오스 또는 드레인 영역(S/D)의 물질이 달라질 수 있다.
소오스 또는 드레인 콘택(105)은, 소오스 또는 드레인 영역(S/D) 상에 형성될 수 있다.
구체적으로, 소오스 또는 드레인 콘택(105)은, 소오스 또는 드레인 영역(S/D) 내에 형성되는 제2 트렌치 영역(도 15의 T2) 상에 형성될 수 있다.
또한 소오스 또는 드레인 콘택(105)은, 제1 절연막(120)과 금속 산화막(100)을 포함할 수 있다.
구체적으로, 제1 절연막(120)은 제2 트렌치 영역(도 15의 T2)의 바닥면 및 측면을 따라 형성될 수 있고, 금속 산화막(100)은 제1 절연막(120)의 상면 및 측면을 따라 형성될 수 있다. 본 발명의 몇몇 실시예에서, 금속 산화막(100)의 상면은 도시된 것과 같이 U자형일 수 있다.
여기에서, 제1 절연막(120)은, 고유전율 물질을 포함할 수 있고, 금속 산화막(100)은 티타늄을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 금속 산화막(100)의 두께는 제1 폭(W1)이고, 제1 절연막(120)의 두께는 제2 폭(W2)이며, 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
구체적으로, 제2 폭(W2)은 수 Å 에서 2 nm 사이의 두께를 포함할 수 있고, 제1 폭(W1)은 제2 폭(W2) 이상부터 약 20nm 이하의 두께를 포함할 수 있으나, 이에 한정되는 것은 아니다. 여기에서, 금속 산화막(100)은, 절연 특성을 가질 정도의 두께는 가지지 않는다. 즉, 금속 산화막(100)은, 제1 절연막(120)과 인접한 영역에 산소를 포함할 수 있지만, 소량만을 포함하기에 절연체로써 기능하지는 않는다.
도 3을 참조하면, 금속 산화막(100)이 제1 절연막(120)과 인접한 영역에 소량의 산소(130)를 포함할 수 있다는 것을 알 수 있다. 다만, 도 3에 도시된 산소의 분포는 일 예에 불과한 것으로, 산소(130)가 제1 절연막(120)을 따라 분포하지 않고, 특정 영역에만 소량이 분포할 수도 있다. 또한 산소(130)가 도 3에 도시된 것보다 금속 산화막(100)에 보다 깊숙히 분포될 수도 있다.
즉, 금속 산화막(100)은, 후술하는 열처리 공정에 의해 제1 절연막(120) 및/또는 제2 절연막(도 17의 140)으로부터 확산된 산소가 금속막(도 18의 99)으로 수용되는 것에 의해 형성될 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
또한, 본 발명의 제1 실시예에 따른 반도체 소자(1)는, 소오스 또는 드레인 영역(S/D)과 제1 절연막(120) 사이에 제2 절연막(도 18의 140)을 더 포함할 수 있다
구체적으로, 제2 절연막(도 18의 140)은 소오스 또는 드레인 영역(S/D) 내에 형성된 제2 트렌치 영역(도 15의 T2)과 제1 절연막(120) 사이에 형성될 수 있다. 즉, 제2 절연막(도 18의 140)은 제2 트렌치 영역(도 15의 T2)의 바닥면 및 측면을 따라 형성될 수 있다.
이러한 제2 절연막(도 18의 140)은, 소오스 또는 드레인 영역(S/D)으로부터 형성되기에, 소오스 또는 드레인 영역(S/D) 표면의 질을 향상시킬 수 있는바, 이에 대한 구체적인 설명은 후술하도록 한다.
여기에서, 제2 절연막(도 18의 140)의 두께는, 제3 폭(도 19의 W3)을 가질 수 있고, 제3 폭(도 19의 W3)은 제2 폭(W2)보다 얇을 수 있다.
또한 제2 절연막(도 18의 140)은 예를 들어, 실리콘 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
다만, 후술하는 열처리 공정에 의해 제2 절연막(도 18의 140)으로부터 산소가 이탈되면서, 그 두께가 줄어들게 되는바, 제2 절연막(도 18의 140)은 최종적으로 제거될 수 있다. 여기에서, 제거된다는 의미는, 완전히 제거된다는 의미 뿐만 아니라 일부만 제거된다는 의미도 포함할 수 있다.
도 2에서는, 제2 절연막(도 18의 140)이 완전히 제거된 모습만이 도시되어 있지만, 이에 한정되는 것은 아니며, 일부만이 제거되어, 소오스 또는 드레인 영역(S/D)과 제1 절연막(120) 사이에 잔존할 수도 있다.
제1 층간 절연막(200)은 제1 및 제2 게이트 전극(G1, G2)과 소오스 또는 드레인 콘택(105)을 덮도록 형성될 수 있다.
구체적으로, 제1 층간 절연막(200)은, 스페이서(SP1, SP2)가 각각 양 측면에 형성된 제1 및 제2 게이트 전극(G1, G2), 소오스 또는 드레인 콘택(105) 및 소오스 또는 드레인 영역(S/D)을 덮도록 형성될 수 있다.
여기에서, 제1 층간 절연막(200)은 소오스 또는 드레인 콘택(105)의 측면을 덮도록 형성될 수 있고, 보다 구체적으로는, 소오스 또는 드레인 콘택(105)은, 제1 층간 절연막(200)을 관통하도록 형성될 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
또한 제1 층간 절연막(200)은 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
소오스 또는 드레인 콘택 비아(210)는 금속 산화막(100) 상에 제3 방향(Z)으로 연장되어 형성될 수 있다.
구체적으로, 소오스 또는 드레인 콘택 비아(210)는 금속 산화막(100) 상에 제3 방향(Z)으로 연장되어 형성될 수 있고, 금속 산화막(100)과 오버랩되도록 형성될 수 있다.
또한 소오스 또는 드레인 콘택 비아(210)는 예를 들어, Al, Cu, T 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 제1 실시예에 따른 반도체 소자(1)는, 소오스 또는 드레인 콘택의 저항을 줄이기 위해 MIS(metal-insulator-semiconductor) 구조의 소오스 또는 드레인 콘택(105)을 포함할 수 있다.
보다 구체적으로, 반도체 소자(1)는, MIS 구조 중 제1 절연막(insulator)(120)의 두께를 줄이고, 제1 절연막(120)과 소오스 또는 드레인 영역(S/D) 사이의 인터페이스 질을 개선하기 위해 제1 절연막(120)과 소오스 또는 드레인 영역(S/D) 사이에 제2 절연막(도 18의 140)을 포함할 수 있다.
제2 절연막(도 18의 140)은, 소오스 또는 드레인 영역(S/D)을 에칭하여 형성된 제2 트렌치 영역(T2) 상에 형성되기에, 에칭으로 인해 손상되고 비균일한 소오스 또는 드레인 영역(S/D)의 표면의 질을 향상시킬 수 있다. 또한 스캐빈징 금속(scavenging metal)의 역할을 수행하는 금속막(도 19의 99) 상에 열처리 공정이 수행되는 것에 의해, 제2 절연막(140)은 제거될 수 있다.
여기에서, 열처리 공정에 의해 제2 절연막(140)으로부터 확산된 산소는 금속막(도 19의 99)이 수용하게 되고, 이로 인해 금속막(도 19의 99)은 금속 산화막(100)이 될 수 있다. 다만, 금속 산화막(100)이 수용한 산소의 양 자체는, 전체 금속 산화막(100)에 포함된 금속의 양에 비해 적기에, 금속 산화막(100)의 저항에는 영향을 미치지 않는다.
또한 제2 절연막(140)을 소오스 또는 드레인 영역(S/D)과 제1 절연막(120) 사이에 형성함으로써, 고유전율 물질을 포함하는 제1 절연막(120)이 일정한 두께를 가진 채로 안정적으로 형성될 수 있다.
이에 따라, 소오스 또는 드레인 콘택(105)의 쇼트키 장벽의 높이가 낮아지고, 반도체 소자(1)는 낮은 저항을 가지는 소오스 또는 드레인 콘택(105)을 포함할 수 있다.
이와 같이, 본 발명의 제1 실시예에 따른 반도체 소자(1)는, 스캐빈징 방법이 적용된 MIS 구조의 소오스 또는 드레인 콘택(105)을 포함함으로써, 제1 절연막(120)의 두께 및 소오스 또는 드레인 영역(S/D)과 제1 절연막(120) 사이의 인터페이스 질을 소오스 또는 드레인 영역(S/D)의 프로파일(profile)과 상관없이 균일하게 유지할 수 있다.
이하에서는, 도 4를 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자(2)에 대해 설명하도록 한다. 도 2의 반도체 소자(1)와의 차이점을 중심으로 설명하도록 한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자(2)는, 상승된(elevated) 소오스 또는 드레인 영역(S/D)을 포함할 수 있다.
구체적으로, 반도체 소자(2)의 소오스 또는 드레인 영역(S/D)은, 반도체 소자(1)와 달리, 상승된 형태로 형성될 수 있다. 따라서, 소오스 또는 드레인 영역(S/D)의 상면은, 제1 핀형 액티브 패턴(F1)의 상면보다 높을 수 있다.
즉, 소오스 또는 드레인 영역(S/D)의 상면은, 스페이서(SP1, SP2)의 하면보다 높을 수 있다.
이하에서는, 도 5를 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자(3)에 대해 설명하도록 한다. 도 2의 반도체 소자(1)와의 차이점을 중심으로 설명하도록 한다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 5에 도시된 제3 게이트 전극(G3)과 제4 게이트 전극(G4)은 동일한 구조를 포함하는바, 제3 게이트 전극(G3)을 예로 들어 설명하도록 한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 소자(3)의 제2 게이트 절연막(112) 및 제3 게이트 전극(G3)에 포함된 제1 금속층(MG1)은, 제1 스페이서(SP1)의 측벽을 따라 제3 방향(Z)으로 연장되어 형성될 수 있다. 제2 게이트 절연막(112) 및 제3 게이트 전극(G3)에 포함된 제1 금속층(MG1)의 형상이 이러한 것은 본 실시예에 따른 반도체 소자(3)가 게이트 라스트 공정에 의해 제조되었기 때문일 수 있다.
구체적으로, 제1 스페이서(SP1)는 제2 게이트 절연막(112)의 양 측벽에 형성될 수 있고, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 제2 게이트 절연막(112) 및 제3 게이트 전극(G3)은 순차적으로 제1 및 제2 스페이서(SP1, SP2) 사이에 형성될 수 있다.
제2 게이트 절연막(112)은 예를 들어, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 즉, 제2 게이트 절연막(112)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제3 게이트 전극(G3)은 예를 들어, 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 즉, 제3 게이트 전극(G3)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층되어 형성될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 예를 들어, TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 또는, 제3 게이트 전극(G3)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
또한 제3 실시예에 따른 반도체 소자(3)는, 제2 게이트 절연막(112)의 하면에 형성되는 인터페이스 막(95)을 포함할 수 있다.
구체적으로, 인터페이스 막(95)은, 제1 스페이서(SP1) 사이의 제1 핀형 액티브 패턴(F1) 상에 위치하고, 제2 게이트 절연막(112)의 하면에 형성될 수 있다.
뿐만 아니라 제3 실시예에 따른 반도체 소자(3)는, 게이트 전극(G3, G4), 소오스 또는 드레인 콘택(105) 및 소오스 또는 드레인 영역(S/D)을 덮는 제1 층간 절연막(200)과 제2 층간 절연막(203)을 포함할 수 있다.
제2 층간 절연막(203)은 제1 층간 절연막(200) 상에 형성되며, 이에 대한 구체적인 설명은 후술하도록 한다.
추가적으로, 도 5에는, 제1 핀형 액티브 패턴(F1) 내에 소오스 또는 드레인 영역(S/D)이 형성된 게이트-라스트 구조만이 도시되어 있지만, 이에 한정되는 것은 아니다.
즉, 앞서 도 4에서 설명한 바와 같이, 반도체 소자(3)는 상승된 소오스 또는 드레인 영역(S/D)이 형성된 게이트-라스트 구조를 포함할 수도 있다.
이하에서는, 도 6을 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자(4)를 설명하도록 한다. 앞선 실시예들과의 차이점을 중심으로 설명하도록 한다.
도 6은 본 발명의 제4 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도이다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 소자(4)는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다.
반도체 소자(4)는 CMOS 트랜지스터를 포함할 수 있다. 구체적으로, 제1 영역(I)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함할 수 있고, 제2 영역(Ⅱ)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나를 포함할 수 있다.
또한 제1 영역(I)은 단층 구조의 실리사이드(610)를 포함하는 반도체 소자를 포함할 수 있고, 제2 영역(Ⅱ)은 MIS 구조의 소오스 또는 드레인 콘택(705)을 포함하는 반도체 소자를 포함할 수 있다.
구체적으로, 제1 영역(I)의 반도체 소자의 실리사이드(610)는 단층 구조로써, Ni을 포함할 수 있으나, 이에 한정된 것은 아니다.
또한 제2 영역(Ⅱ)의 반도체 소자는, 앞서 설명한 제1 내지 제3 반도체 소자(1~3) 중 어느 하나를 포함할 수 있다. 즉, 제2 영역(Ⅱ)의 반도체 소자는, MIS 구조의 소오스 또는 드레인 콘택(705)을 포함할 수 있다.
또한 제2 영역(Ⅱ)의 반도체 소자는, 제1 영역(I)의 반도체 소자에 비해 공간이 협소한 영역에 위치할 수 있다.
구체적으로, 제2 영역(Ⅱ)의 반도체 소자는, MIS 구조의 소오스 또는 드레인 콘택(705)을 포함하기에, 제1 영역(I)의 반도체 소자와 달리, 페이퍼 레벨(paper level)로 구현될 수 있다. 이에 따라, 제2 영역(Ⅱ)의 반도체 소자는 제1 영역(I)의 반도체 소자가 적용되기에 협소한 영역에 배치되어 사용될 수 있다.
추가적으로, 본 발명의 제4 실시예에 따른 반도체 소자(4)는 앞서 설명한 구조 외에도, 제1 영역(I)에 제1 내지 제3 반도체 소자(1~3) 중 어느 하나를 포함하고, 제2 영역(Ⅱ)에, 제1 내지 제3 반도체 소자(1~3) 중 다른 하나를 포함할 수 있는바, 이에 대한 구체적인 설명은 생략하도록 한다.
이하에서는, 도 7 내지 도 9를 참조하여, 본 발명의 제5 내지 제7 실시예에 따른 반도체 소자들(5~7)을 설명하도록 한다. 앞선 실시예들과의 차이점을 중심으로 간략하게 설명하도록 한다.
구체적으로, 본 발명의 제5 내지 제7 실시예에 따른 반도체 소자들(5~7)은, 제1 내지 제4 실시예에 따른 반도체 소자들(1~4)과 달리, 평면 트랜지스터를 포함할 수 있다. 또한 제5 및 제6 실시예에 따른 반도체 소자들(5, 6)은 게이트-퍼스트 구조를 포함할 수 있고, 제7 실시예에 따른 반도체 소자(7)는 게이트-라스트 구조를 포함할 수 있다.
결과적으로, 제5 내지 제7 실시예에 따른 반도체 소자들(5~7)은, 제1 내지 제4 실시예에 따른 반도체 소자들(1~4)과 달리, 기판(50)으로부터 돌출되어 형성되는 핀형 액티브 패턴을 포함하지 않는다.
즉, 기판(50) 내에 소오스 또는 드레인 영역(S/D)이 형성되고, 이러한 소오스 또는 드레인 영역(S/D) 상에 소오스 또는 드레인 콘택(105)이 형성될 수 있다.
이하에서는, 도 10 내지 도 23을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자(1)의 제조 방법을 설명하도록 한다.
도 10 내지 도 23은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하는 중간 단계 도면들이다.
도 10을 참조하면, 기판(50) 상에 제1 방향(X)으로 연장되는 제1 핀형 액티브 패턴(F1)을 형성할 수 있다.
구체적으로, 도 1을 참조하면 알 수 있듯이, 제1 방향(X)으로 연장되는 제1 핀형 액티브 패턴(F1) 뿐만 아니라 제1 핀형 액티브 패턴(F1)과 제2 방향(Y)으로 이격되고, 제1 방향(X)으로 연장되는 제2 핀형 액티브 패턴(F2)도 형성할 수 있다. 다만, 본 실시예에서는, 설명의 편의를 위해, 제1 핀형 액티브 패턴(F1)을 중심으로 설명하도록 한다.
도 11을 참조하면, 제1 핀형 액티브 패턴(F1) 상에 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 형성할 수 있다.
구체적으로, 제1 게이트 전극(G1)과 제2 게이트 전극(G2)은 서로 제1 방향(X)으로 이격되어 형성될 수 있다. 또한 제1 게이트 전극(G1)과 제2 게이트 전극(G2)은 각각 게이트 절연막(110, 111) 상에 형성될 수 있다.
제1 게이트 전극(G1)의 양 측면에는, 제1 스페이서(SP1)가 형성될 수 있고, 제2 게이트 전극(G2)의 양 측면에는, 제2 스페이서(SP2)가 형성될 수 있다.
도 12를 참조하면, 제1 및 제2 게이트 전극(G1, G2) 사이의 제1 핀형 액티브 패턴(F1) 내에 제1 트렌치 영역(T1)을 형성할 수 있다.
여기에서, 제1 트렌치 영역(T1)은, 제1 및 제2 스페이서(SP1, SP2)를 마스크로 제1 핀형 액티브 패턴(F1)을 식각함으로써, 형성될 수 있다. 식각 공정으로는 예를 들어, 반응성 이온 식각 또는 습식 식각이 수행될 수 있으나, 이에 한정되는 것은 아니다.
또한 제1 및 제2 스페이서(SP1, SP2)를 마스크로 한 습식 식각이 수행되는 경우, 제1 및 제2 스페이서(SP1, SP2) 하단에 언더컷(미도시)이 형성될 수 있다.
도 13을 참조하면, 제1 트렌치 영역(T1) 내에 소오스 또는 드레인 영역(S/D)을 형성할 수 있다.
구체적으로, 소오스 또는 드레인 영역(S/D)을 형성하는 것은, 에피 공정에 의해서 형성할 수 있고, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
또한 제1 트렌치 영역(T1) 내에 소오스 또는 드레인 영역(S/D)을 형성한 후, 게이트 전극(G1, G2)과 소오스 또는 드레인 영역(S/D)을 덮도록 제1 층간 절연막(200)을 형성할 수 있다.
추가적으로, 도 13에는 도시되어 있지 않지만, 제1 트렌치 영역(T1) 내에 상승된 소오스 또는 드레인 영역을 형성할 수도 있다. 즉, 스페이서(SP1, SP2)의 하면보다 높은 상면을 가지는 소오스 또는 드레인 영역을 형성할 수도 있으나, 이에 대한 구체적인 설명은 생략하도록 한다.
도 12 및 도 13의 과정을 통해서, 본 발명의 제1 실시예에 따른 반도체 소자(1)의 트랜지스터는 게이트-퍼스트(Gate-First) 구조를 포함한다는 것을 알 수 있다.
도 14를 참조하면, 소오스 또는 드레인 영역(S/D)을 노출시키도록 제1 층간 절연막(200)을 식각할 수 있다.
구체적으로, 제1 층간 절연막(200) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 마스크로 제1 층간 절연막(200)을 식각하여, 관통 홀(H)을 형성할 수 있다. 관통 홀(H)은 제3 방향(Z)으로 연장되도록 형성되고, 소오스 또는 드레인 영역(S/D)을 노출시킬 수 있다. 또한 관통 홀(H)은 스페이서(SP1, SP2)를 노출시키지 않을 수 있다.
여기에서, 도 14에는 도시되어 있지 않지만, 제1 층간 절연막(200)을 식각시, 스페이서(SP1, SP2)를 노출시키도록 관통 홀(H)을 형성할 수도 있다.
스페이서(SP1, SP2)를 노출시키도록 관통 홀(H)을 형성하는 경우, 후술하는 소오스 또는 드레인 영역(S/D)을 식각시, 스페이서(SP1, SP2)가 마스크의 역할을 수행할 수 있다.
도 15를 참조하면, 식각된 제1 층간 절연막(200)을 마스크로, 노출된 소오스 또는 드레인 영역(S/D)을 식각할 수 있다.
구체적으로, 노출된 소오스 또는 드레인 영역(S/D)을 식각하여 제2 트렌치 영역(T2)을 형성할 수 있다. 여기에서, 제2 트렌치 영역(T2)은 제1 트렌치 영역(T1)보다 작을 수 있다.
도 16을 참조하면, 제2 트렌치 영역(T2)의 측면 및 바닥면을 따라 제2 절연막(140)을 형성할 수 있다.
구체적으로, 제2 절연막(140)을 형성하는 것은, 제2 트렌치 영역(T2)에 열 산화방식, 습식 산화방식 또는 자외선 산화방식 중 어느 하나를 수행하는 것을 포함할 수 있다. 즉, 제2 트렌치 영역(T2)에 열 산화방식, 습식 산화방식 또는 자외선 산화방식 중 어느 하나를 수행하여, 제2 절연막(140)을 형성할 수 있다.
이러한 제2 절연막(140)은 매우 얇게 형성될 수 있으며, 예를 들어 실리콘 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 17을 참조하면, 제2 절연막(140) 상에 제1 절연막(120)을 형성할 수 있다.
구체적으로, 제1 층간 절연막(200)의 표면과 제2 절연막(140)의 상면 및 측면을 따라 제1 절연막(120)을 형성할 수 있으며, 제1 절연막(120)은 고유전율 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 제1 절연막(120)의 두께는, 제2 절연막(140)의 두께보다 두껍게 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 18을 참조하면, 제1 절연막(120) 상에 금속막(99)을 형성할 수 있다.
구체적으로, 제1 절연막(120)의 표면을 따라 금속막(99)을 형성할 수 있으며, 금속막(99)은 티타늄을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 금속막(99)의 두께는, 제1 절연막(120)의 두께보다 두껍게 형성될 수 있으나, 이에 한정되는 것은 아니다.
결과적으로, 금속막(99)의 두께(제1 폭(W1))은 제1 절연막(120)의 두께(제2 폭(W2))보다 두꺼울 수 있고, 제1 절연막(120)의 두께(제2 폭(W2))는 제2 절연막(140)의 두께(제3 폭(W3))보다 두꺼울 수 있다.
도 19를 참조하면, 금속막(99) 상에 열처리 공정(300)을 수행할 수 있다.
구체적으로, 제1 절연막(120), 제2 절연막(140), 금속막(99) 상에 열처리 공정(300)을 수행할 수 있으며, 열처리 공정(300)은 예를 들어, 어닐링 공정을 포함할 수 있으나, 이에 한정된 것은 아니다.
여기에서, 제1 절연막(120), 제2 절연막(140), 금속막(99) 상에 수행된 열처리 공정(300)에 의해 제1 절연막(120) 및/또는 제2 절연막(140)에 포함된 산소가 확산될 수 있고, 확산된 산소는 금속막(99)으로 수용될 수 있다.
도 20을 참조하면, 도 19에서 수행된 열처리 공정(300)에 의해 제2 절연막(140)이 제거될 수 있다.
구체적으로, 상기 열처리 공정(300)에 의해 제2 절연막(140)으로부터 산소가 이탈하게 되고, 이로 인해 제2 절연막(140)은 제거될 수 있다. 여기에서, 제2 절연막(140)이 제거된다는 의미는, 완전히 제거된다는 의미 뿐만아니라 일부만 제거된다는 의미도 포함할 수 있다.
즉, 도 20에는, 제2 절연막(140)이 완전히 제거된 모습이 도시되어 있지만, 이에 한정되는 것은 아니며, 일부만 제거되고, 나머지 일부는 잔존할 수도 있다.
또한 제2 절연막(140)으로부터 확산된 산소는 금속막(99)으로 수용되어, 금속 산화막(100)을 형성할 수 있다.
여기에서, 금속 산화막(100)이 수용한 산소의 양 자체는, 전체 금속 산화막(100)에 포함된 금속의 양에 비해 적기에, 금속 산화막(100)의 저항에는 별다른 영향을 미치지 않는다.
이와 같은 과정을 거쳐, 제1 절연막(120)과 금속 산화막(100)을 포함하는 MIS 구조의 소오스 또는 드레인 콘택(105)이 형성될 수 있다. 본 발명의 몇몇 실시예에서, 금속 산화막(100)의 상면은 도시된 것과 같이 U자형일 수 있다.
본 발명의 몇몇 실시예에서, 소오스 또는 드레인 콘택(105)은, 제1 절연막(120)과 금속 산화막(100) 뿐만 아니라 앞서 설명한 제2 절연막(140)도 포함할 수 있다. 즉, 제2 절연막(140)이 일부 남아있다면, 소오스 또는 드레인 콘택(105)은, 제2 절연막(140)도 포함할 수 있다.
도 21을 참조하면, 금속 산화막(100) 상에 소오스 또는 드레인 콘택 비아(210)를 형성한다.
구체적으로, 금속 산화막(100)를 덮도록 소오스 또는 드레인 콘택 비아(210)를 형성할 수 있다.
도 22를 참조하면, 소오스 또는 드레인 콘택 비아(210)에 평탄화 공정을 수행한다.
구체적으로, 제1 층간 절연막(200)이 노출되도록 소오스 또는 드레인 콘택 비아(210)에 평탄화 공정을 수행할 수 있다. 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
결과적으로, 소오스 또는 드레인 콘택 비아(210)는 금속 산화막(100)에 의해 둘러싸인 공간을 채우고, 제3 방향(Z)으로 연장되도록 형성될 수 있다. 또한 소오스 또는 드레인 콘택 비아(210)는 금속 산화막(100)과 오버랩될 수 있다.
이와 같이, 소오스 또는 드레인 콘택 비아(210)를 형성하면, 도 2에 도시된 본 발명의 제1 실시예에 따른 반도체 소자(1)를 형성할 수 있다. 또한 도 3에 도시된 제2 실시예에 따른 반도체 소자(2)는, 상승된 소오스 또는 드레인 영역(S/D)이 형성된다는 점을 제외하고는 도 10 내지 도 23에 도시된 제조 공정과 동일한 제조 공정을 통해 형성될 수 있다.
이하에서는, 도 23 내지 도 36을 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하도록 한다. 본 발명의 제3 실시예에 따른 반도체 소자(3)의 경우에, 도 10 내지 도 13에 도시된 제조 공정이 동일하게 적용되는바, 이에 대한 설명은 생략하도록 한다. 또한 도 13 이후의 공정부터 도 23 내지 도 36을 참조하여 설명하도록 한다.
추가적으로, 이하에서 설명되는 제3 및 제4 게이트 전극(G3, G4)은 동일한 구조를 포함하기에, 제3 게이트 전극(G3)을 예로 들어 설명하도록 한다.
도 23 내지 도 36은 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하는 중간 단계 도면들이다.
도 23을 참조하면, 제1 및 제2 게이트 전극(G1, G2)이 노출될 때까지 제1 층간 절연막(200)에 평탄화 공정을 수행할 수 있다.
구체적으로, 제1 및 제2 게이트 전극(G1, G2)의 상면이 노출될 때까지 제1 층간 절연막(200)에 평탄화 공정을 수행할 수 있다. 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 24를 참조하면, 게이트 절연막(110, 111)과 제1 및 제2 게이트 전극(G1, G2)을 제거할 수 있다.
구체적으로, 게이트 절연막(110, 111)과 제1 및 제2 게이트 전극(G2)이 제거된 위치에 제3 트렌치 영역(T3)이 형성될 수 있다. 즉, 제1 또는 제2 스페이서(SP1, SP2) 사이의 제1 핀형 액티브 패턴(F1)을 노출시키는 제3 트렌치 영역(T3)이 형성될 수 있다.
도 25를 참조하면, 제3 트렌치 영역(T3) 내에 인터페이스 막(95), 게이트 절연막 라인(109)과, 제1 금속층(MG1) 및 제2 금속층(MG2)을 형성할 수 있다.
구체적으로, 인터페이스 막(95)은 제1 스페이서(SP1) 사이의 제1 핀형 액티브 패턴(F1) 상에 형성될 수 있다.
또한 게이트 절연막 라인(109)은, 제3 트렌치 영역(T3)의 측벽 및 하면과 제1 층간 절연막(200)의 상면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
또한 제1 금속층(MG1)은, 게이트 절연막 라인(109)의 상면을 따라 실질적으로 컨포멀하게 형성될 수 있고, 제2 금속층(MG2)은, 제1 금속층(MG2) 상에 형성될 수 있다.
도 26을 참조하면, 제1 층간 절연막(200)이 노출될 때까지 평탄화 공정을 수행할 수 있다.
구체적으로, 제1 층간 절연막(200)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 평탄화 공정을 수행함으로써, 제3 트렌치 영역(T3)의 측벽 및 하면을 따라 형성된 제2 게이트 절연막(112)과, 제2 게이트 절연막(112)의 측벽 및 하면을 따라 형성된 제1 금속층(MG1) 및 제1 금속층(MG1) 상에 형성된 제2 금속층(MG2)을 포함하는 제3 게이트 전극(G3)이 형성될 수 있다. 제4 게이트 전극(G4) 역시 동일한 공정을 통해 형성될 수 있다.
도 27을 참조하면, 제1 층간 절연막(200) 상에 제2 층간 절연막(203)을 형성할 수 있다.
구체적으로, 제3 및 제4 게이트 전극(G3, G4)과 제1 층간 절연막(200)을 덮도록 제2 층간 절연막(203)을 형성할 수 있다.
제2 층간 절연막(203)은 예를 들어, 제1 층간 절연막(200)과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 28을 참조하면, 소오스 또는 드레인 영역(S/D)을 노출시키도록 제1 및 제2 층간 절연막(200, 203)을 식각할 수 있다.
구체적으로, 제2 층간 절연막(203) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 마스크로 제1 및 제2 층간 절연막(200, 203)을 식각하여, 관통 홀(H)을 형성할 수 있다. 관통 홀(H)은 제3 방향(Z)으로 연장되도록 형성되고, 소오스 또는 드레인 영역(S/D)을 노출시킬 수 있다. 또한 관통 홀(H)은 스페이서(SP1, SP2)를 노출시키지 않을 수 있다.
여기에서, 도 28에는 도시되어 있지 않지만, 제1 및 제2 층간 절연막(200, 203)을 식각시, 스페이서(SP1, SP2)를 노출시키도록 관통 홀(H)을 형성할 수도 있다.
스페이서(SP1, SP2)를 노출시키도록 관통 홀(H)을 형성하는 경우, 후술하는 소오스 또는 드레인 영역(S/D)을 식각시, 스페이서(SP1, SP2)가 마스크의 역할을 수행할 수 있다.
도 29를 참조하면, 식각된 제1 및 제2 층간 절연막(200, 203)을 마스크로, 노출된 소오스 또는 드레인 영역(S/D)을 식각할 수 있다.
구체적으로, 노출된 소오스 또는 드레인 영역(S/D)을 식각하여 제2 트렌치 영역(T2)을 형성할 수 있다. 여기에서, 제2 트렌치 영역(T2)은 제1 트렌치 영역(T1)보다 작을 수 있다.
도 30을 참조하면, 제2 트렌치 영역(T2)의 측면 및 바닥면을 따라 제2 절연막(140)을 형성할 수 있다.
구체적으로, 제2 절연막(140)을 형성하는 것은, 제2 트렌치 영역(T2)에 열 산화방식, 습식 산화방식 또는 자외선 산화방식 중 어느 하나를 수행하는 것을 포함할 수 있다. 즉, 제2 트렌치 영역(T2)에 열 산화방식, 습식 산화방식 또는 자외선 산화방식 중 어느 하나를 수행하여, 제2 절연막(140)을 형성할 수 있다.
이러한 제2 절연막(140)은 매우 얇게 형성될 수 있으며, 예를 들어 실리콘 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 31을 참조하면, 제2 절연막(140) 상에 제1 절연막(120)을 형성한다.
구체적으로, 제1 층간 절연막(200)의 측면, 제2 층간 절연막(203)의 표면, 제2 절연막(140)의 상면 및 측면을 따라 제1 절연막(120)을 형성할 수 있으며, 제1 절연막(120)은 고유전율 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 제1 절연막(120)의 두께는, 제2 절연막(140)의 두께보다 두껍게 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 32를 참조하면, 제1 절연막(120) 상에 금속막(99)을 형성할 수 있다.
구체적으로, 제1 절연막(120)의 표면을 따라 금속막(99)을 형성할 수 있으며, 금속막(99)은 티타늄을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한 금속막(99)의 두께는, 제1 절연막(120)의 두께보다 두껍게 형성될 수 있으나, 이에 한정되는 것은 아니다.
결과적으로, 금속막(99)의 두께(제1 폭(W1))은 제1 절연막(120)의 두께(제2 폭(W2))보다 두꺼울 수 있고, 제1 절연막(120)의 두께(제2 폭(W2))는 제2 절연막(140)의 두께(제3 폭(W3))보다 두꺼울 수 있다.
도 33을 참조하면, 금속막(99) 상에 열처리 공정(300)을 수행할 수 있다.
구체적으로, 제1 절연막(120), 제2 절연막(140), 금속막(99) 상에 열처리 공정(300)을 수행할 수 있으며, 열처리 공정(300)은 예를 들어, 어닐링 공정을 포함할 수 있으나, 이에 한정된 것은 아니다.
여기에서, 제1 절연막(120), 제2 절연막(140), 금속막(99) 상에 수행된 열처리 공정(300)에 의해 제1 절연막(120) 및/또는 제2 절연막(140)에 포함된 산소가 확산될 수 있고, 확산된 산소는 금속막(99)으로 수용될 수 있다.
도 34를 참조하면, 도 33에서 수행된 열처리 공정(300)에 의해 제2 절연막(140)이 제거될 수 있다.
구체적으로, 상기 열처리 공정(300)에 의해 제2 절연막(140)으로부터 산소가 이탈하게 되고, 이로 인해 제2 절연막(140)은 제거될 수 있다. 여기에서, 제2 절연막(140)이 제거된다는 의미는, 완전히 제거된다는 의미 뿐만아니라 일부만 제거된다는 의미도 포함할 수 있다.
즉, 도 34에는, 제2 절연막(140)이 완전히 제거된 모습이 도시되어 있지만, 이에 한정되는 것은 아니며, 일부만 제거되고, 나머지 일부는 잔존할 수도 있다.
또한 제2 절연막(140)으로부터 확산된 산소는 금속막(99)으로 수용되어, 금속 산화막(100)을 형성할 수 있다.
여기에서, 금속 산화막(100)이 수용한 산소의 양 자체는, 전체 금속 산화막(100)에 포함된 금속의 양에 비해 적기에, 금속 산화막(100)의 저항에는 별다른 영향을 미치지 않는다.
이와 같은 공정을 거쳐, 제1 절연막(120)과 금속 산화막(100)을 포함하는 MIS 구조의 소오스 또는 드레인 콘택(105)이 형성될 수 있다. 본 발명의 몇몇 실시예에서, 금속 산화막(100)의 상면은 도시된 것과 같이 U자형일 수 있다.
본 발명의 몇몇 실시예에서, 소오스 또는 드레인 콘택(105)은, 제1 절연막(120)과 금속 산화막(100) 뿐만 아니라 앞서 설명한 제2 절연막(140)도 포함할 수 있다. 즉, 제2 절연막(140)이 일부 남아있다면, 소오스 또는 드레인 콘택(105)은, 제2 절연막(140)도 포함할 수 있다.
도 35를 참조하면, 금속 산화막(100) 상에 소오스 또는 드레인 콘택 비아(210)를 형성한다.
구체적으로, 금속 산화막(100)를 덮도록 소오스 또는 드레인 콘택 비아(210)를 형성할 수 있다.
도 36을 참조하면, 소오스 또는 드레인 콘택 비아(210)에 평탄화 공정을 수행한다.
구체적으로, 제2 층간 절연막(203)이 노출되도록 소오스 또는 드레인 콘택 비아(210)에 평탄화 공정을 수행할 수 있다. 평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
결과적으로, 소오스 또는 드레인 콘택 비아(210)는 금속 산화막(100)에 의해 둘러싸인 공간을 채우고, 제3 방향(Z)으로 연장되도록 형성될 수 있다. 또한 소오스 또는 드레인 콘택 비아(210)는 금속 산화막(100)과 오버랩될 수 있다.
이와 같이, 소오스 또는 드레인 콘택 비아(210)를 형성하면, 도 4에 도시된 본 발명의 제3 실시예에 따른 반도체 소자(3)를 형성할 수 있다.
다음 도 37을 참조하여, 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 37은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 37을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 소자(1~7) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 소자(1~7) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 38 내지 도 40은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 38은 태블릿 PC(1200)을 도시한 도면이고, 도 39는 노트북(1300)을 도시한 도면이며, 도 40은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자(1~7) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
50: 기판 99: 금속막
100: 금속 산화막 120: 제1 절연막
140: 제2 절연막 200: 제1 층간 절연막
203: 제2 층간 절연막 210: 소오스 또는 드레인 콘택 비아
S/D: 소오스 또는 드레인 영역

Claims (10)

  1. 기판;
    상기 기판 상에 돌출되어 형성되고, 제1 방향으로 연장되는 핀형 액티브 패턴;
    상기 핀형 액티브 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 방향으로 서로 이격되도록 형성되는 제1 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극 각각의 일 측면에 위치하고, 상기 핀형 액티브 패턴 내에 형성된 소오스 또는 드레인 영역;
    상기 소오스 또는 드레인 영역 내에 형성된 트렌치 영역; 및
    상기 트렌치 영역 상에 형성되는 소오스 또는 드레인 콘택을 포함하되,
    상기 소오스 또는 드레인 콘택은,
    상기 트렌치 영역의 바닥면 및 측면을 따라 형성된 제1 절연막과,
    상기 제1 절연막의 상면 및 측면을 따라 형성된 금속 산화막을 포함하고
    상기 제1 게이트 전극의 상면 및 상기 제2 게이트 전극의 상면은 상기 금속 산화막의 상면보다 낮은 반도체 소자.
  2. 제 1항에 있어서,
    상기 트렌치 영역과 상기 제1 절연막 사이에 형성된 제2 절연막을 더 포함하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 제2 절연막의 두께는, 상기 제1 절연막의 두께보다 얇은 반도체 소자.
  4. 제 3항에 있어서,
    상기 제1 절연막의 두께는, 상기 금속 산화막의 두께보다 얇은 반도체 소자.
  5. 제 2항에 있어서,
    상기 트렌치 영역과 상기 제1 절연막 사이에 형성되고, 실리콘 산화막을 포함하는 제2 절연막을 더 포함하고,
    상기 제1 절연막은, 고유전율 물질을 포함하고,
    상기 금속 산화막은, 티타늄을 포함하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 게이트 전극의 일 측면에 형성된 스페이서를 더 포함하고,
    상기 스페이서의 하면은, 상기 소오스 또는 드레인 영역의 상면보다 낮은 반도체 소자.
  7. 제 1항에 있어서,
    상기 금속 산화막 상에 상기 제1 및 제2 방향과 교차하는 제3 방향으로 연장되어 형성되고, 상기 금속 산화막과 오버랩되는 소오스 또는 드레인 콘택 비아를 더 포함하는 반도체 소자.
  8. 기판;
    상기 기판 상에 돌출되어 형성되고, 제1 방향으로 연장되는 핀형 액티브 패턴;
    상기 핀형 액티브 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성된 제1 게이트 전극;
    상기 핀형 액티브 패턴 상에 상기 제2 방향으로 연장되어 형성되고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극 사이의 상기 핀형 액티브 패턴 내에 형성된 소오스 또는 드레인 영역;
    상기 소오스 또는 드레인 영역 내에 형성된 트렌치 영역;
    상기 트렌치 영역의 바닥면 및 측면을 따라 형성된 제1 절연막; 및
    상기 제1 절연막 상에 형성되고 U자형 상면을 갖는 금속 산화막을 포함하고
    상기 제1 게이트 전극의 상면 및 상기 제2 게이트 전극의 상면은 상기 금속 산화막의 상면보다 낮은 반도체 소자.
  9. 기판;
    상기 기판 상에 제1 방향으로 서로 이격되어 형성된 제1 및 제2 게이트 전극;
    상기 기판 내에 형성된 소오스 또는 드레인 영역;
    상기 소오스 또는 드레인 영역 내에 형성된 트렌치 영역;
    상기 트렌치 영역 상에 형성되는 소오스 또는 드레인 콘택; 및
    상기 소오스 또는 드레인 콘택 상에 형성되는 소오스 또는 드레인 콘택 비아를 포함하고,
    상기 소오스 또는 드레인 콘택은,
    상기 트렌치 영역의 측면 및 바닥면을 따라 형성되는 제1 절연막과,
    상기 제1 절연막의 상면 및 측면을 따라 형성되고, 상기 소오스 또는 드레인 콘택 비아와 연결되는 금속 산화막을 포함하고
    상기 제1 게이트 전극의 상면 및 상기 제2 게이트 전극의 상면은 상기 금속 산화막의 상면보다 낮은 반도체 소자.
  10. 기판 상에 돌출되는 핀형 액티브 패턴을 형성하고,
    상기 핀형 액티브 패턴 상에 상기 핀형 액티브 패턴과 각각 교차하도록 제1 방향으로 서로 이격된 제1 및 제2 게이트 전극을 형성하고,
    상기 게이트 전극의 측벽과 인접한 상기 핀형 액티브 패턴 내에 소오스 또는 드레인 영역을 형성하고,
    상기 소오스 또는 드레인 영역 내에 트렌치 영역을 형성하고,
    상기 트렌치 영역의 바닥면 및 측면을 따라 제1 절연막을 형성하고,
    상기 제1 절연막의 상면 및 측면을 따라 제2 절연막을 형성하고,
    상기 제2 절연막 상에 금속막을 형성하고,
    열처리 공정을 수행하여, 상기 제1 절연막 또는 상기 제2 절연막으로부터 상기 금속막에 산소를 확산시켜 금속 산화막을 형성하는 것을 포함하고
    상기 제1 게이트 전극의 상면 및 상기 제2 게이트 전극의 상면은 상기 금속 산화막의 상면보다 낮은 반도체 소자의 제조 방법.
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