KR102421320B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는 제1 영역을 포함하는 기판, 제1 영역의 기판 상에 배치되고, 제1 공극률 영역과 제1 공극률 영역과 다른 공극률을 가지는 제2 공극률 영역을 포함하는 제1 유전막 및 제1 유전막 상에 배치되는 제1 게이트 스택을 포함한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치는 서로 다른 문턱 전압(threshold voltage)을 가지는 트랜지스터들을 포함할 수 있다. 이렇게 문턱 전압이 다른 트랜지스터들의 예로는, 로직(Logic) 트랜지스터와, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 트랜지스터 등의 조합을 들 수 있다.
한편, 이렇게 반도체 장치에 포함되는 트렌지스터들의 문턱 전압을 조절하는 방법으로는 여러가지가 연구되고 있다.
본 발명이 해결하려는 과제는, 복수의 트랜지스터의 문턱 전압이 조절된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 문턱 전압이 조절된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 복수의 트랜지스터의 문턱 전압이 조절된 반도체 장치를 제공할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역을 포함하는 기판, 상기 제1 영역의 기판 상에 배치되고, 제1 공극률 영역과 상기 제1 공극률 영역과 다른 공극률을 가지는 제2 공극률 영역을 포함하는 제1 유전막 및 상기 제1 유전막 상에 배치되는 제1 게이트 스택을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 공극률 영역은 상기 제1 공극률 영역보다 높은 공극률을 가지고, 상기 제2 공극률 영역은 상기 제1 게이트 스택과 인접하게 배치되고, 상기 제1 공극률 영역은 상기 제1 게이트 스택과 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 공극률 영역의 두께는 상기 제1 공극률 영역의 두께보다 얇을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 공극률 영역과 상기 제2 공극률 영역은 산소 공극을 통해 형성될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 기판은 상기 제1 영역과 다른 제2 영역을 더 포함하고, 상기 제2 영역의 기판 상에 배치된 제2 유전막, 상기 제2 유전막 상에 배치된 산화층 및 상기 산화층 상에 배치된 제2 게이트 스택을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 게이트 스택은 순차 적층된 제1 일함수 조절막, 제1 배리어막 및 제1 금속막을 포함하고, 상기 제2 게이트 스택은 순차 적층된 제2 일함수 조절막, 제2 배리어막 및 제2 금속막을 포함하고, 상기 제1 일함수 조절막과 상기 제1 유전막은 접촉하고, 상기 제2 일함수 조절막은 상기 산화층과 접촉하고, 상기 제1 일함수 조절막은 상기 제2 일함수 조절막보다 두꺼울 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 일함수 조절막의 상면과 상기 제2 일함수 조절막의 상면은 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화층은 상기 제2 유전막이 포함하는 물질의 산화물을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 및 제2 게이트 스택은 각각 제1 및 제2 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터의 문턱 전압은 서로 다를 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역의 기판 상에 배치되고, 제1 공극률 영역과 상기 제1 공극률 영역보다 높은 공극률을가지는 제2 공극률 영역을 포함하는 제1 유전막, 상기 제2 영역의 기판 상에 배치되고, 제1 공극률을 가지는 제2 유전막, 상기 제1 유전막 상에 배치되는 제1 게이트 스택 및 상기 제2 유전막 상에 배치된 제2 게이트 스택을 포함하고, 상기 제1 유전막은 상기 제2 유전막보다 두꺼울 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 공극률 영역은 상기 제1 게이트 스택과 인접하게 배치되고, 상기 제1 공극률 영역은 상기 제1 게이트 스택과 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 공극률 영역의 두께는 상기 제1 공극률 영역의 두께보다 얇을 수 있다.
상기 제2 유전막과 상기 제2 게이트 스택 사이에 산화층을 더 포함하고, 상기 산화층은 상기 제2 유전막이 포함하는 물질의 산화물을 포함할 수 있다. 본 발명의 몇몇 실시예들에 있어서, 상기 제1 게이트 스택은 순차 적층된 제1 일함수 조절막, 제1 배리어막 및 제1 금속막을 포함하고, 상기 제2 게이트 스택은 순차 적층된 제2 일함수 조절막, 제2 배리어막 및 제2 금속막을 포함하고, 상기 제1 일함수 조절막과 상기 제1 유전막은 접촉하고, 상기 제2 일함수 조절막은 상기 산화층과 접촉하고, 상기 제1 일함수 조절막의 상면은 상기 제2 일함수 조절막의 상면과 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 일함수 조절막은 상기 제2 일함수 조절막보다 두꺼울 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역의 기판 상에 배치되는 제1 유전막, 상기 제2 영역의 기판 상에 배치되는 제2 유전막, 상기 제1 유전막 상에 배치되고, 상기 제1 유전막과 접촉하는 제1 게이트 스택, 상기 제2 유전막 상에 배치되고, 상기 제2 유전막과 접촉하는 산화층 및 상기 산화층 상에 배치되고, 상기 산화층과 접촉하는 제2 게이트 스택을 포함하고, 상기 산화층은 상기 제2 유전막이 포함하는 물질의 산화물을 포함할 수 있다. 본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막은 상기 제2 유전막보다 두꺼울 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막은 제1 공극률 영역과 상기 제1 공극률 영역보다 높은 공극률을가지는 제2 공극률 영역을 포함하고, 상기 제2 공극률 영역은 상기 제1 게이트 스택과 인접하게 배치되고, 상기 제1 공극률 영역은 상기 제1 게이트 스택과 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 공극률 영역의 두께는 상기 제1 공극률 영역의 두께보다 얇을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 공극률 영역과 상기 제2 공극률 영역은 상기 제1 유전막이 포함하는 산소의 공극을 통해 형성될 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 제1 유전막을 형성하고, 상기 제1 유전막 상에 제1 도전막을 형성하고, 상기 제1 도전막 상에 제1 차단막을 형성한 후, 어닐링을 수행하고, 상기 제1 차단막과 제1 도전막을 제거하여, 상기 제1 유전막을 노출시키고, 상기 제1 유전막을 베이킹하여, 상기 제1 유전막 내에 제1 공극률 영역과 상기 제1 공극률 영역보다 높은 공극률을 가지는 제2 공극률 영역을 형성하고, 상기 제1 유전막 상에 제1 게이트 스택을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막을 베이킹하는 것은, 상기 제2 공극률 영역이 상기 제1 유전막의 상기 제1 게이트 스택과 인접한 영역에 형성되도록 상기 제1 유전막을 베이킹하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막을 베이킹하는 것은, 상기 제2 공극률 영역이 상기 제1 공극률 영역보다 얇은 두께를 가지도록 제1 유전막을 베이킹하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막을 베이킹하는 것은, 상기 제1 유전막이 포함하는 산소을 제거하여, 상기 제2 공극률 영역을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 제1 유전막을 형성하고, 상기 제1 유전막 상에 제1 도전막을 형성하고, 상기 제1 도전막 상에 제1 차단막을 형성한 후, 어닐링을 수행하고, 상기 제1 차단막을 제거하여, 상기 제1 도전막을 노출시키고, 상기 제1 도전막을 베이킹하여, 상기 제1 도전막과 상기 제1 유전막 사이에 산화층을 형성하고, 상기 제1 도전막을 제거하여, 상기 산화층을 노출시키고, 상기 산화층 상에 제1 게이트 스택을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 산화층을 형성하는 것은, 상기 제1 유전막의 일부가 산화되어 상기 산화층을 형성하는 것을 포함할 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판 상에, 각각 제1 및 제2 유전막을 형성하고, 상기 제1 및 제2 유전막 상에, 각각 제1 및 제2 도전막을 형성하고, 상기 제1 및 제2 도전막 상에, 각각 제1 및 제2 차단막을 형성한 후, 어닐링을 수행하고, 상기 제1 차단막, 제1 도전막 및 제2 차단막을 제거하여, 상기 제1 유전막과 상기 제2 도전막을 노출시키고, 상기 제1 유전막을 베이킹하여, 상기 제1 유전막 내에 제1 공극률 영역과 상기 제1 공극률 영역보다 높은 공극률을 가지는 제2 공극률 영역을 형성하고, 상기 제2 도전막을 베이킹하여, 상기 제2 도전막과 상기 제2 유전막 사이에 산화층을 형성하고, 상기 제2 도전막을 제거하여, 상기 산화층을 노출시키고, 상기 제1 유전막 상에 제1 게이트 스택을 형성하고, 상기 산화층 상에 제2 게이트 스택을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막을 베이킹 하는 것과, 상기 제2 도전막을 베이킹하는 것은 동일한 베이킹 공정을 통해 수행될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막을 베이킹하는 것은, 상기 제2 공극률 영역이 상기 제1 유전막의 상기 제1 게이트 스택과 인접한 영역에 형성되도록 상기 제1 유전막을 베이킹하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막을 베이킹하는 것은, 상기 제2 공극률 영역이 상기 제1 공극률 영역보다 얇은 두께를 가지도록 제1 유전막을 베이킹하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 유전막을 베이킹하는 것은, 상기 제1 유전막이 포함하는 산소을 제거하여, 상기 제2 공극률 영역을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 게이트 스택은 순차 적층된 제1 일함수 조절막, 제1 배리어막 및 제1 금속막을 포함하고, 상기 제2 게이트 스택은 순차 적층된 제2 일함수 조절막, 제2 배리어막 및 제2 금속막을 포함하고, 상기 제1 일함수 조절막과 상기 제1 유전막은 접촉하고, 상기 제2 일함수 조절막은 상기 산화층과 접촉하고, 상기 제1 일함수 조절막은 상기 제2 일함수 조절막보다 두꺼울 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 일함수 조절막의 상면과 상기 제2 일함수 조절막의 상면은 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 및 제2 게이트 스택은 각각 제1 및 제2 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터의 문턱 전압은 서로 다를 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 14 내지 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 단면도들이다.
도 17 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 21 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 단면도들이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25 내지 도 41은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 42 내지 도 44는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 단면도들이다.
도 45은 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 46는 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이어서, 도 1 내지 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법과 이를 통해 제조된 반도체 장치를 설명한다.
도 1 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 도 1 내지 도 3은 사시도이고, 도 4 내지 도 13은 단면도이다. 도 4는 도 3의 A-A선에 따라 절단한 단면도이다. 도 14 내지 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 단면도들이며, 도 15는 도 14의 A1-A1을 따라 절단한 단면도이고, 도 16은 도 14의 C1-C1을 따라 절단한 단면도이다.
먼저, 도 1을 참조하면, 기판(101) 상에 각각 제1 핀(F1)을 형성한다. 제1 핀(F1)은 제3 방향(Z1)으로 돌출될 수 있다. 제1 핀(F1)은 길이 방향인 제2 방향(Y1)을 따라 길게 연장될 수 있으며, 제2 방향(Y1)의 장변과 제1 방향(X1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제1 방향(X1)이고 단변 방향이 제2 방향(Y1)일 수 있다.
제1 핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
기판(101) 상에 제1 핀(F1)의 측벽을 덮도록 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 2을 참조하면, 필드 절연막(110)의 상부를 리세스하여 제1 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제1 핀(F1)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 필드 절연막(110) 형성 후, 리세스 공정없이 필드 절연막(110)에 의하여 노출된 제1 핀(F1)의 상면을 씨드로 하는 에피택셜 공정에 의하여 제1 핀(F1)의 일부가 형성될 수 있다.
또한, 노출된 제1 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, 제1 영역(Ⅰ)의 제1 핀(F1)에는 불순물로 붕소(B)를 이용하여 도핑할 수 있고, 인(P) 또는 비소(As)를 이용하여 도핑할 수 있다.
이어서, 제1 핀(F1) 상에 제1 핀(F1)을 교차하는 제1 더미 게이트 구조체(111)를 형성한다. 도 2에서는 제1 더미 게이트 구조체(111)가 직각으로 즉, 제1 방향(X1)으로 제1 핀(F1)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 더미 게이트 구조체(111)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 제1 핀(F1)과 각각 교차할 수 있다.
제1 더미 게이트 구조체(111)는 더미 게이트 절연막(113)과 더미 게이트 전극(115)을 포함할 수 있다. 더미 게이트 절연막(113)과 더미 게이트 전극(115)은 순차적으로 적층될 수 있다.
더미 게이트 절연막(113)은 필드 절연막(110)에 의해 덮이지 않고 노출된 제1 핀(F1)의 측벽의 상부와 상면에 컨포말하게 형성될 수 있다. 또한, 더미 게이트 절연막(113)은 더미 게이트 전극(115)과 필드 절연막(110) 사이에 배치될 수 있다.
더미 게이트 전극(115)은 더미 게이트 절연막(113) 상에 형성될 수 있다.
예를 들어, 더미 게이트 전극(115)은 실리콘 산화물을 포함할 수 있고, 더미 게이트 절연막(113)은 폴리 실리콘을 포함할 수 있다.
더미 하드 마스크막(117)은 제1 더미 게이트 구조체(111) 상에 형성될 수 있다. 더미 하드 마스크막(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 3 및 도 4을 참조하면, 제1 더미 게이트 구조체(111)의 양 측벽에 스페이서(121)를 형성한다. 스페이서(121)는 하드 마스크막(117)의 상면을 노출할 수 있다.
스페이서(121)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스페이서(121)는 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 스페이서(121)가 복수의 막일 경우, 스페이서(121)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
또한, 스페이서(121)가 복수의 막일 경우, 스페이서(121)에 포함된 막 중 적어도 하나의 막은 L자 모양 또는 I자 모양의 형상을 가질 수 있다.
경우에 따라, 스페이서(121)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제 스페이서(121)는 제1 층간 절연막(130)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
이어서, 제1 더미 게이트 구조체(111)가 덮지 않고 노출된 제1 핀(F1)을 식각한다. 스페이서(121)와 제1 더미 게이트 구조체(111)를 식각 마스크로 이용하여, 제1 핀(F1)을 식각할 수 있다.
이어서, 제1 핀(F1)의 식각된 부분에 제1 소오스/드레인 영역(123)을 형성한다. 제1 핀(F1) 내에 제1 소오스/드레인 영역(123)을 형성할 수 있다. 제1 소오스/드레인 영역(123)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 4과 같이 제1 소오스/드레인 영역(123)의 상면은 제1 핀(F1)의 상면보다 높을 수 있다.
제1 영역(Ⅰ)의 제1 소오스/드레인 영역(123)은 인장 스트레스 물질을 포함할 수 있다. 제1 소오스/드레인 영역(123)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 소오스/드레인 영역(123)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
또한, 제1 영역(Ⅰ)의 제1 소오스/드레인 영역(123)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 제1 소오스/드레인 영역(123)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 3에서는 제1 소오스/드레인 영역(123)이 오각형인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어 제1 소오스/드레인 영역(123)은 사각형, 원형, 육각형 등의 형상을 가질 수 있다.
도 5을 참조하면, 제1 소오스/드레인 영역(123)을 덮는 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 스페이서(121)의 측벽을 덮을 수 있으며, 하드 마스크막(117)의 상면은 노출시킨다. 제1 층간 절연막(130)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 6를 참조하면, 제1 핀(F1)의 상부를 노출시키는 제1 트렌치(135)를 형성한다. 먼저, 하드 마스크막(117)을 제거한다. 하드 마스크막(117)은 평탄화 공정 등을 통해 제서될 수 있으며, 평탄화 공정을 수행하면, 제1 층간 절연막(130)도 일부 식각될 수 있다.
이어서, 제1 더미 게이트 구조체(111)를 제거한다. 더미 게이트 전극(115)과 더미 게이트 절연막(113)을 제거하여 제1 핀(F1)을 노출한다. 제1 트렌치(135)는 제1 더미 게이트 구조체(111)가 있던 자리에 형성된다. 제1 트렌치(135)에 의하여 스페이서(121)의 측벽이 노출될 수 있다.
도 7을 참조하면, 제1 트렌치(135) 내에 제1 인터페이스막(141)을 형성한다. 제1 인터페이스막(141)은 제1 핀(F1)의 상면과 측벽의 상부를 따라 형성될 수 있다.
제1 인터페이스막(141)은 제1 트렌치(135) 내의 노출된 제1 핀(F1)을 산화시켜서 형성할 수 있으나 이에 한정되는 것은 아니다. 제1 인터페이스막(141)은 제1 트렌치(135)의 바닥면을 따라서 형성될 수 있다. 제1 인터페이스막(141)은 제1 핀(F1)과 제1 유전막(143a) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 제1 인터페이스막(141)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들어, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 제1 인터페이스막(141)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
이어서, 제1 트렌치(135) 내에 제1 유전막(143a)을 형성한다. 구체적으로, 제1 유전막(143a)은 제1 트렌치(135)의 측벽과 하면을 따라 컨포말하게 형성될 수 있고, 필드 절연막(110), 제1 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 유전막(143a)은 제1 층간 절연막(130) 상에도 형성될 수 있다.
제1 유전막(143a)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 유전막(143a)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제1 유전막(143a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
도 8를 참조하면, 제1 도전막(145)과 제1 차단막(147)을 순차적으로 형성한다. 제1 트렌치(135) 내에 제1 도전막(145)을 형성한다. 제1 도전막(145)은 제1 트렌치(135) 내의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 핀(F1)의 측벽 상부와 상면을 따라 형성될 수 있다. 제1 도전막(145)은 예를 들어, TiN을 포함할 수 있으나 이에 제한되는 것은 아니다.
이어서, 제1 도전막(145) 상에 제1 차단막(147)을 형성한다. 제1 차단막(147)은 각각 제1 트렌치(135)를 채울 수 있으며, 제1 도전막(145)이 외부로 노출되지 않도록 덮을 수 있다. 제1 차단막(147)은 예를 들어, Si를 포함할 수 있다.
이어서, 어닐링(150)을 수행한다. 제1 유전막(143a)은 산소 원자를 포함하고 있다. 산소 원자는 제1 유전막(143a) 내의 다른 물질(예를 들어, Hf, Zr, Ta, Ti 등)과 결합되어 있는데, 일부는 결합이 깨져 있을 수 있다. 결합이 깨져 있으면, 누설 전류 등이 발생하여 트랜지스터의 성능이 열화될 수 있다. 이러한 문제를 방지하기 위하여, 결합이 깨져있는 부분에 산소 원자를 결합시키기 위하여 어닐링(150)을 수행한다. 어닐링(150)을 수행하면, 제1 도전막(145)에 포함되어 있는 산소 원자가 각각 제1 유전막(143a)에 제공된다.
한편, 어닐링(150)을 수행할 때 제1 도전막(145)이 노출되어 있으면, 어닐링(150) 시 외부의 산소 원자가 제1 도전막(145)에 침투하여 제1 도전막(145) 하부로 이동하는 산소 원자 수가 증가한다. 제1 유전막(143a)이 필요로 하는 산소 원자 수를 초과하여 산소 원자가 공급되면, 초과 분의 산소 원자가 제1 트렌치(135) 내의 제1 핀(F1)과 반응할 수 있다. 이에 따라 제1 인터페이스막(141)의 두께가 두꺼워지며 트랜지스터의 성능이 열화될 수 있다. 따라서, 제1 도전막(145) 상에 제1 차단막(147)을 형성하여 어닐링(150) 시 제1 도전막(145)을 외부와 차단함으로써 산소 원자의 공급량을 적절하게 조절할 수 있다.
어닐링(150)은 500℃ 내지 1500℃ 온도에서 수행될 수 있다.
제1 도전막(145)의 두께는 공급하고자 하는 산소 원자의 개수에 따라 달라질 수 있다.
도 9를 참조하면, 순차적으로 제1 차단막(147)과 제1 도전막(145)을 제거한다. 이에 따라 제1 유전막(143a)이 다시 노출될 수 있다.
이어서, 도 10을 참조하면, 베이킹 공정(H)을 수행할 수 있다. 이를 통해, 제1 유전막(143a)은 제1 공극률 영역(HR)과 제2 공극률 영역(LR)을 포함할 수 있다. 제2 공극률 영역(LR)은 제1 공극률 영역(HR)보다 공극률이 높을 수 있다. 제1 공극률 영역(HR)과 제2 공극률 영역(LR)의 공극률은 제1 유전막(143a)이 포함하는 산소가 제거되어 형성되는 산소 공극을 통해 형성될 수 있다.
즉, 본 실시예에 있어서, 베이킹 공정(H) 중에 가해지는 열을 통해, 제1 유전막(143a)의 표면의 물질이 포함하는 산소가 제거되어, 산소 공극(oxygen vacancy)이 형성될 수 있으며, 이러한 영역은 제1 유전막(143a)의 스페이서(121) 및 제1 인터페이스막(141)과 접하는 영역과 비교하여 상대적으로 공극률이 높을 수 있다. 따라서, 본 발명에 있어서, 상대적으로 공극률이 높은 영역을 제2 공극률 영역(LR)로 지칭하고, 상대적으로 공극률이 낮은 영역을 제1 공극률 영역(HR)로 지칭했다. 또한, 제1 공극률 영역(HR)과 제2 공극률 영역(LR)이 명확한 경계를 가지고 있는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제2 공극률 영역(LR)의 공극률은 연속적으로 변화할 수 있다. 즉, 제2 공극률 영역(LR)의 공극률은, 제2 공극률 영역(LR) 내에서 제1 유전막(143a)의 상면에서 제1 인터페이스막(141)로 이동할수록 작아질 수 있다.
따라서, 제1 유전막(143a) 내에서 제1 인터페이스(141) 또는 제1 스페이서(121)과 인접한 영역은 제1 유전막(143a)의 표면과 비교하여 베이킹 공정(H) 전후에 동일한 공극률을 가질 수 있다. 따라서, 본 실시예에 있어서, 제1 유전막(143a) 내에서 베이킹 공정(H) 전후에 동일한 공극률을 가지는 영역을 제1 공극률 영역(HR)으로 지칭할 수 있고, 베이킹 공정(H) 전후에 공극률이 변화된 영역을 제2 공극률 영역(LR)로 지칭할 수 있다.
또한, 제2 공극률 영역(LR)의 두께(H1)은 제1 유전막(143a) 두께(H1)의 절반 이하일 수 있다. 즉, 제2 공극률 영역(LR)의 두께(H2)은 제1 공극률 영역(HR) 두께(H1-H2)보다 얇을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 발명의 필요에 따라 제1 및 제2 공극률 영역(LR, HR)의 두께는 다양하게 변화할 수 있다.
베이킹 공정(H)의 공정 시간 및 공정 온도는 목적하는 제2 공극률 영역(LR)의 두께 및 공극률을 고려하여 결정될 수 있다.
본 실시예에 있어서, 베이킹 공정(H) 전후에, 제1 유전막(143a)의 제2 공극률 영역(LR)에서 산소 공극률이 변화하므로, 반도체 장치의 문턱 전압이 조절될 수 있다.
이어서, 도 11을 참조하면, 제1 유전막(143a) 상에 제1 전도막(151a)를 형성한다. 제1 전도막(151a)은 TiN을 포함할 수 있다. 제1 전도막(151a)은 제1 트렌치(135)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제1 전도막(151a) 상에 제1 일함수 조절막(163a)를 형성한다. 제1 일함수 조절막(163a)은 예를 들어, TiAlC을 포함할 수 있다. 제1 일함수 조절막(163a)은 제1 트렌치(135)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제1 일함수 조절막(163a) 상에 제1 배리어막(165a)을 형성한다. 제1 배리어막(165a)은 제1 트렌치(135)의 측벽과 바닥면을 따라 형성될 수 있다. 제1 배리어막(165a)은 각각 제1 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 제1 배리어막(165a)은 예를 들어, TiN을 포함할 수 있다
제1 배리어막(165a) 상에는 제1 금속막(167a)이 형성된다. 제1 금속막(167a)은 제1 트렌치(135)의 나머지 부분을 채울 수 있다. 제1 금속막(167a)은 예를 들어, Al, W 등을 포함할 수 있다.
도 12을 참조하면, 제1 게이트 스택(170)를 형성한다. 도 11의 결과물에서, 제1 층간 절연막(130)이 노출되도록 평탄화 공정을 수행하면, 제1 인터페이스막(141), 제1 유전막(143), 제1 전도막(151), 제1 일함수 조절막(163), 제1 배리어막(165) 및 제1 금속막(167)을 포함하는 제1 게이트 스택(170)를 형성할 수 있다. 제1 유전막(143), 제1 전도막(151), 제1 일함수 조절막(163), 제1 배리어막(165)은 제1 트렌치(135) 내에서 오목한 형상을 가질 수 있다.
도 13을 참조하면, 제1 게이트 스택(170) 상에 각각 제1 캡핑막(180)을 형성한다. 구체적으로, 제1 캡핑막(180)은 제1 게이트 스택(170) 상에 형성되고, 제1 트렌치(135)를 덮을 수 있다. 제1 캡핑막(180)은 질화물(예를 들어, SiN, SiON, SiCON 중 적어도 하나) 또는 산화물을 포함할 수 있다. 제1 캡핑막(180)은 제1 게이트 스택(170)를 외부와 차단하여 제1 게이트 스택(170)의 성능 변화를 방지할 수 있다. 예를 들어, 제1 게이트 스택(170) 내로 산소 원자가 침투할 수 있으며, 이 경우 제1 게이트 스택(170)의 문턱(threshold) 전압은 바뀔 수 있다. 따라서, 제1 게이트 스택(170)의 문턱 전압을 일정하게 유지하기 위해 제1 캡핑막(180)을 형성할 수 있다. 제1 캡핑막(180)의 두께는 5Å 내지 500Å일 수 있다.
제1 캡핑막(180)을 형성하기 전에, 제1 게이트 스택(170)의 높이 조절을 위하여 제1 게이트 스택(170)를 일부 제거할 수 있다. 따라서, 제1 트렌치(135) 내의 제1 유전막(143), 제1 전도막(151), 제1 일함수 조절막(163), 제1 배리어막(165) 및 제1 금속막(167)은 일부 제거될 수 있다. 이 경우, 제1 캡핑막(180) 측벽은 제1 스페이서(121)의 측벽과 접할 수 있다. 또한, 제1 캡핑막(180)의 상면은 제1 층간 절연막(130)과 동일 평면 상에 배치될 수 있다. 제1 게이트 스택(170)의 높이를 조절하여 제1 게이트 스택(170)의 문턱 전압을 조절할 수 있다.
이어서, 도 14 내지 도 16을 참조하면, 제1 층간 절연막(130) 상에 제2 층간 절연막(132)을 형성한다. 제2 층간 절연막(132)은 제1 캡핑막(180)을 덮을 수 있다. 제2 층간 절연막(132)은 제1 층간 절연막(130)과 동일한 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 소오스/드레인 영역(123) 상에 제1 실리사이드막(191)을 형성하고, 제1 소오스/드레인 영역(123) 상에 제1 층간 절연막(130)과 제2 층간 절연막(132)을 관통하는 제1 컨택(193)을 형성하여 본 실시예에 따른 반도체 장치를 형성할 수 있다. 제1 실리사이드막(191)은 제1 소오스/드레인 영역(123)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다. 제1 컨택(193)은 예를 들어, W, Al Cu 등을 포함할 수 있다.
이어서, 도 17 내지 도 23을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법과 이를 통해 제조된 반도체 장치를 설명한다.
도 17 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 도 17 내지 도 20은 단면도이다. 도 21 내지 도 23은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 단면도들이다. 도 21은 상기 반도체 장치를 설명하기 위한 사시도이다. 도 22는 도21의 A-A를 따라 절단한 단면도이고, 도 23은 도 21의 C-C를 따라 절단한 단면도이다.
본 실시예에 따른 반도체 장치는 도 1 내지 도 16을 통해 설명한 반도체 장치 제조 방법 및 반도체 장치와 비교하여, 전도막 대신 산화층을 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조번호는 동일한 구성요소를 지칭하며 반복되는 설명은 생략할 수 있다.
도 17의 중간 단계는 앞선 실시예에서 도 8의 중간 단계의 다음 단계일 수 있다. 도 17을 참조하면, 어닐링(150) 수행 후, 제1 차단막(147)을 제거하여, 제1 도전막(145)를 노출시킨다. 노출된 제1 도전막(145) 상에 베이킹 공정(H)을 수행할 수 있다.
제1 도전막(145) 상에 베이킹 공정(H)을 수행하면, 제1 도전막(145)과 제1 유전막(143a) 사이에 산화충(144)가 형성될 수 있다. 제1 도전막(145), 제1 유전막(143a) 및 산화충(144) 각각이 서로 유사한 두께를 가지고 있는 것으로 도시되었지만, 이에 제한되는 것은 아니며, 베이킹 공정(H)의 수행 시간, 수행 온도를 통해 제1 도전막(145), 제1 유전막(143a) 및 산화충(144) 각각의 두께를 다르게 제어할 수 있다.
베이킹 공정(H) 시에, 제1 유전막(143a)가 포함하는 산소 원자들은 제1 도전막(145)로 인해 외부로 탈출할 수 없다. 따라서, 제1 도전막(145)과 제1 유전막(143a) 사이에 산화층(144)가 형성될 수 있다. 산화층(144)는 제1 유전막(143a)이 포함하는 물질이 산화된 물질을 포함할 수 있다. 또한, 산화층(144)는 제1 도전막(145)가 포함하는 물질이 산화된 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
본 실시예에 있어서, 제 유전막(143a) 상에 산화층(144)이 형성되므로, 산화층(144)를 포함하는 반도체 장치로 형성되는 트랜지스터의 문턱전압을 제어할 수 있다.
이어서, 도 18을 참조하면, 제1 유전막(143a) 상에 산화층(144)을 형성한다. 산화층(144) 상에 제1 일함수 조절막(163a)를 형성한다. 제1 일함수 조절막(163a)은 예를 들어, TiAlC을 포함할 수 있다. 제1 일함수 조절막(163a)은 제1 트렌치(135)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제1 일함수 조절막(163a) 상에 제1 배리어막(165a)을 형성한다. 제1 배리어막(165a)은 제1 트렌치(135)의 측벽과 바닥면을 따라 형성될 수 있다. 제1 배리어막(165a)은 각각 제1 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 제1 배리어막(165a)은 예를 들어, TiN을 포함할 수 있다
제1 배리어막(165a) 상에는 제1 금속막(167a)이 형성된다. 제1 금속막(167a)은 제1 트렌치(135)의 나머지 부분을 채울 수 있다. 제1 금속막(167a)은 예를 들어, Al, W 등을 포함할 수 있다.
도 19을 참조하면, 제1 게이트 스택(170)를 형성한다. 도 18의 결과물에서, 제1 층간 절연막(130)이 노출되도록 평탄화 공정을 수행하면, 제1 인터페이스막(141), 제1 유전막(143), 산화층(144), 제1 일함수 조절막(163), 제1 배리어막(165) 및 제1 금속막(167)을 포함하는 제1 게이트 스택(170)를 형성할 수 있다 제1 유전막(143), 산화층(144), 제1 일함수 조절막(163) 및 제1 배리어막(165)은 제1 트렌치(135) 내에서 오목한 형상을 가질 수 있다.
도 20을 참조하면, 제1 게이트 스택(170) 상에 각각 제1 캡핑막(180)을 형성한다. 구체적으로, 제1 캡핑막(180)은 제1 게이트 스택(170) 상에 형성되고, 제1 트렌치(135)를 덮을 수 있다. 제1 캡핑막(180)은 질화물(예를 들어, SiN, SiON, SiCON 중 적어도 하나) 또는 산화물을 포함할 수 있다. 제1 캡핑막(180)은 제1 게이트 스택(170)를 외부와 차단하여 제1 게이트 스택(170)의 성능 변화를 방지할 수 있다.
제1 캡핑막(180)을 형성하기 전에, 제1 게이트 스택(170)의 높이 조절을 위하여 제1 게이트 스택(170)를 일부 제거할 수 있다. 따라서, 제1 유전막(143), 산화층(144), 제1 일함수 조절막(163) 및 제1 배리어막(165) 및 제1 금속막(167)은 일부 제거될 수 있다. 이 경우, 제1 캡핑막(180) 측벽은 제1 스페이서(121)의 측벽과 접할 수 있다. 또한, 제1 캡핑막(180)의 상면은 제1 층간 절연막(130)과 동일 평면 상에 배치될 수 있다. 제1 게이트 스택(170)의 높이를 조절하여 제1 게이트 스택(170)의 문턱 전압을 조절할 수 있다.
이어서, 도 21 내지 도 23을 참조하면, 제1 유전막(143)과 제1 일함수 조절막(163) 사이에 배치된 산화층(144)을 포함하는 반도체 장치를 제조할 수 있다.
본 실시예에 있어서, 베이킹 공정(H)를 통해, 제1 유전막(143)과 제1 도전막(145) 사이에 산화층(144)을 형성할 수 있다. 따라서, 본 실시예에 따른 반도체 장치는 산화층(144)을 미포함하는 반도체 장치와 비교하여 다른 문턱 전압을 가질 수 있다.
이어서, 도 24를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 24은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 본 실시예에 따른 반도체 장치는 상술한 반도체 장치의 도 23과 대응될 수 있다. 따라서, 본 실시예에 따른 반도체 장치는 핀과 필드 절연막 사이에 제2 필드 절연막을 더 포함하는 것을 제외하고 도 23의 실시예와 실질적으로 동일하다. 따라서, 동일한 참조번호는 동일한 구성요소를 지칭하며 반복되는 설명은 생략될 수 있다.
도 24을 참조하면, 제1 핀(F1)과 필드 절연막(110) 사이에 제2 필드 절연막(105)를 더 포함할 수 있다. 구체적으로, 제2 필드 절연막(105)는 기판(101)의 상면과 제1 핀(F1)의 측벽을 덮을 수 있다. 제2 필드 절연막(105)는 상면과 제1 핀(F1)의 측벽을 따라 컨포말하게 형성될 수 있다.
이어서, 도 25 내지 도 44를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법과 이를 통해 제조된 반도체 장치를 설명한다.
도 25 내지 도 41은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 도 25 내지 도 28은 사시도이고, 도 29 내지 도 41은 단면도이다. 도 29는 도 28의 A-A 및 B-B를 따라 절단한 단면도들이다. 도 42 내지 도 44는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도 및 단면도들이다. 도 42는 사시도이고, 도 43은 도 42의 A-A 및 B-B를 따라 절단한 단면도들이고, 도 44는 도 42의 C-C 및 D-D를 따라 절단한 단면도들이다.
도 25을 참조하면, 기판(101) 상에 각각 제1 핀(F1)과 제2 핀(F2)을 형성한다. 기판(101)에는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)이 정의될 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 붙어있을 수도, 떨어져 있을 수도 있다.
제1 핀(F1)은 제1 영역(Ⅰ)에 형성되고, 제2 핀(F2)은 제2 영역(Ⅱ)에 형성될 수 있다. 제1 및 제2 핀(F1, F2)은 제3 방향(Z1)으로 돌출될 수 있다. 제1 및 제2 핀(F1, F2)은 길이 방향인 제2 방향(Y1)을 따라 길게 연장될 수 있으며, 제2 방향(Y1)의 장변과 제1 방향(X1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제1 방향(X1)이고 단변 방향이 제2 방향(Y1)일 수 있다.
제1 및 제2 핀(F1, F2)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
도 26를 참조하면, 기판(101) 상에 제1 및 제2 핀(F1, F2)의 측벽을 덮도록 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 27를 참조하면, 필드 절연막(110)의 상부를 리세스하여 제1 및 제2 핀(F1, F2)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제1 및 제2 핀(F1, F2)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 필드 절연막(110) 형성 후, 리세스 공정없이 필드 절연막(110)에 의하여 노출된 제1 및 제2 핀(F1, F2)의 상면을 씨드로 하는 에피택셜 공정에 의하여 제1 및 제2 핀(F1, F2)의 일부가 형성될 수 있다.
또한, 노출된 제1 및 제2 핀(F1, F2)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, 제1 영역(Ⅰ)의 제1 핀(F1)에는 불순물로 붕소(B)를 이용하여 도핑할 수 있고, 제2 영역(Ⅱ)의 제2 핀(F2)에는 불순물로 인(P) 또는 비소(As)를 이용하여 도핑할 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 및 제2 핀(F1, F2)에는 동일한 종류의 불순물이 도핑될 수 있다.
이어서, 제1 및 제2 핀(F1, F2) 상에 제1 및 제2 핀(F1, F2)을 교차하는 제1 및 제2 더미 게이트 구조체(111, 211)를 각각 형성한다. 도 27에서는 제1 및 제2 더미 게이트 구조체(111, 211)가 직각으로 즉, 제1 방향(X1)으로 제1 및 제2 핀(F1, F2)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 및 제2 더미 게이트 구조체(111, 211)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 제1 및 제2 핀(F1, F2)과 각각 교차할 수 있다.
제1 및 제2 더미 게이트 구조체(111, 211)는 각각 더미 게이트 절연막(113, 213)과 더미 게이트 전극(115, 215)을 포함할 수 있다. 더미 게이트 절연막(113, 213)과 더미 게이트 전극(115, 215)은 순차적으로 적층될 수 있다.
더미 게이트 절연막(113, 213)은 필드 절연막(110)에 의해 덮이지 않고 노출된 제1 및 제2 핀(F1, F2)의 측벽의 상부와 상면에 컨포말하게 형성될 수 있다. 또한, 더미 게이트 절연막(113, 213)은 더미 게이트 전극(115, 215)과 필드 절연막(110) 사이에 배치될 수 있다.
더미 게이트 전극(115, 215)은 더미 게이트 절연막(113, 213) 상에 형성될 수 있다.
예를 들어, 더미 게이트 전극(115, 215)은 실리콘 산화물을 포함할 수 있고, 더미 게이트 절연막(113, 213)은 폴리 실리콘을 포함할 수 있다.
더미 하드 마스크막(117, 217) 각각은 제1 및 제2 더미 게이트 구조체(111, 211) 상에 형성될 수 있다. 더미 하드 마스크막(117, 217)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 28과 도 28을 참조하면, 제1 및 제2 더미 게이트 구조체(111, 211)의 양 측벽에 제1 및 제2 스페이서(121, 221)를 형성한다. 제1 및 제2 스페이서(121, 221)는 하드 마스크막(117, 217)의 상면을 노출할 수 있다.
각각의 제1 및 제2 스페이서(121, 221)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
각각의 제1 및 제2 스페이서(121, 221)는 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 및 제2 스페이서(121, 221)가 복수의 막일 경우, 각각의 제1 및 제2 스페이서(121, 221)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
또한, 제1 및 제2 스페이서(121, 221)가 복수의 막일 경우, 각각의 제1 및 제2 스페이서(121, 221)에 포함된 막 중 적어도 하나의 막은 L자 모양 또는 I자 모양의 형상을 가질 수 있다.
경우에 따라, 제1 및 제2 스페이서(121, 221)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 및 제2 스페이서(121, 221)는 층간 절연막(130)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
이어서, 제1 및 제2 더미 게이트 구조체(111, 211)가 덮지 않고 노출된 제1 및 제2 핀(F1, F2)을 식각한다. 제1 및 제2 스페이서(121, 221)와 제1 및 제2 더미 게이트 구조체(111, 211)를 식각 마스크로 이용하여, 제1 및 제2 핀(F1, F2)을 식각할 수 있다.
이어서, 제1 및 제2 핀(F1, F2)의 식각된 부분에 제1 및 제2 소오스/드레인 영역(123, 223)을 형성한다. 제1 핀(F1) 내에 제1 소오스/드레인 영역(123)을, 제2 핀(F2) 내에 제2 소오스/드레인 영역(223)을 형성할 수 있다. 제1 및 제2 소오스/드레인 영역(123, 223)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 도 20과 같이 제1 및 제2 소오스/드레인 영역(123, 223)의 상면은 제1 및 제2 핀(F1, F2)의 상면보다 높을 수 있다.
제1 소오스/드레인 영역(123) 및/또는 제2 소오스/드레인 영역(223)은 인장 스트레스 물질을 포함할 수 있다. 제1 소오스/드레인 영역(123) 및/또는 제2 소오스/드레인 영역(223)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 소오스/드레인 영역(123) 및/또는 제2 소오스/드레인 영역(223)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
다만, 이에 제한되는 것은 아니며 제1 소오스/드레인 영역(123) 및/또는 제2 소오스/드레인 영역(223)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 상기 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 제1 및 제2 소오스/드레인 영역(123, 223)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 28에서는 제1 및 제2 소오스/드레인 영역(123, 223)이 오각형인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어 제1 및 제2 소오스/드레인 영역(123, 223)은 사각형, 원형, 육각형 등의 형상을 가질 수 있다.
도 30을 참조하면, 제1 및 제2 소오스/드레인 영역(123, 223)을 덮는 층간 절연막(130)을 형성한다. 층간 절연막(130)은 제1 및 제2 스페이서(121, 221)의 측벽을 덮을 수 있으며, 하드 마스크막(117, 217)의 상면은 노출시킨다. 층간 절연막(130)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 31를 참조하면, 제1 및 제2 핀(F1, F2)의 상부를 노출시키는 제1 및 제2 트렌치(135, 235)를 형성한다. 먼저, 하드 마스크막(117, 217)을 제거한다. 하드 마스크막(117, 217)은 평탄화 공정 등을 통해 제거될 수 있으며, 평탄화 공정을 수행하면, 층간 절연막(130)도 일부 식각될 수 있다.
이어서, 제1 및 제2 더미 게이트 구조체(111, 211)를 제거한다. 더미 게이트 전극(115, 215)과 더미 게이트 절연막(113, 213)을 제거하여 제1 및 제2 핀(F1, F2)을 노출한다. 제1 트렌치(135)는 제1 더미 게이트 구조체(111)가 있던 자리에, 제2 트렌치(235)는 제2 더미 게이트 구조체(211)가 있던 자리에 형성된다. 제1 및 제2 트렌치(135, 235)에 의하여 제1 및 제2 스페이서(121, 221)의 측벽이 노출될 수 있다.
도 32을 참조하면, 제1 및 제2 트렌치(135, 235) 내에 제1 및 제2 인터페이스막(141, 241)을 형성한다. 제1 및 제2 인터페이스막(141, 241)은 제1 및 제2 핀(F1, F2)의 상면과 측벽의 상부를 따라 형성될 수 있다.
제1 및 제2 인터페이스막(141, 241)은 제1 및 제2 트렌치(135, 235) 내의 노출된 제1 및 제2 핀(F1, F2)을 산화시켜서 형성할 수 있으나 이에 한정되는 것은 아니다. 제1 및 제2 인터페이스막(141, 241)은 각각 제1 및 제2 트렌치(135, 235)의 바닥면을 따라서 형성될 수 있다.
이어서, 제1 트렌치(135) 내에 제1 유전막(143a)을, 제2 트렌치(235) 내에 제2 유전막(243a)을 형성한다. 구체적으로, 제1 유전막(143a)은 제1 트렌치(135)의 측벽과 하면을 따라 컨포말하게 형성될 수 있고, 필드 절연막(110), 제1 핀(F1)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 제2 유전막(243a)은 제2 트렌치(235)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있고, 필드 절연막(210), 제2 핀(F2)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 및 제2 유전막(143a, 243a)은 층간 절연막(130) 상에도 형성될 수 있다.
제1 및 제2 유전막(143a, 243a)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 유전막(143a, 243a)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제1 및 제2 유전막(143a, 243a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
도 33을 참조하면, 제1 및 제2 도전막(145, 245)과 제1 및 제2 차단막(147, 247)을 순차적으로 형성한다. 제1 트렌치(135) 내에 제1 확산막(147)을 형성하고, 제2 트렌치(235) 내에 제2 확산막(247)을 형성한다. 제1 및 제2 도전막(145, 245)은 각각 제1 및 제2 트렌치(135, 235) 내의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 또한, 제1 및 제2 핀(F1, F2)의 측벽 상부와 상면을 따라 형성될 수 있다. 제1 및 제2 도전막(145, 245)은 예를 들어, TiN을 포함할 수 있으나 이에 제한되는 것은 아니다.
이어서, 제1 및 제2 도전막(145, 245) 상에 제1 및 제2 차단막(147, 247)을 형성한다. 제1 및 제2 차단막(147, 247)은 각각 제1 및 제2 트렌치(135, 235)를 채울 수 있으며, 제1 및 제2 도전막(145, 245)이 외부로 노출되지 않도록 덮을 수 있다. 제1 및 제2 차단막(147, 247)은 예를 들어, Si를 포함할 수 있다.
이어서, 어닐링(150)을 수행한다. 제1 및 제2 유전막(143a, 243a)은 산소 원자를 포함하고 있다. 산소 원자는 제1 및 제2 유전막(143a, 243a) 내의 다른 물질(예를 들어, Hf, Zr, Ta, Ti 등)과 결합되어 있는데, 일부는 결합이 깨져 있을 수 있다. 결합이 깨져 있으면, 누설 전류 등이 발생하여 트랜지스터의 성능이 열화될 수 있다. 이러한 문제를 방지하기 위하여, 결합이 깨져있는 부분에 산소 원자를 결합시키기 위하여 어닐링(150)을 수행한다. 어닐링(150)을 수행하면, 제1 확산막(147)에 포함되어 있는 산소 원자가 제1 유전막(143a)에 제공될 수 있다. 또한, 제2 확산막(247) 및/또는 제2 산화 란탄막(245a)에 포함되어 있는 산소 원자가 제2 유전막(243a)에 제공될 수 있다.
한편, 어닐링(150)을 수행할 때 제1 및 제2 도전막(145, 245)이 노출되어 있으면, 어닐링(150) 시 외부의 산소 원자가 제1 및 제2 도전막(145, 245)에 침투하여 제1 및 제2 도전막(145, 245) 하부로 이동하는 산소 원자 수가 증가한다. 제1 및 제2 유전막(143a, 243a)이 필요로 하는 산소 원자 수를 초과하여 산소 원자가 공급되면, 초과 분의 산소 원자가 제1 및 제2 트렌치(135, 235) 내의 제1 및 제2 핀(F1, F2)과 반응할 수 있다. 이에 따라 제1 및 제2 인터페이스막(141, 241)의 두께가 두꺼워지며 트랜지스터의 성능이 열화될 수 있다. 따라서, 제1 및 제2 도전막(145, 245) 상에 제1 및 제2 차단막(147, 247)을 형성하여 어닐링(150) 시 제1 및 제2 도전막(145, 245)을 외부와 차단함으로써 산소 원자의 공급량을 적절하게 조절할 수 있다.
어닐링(150)은 500℃ 내지 1500℃ 온도에서 수행될 수 있다.
제1 및 제2 도전막(145, 245)의 두께는 공급하고자 하는 산소 원자의 개수에 따라 달라질 수 있다.
도 34를 참조하면, 제1 및 제2 차단막(147, 247)을 제거하여, 제1 및 제2 도전막(145, 245)을 노출시킨다.
이어서, 도 35를 참조하면, 제2 영역(Ⅱ)을 덮는 마스크 패턴(1001)을 형성하여, 제 영역(Ⅰ)에 배치된 제1 도전막(145)를 제거한다. 보다 구체적으로는 제1 및 제2 영역(Ⅰ, Ⅱ)을 덮는 마스크층을 형성한 후, 패터닝 공정을 통해 상기 마스크층을 마스크 패턴(1001)으로 패터닝한다. 이어서, 노출된 제1 도전막(145)를 식각 공정을 통해 제거한다. 이에 따라, 제1 유전막(143a)는 노출될 수 있다.
도 36을 참조하면, 제2 영역(Ⅱ)에 배치된 마스크 패턴(1001)을 제거하고, 베이킹 공정(H)을 수행한다. 이에 따라 제1 영역(Ⅰ)에 배치된 제1 유전막(143a) 내에는 제1 공극률 영역(HR)과 제2 공극률 영역(LR)이 형성될 수 있다. 제2 영역(Ⅱ)에서는, 제2 유전막(243a)와 제2 도전막(245) 사이에 산화층(244)이 형성될 수 있다.
제2 공극률 영역(LR)은 제1 공극률 영역(HR)보다 공극률이 높을 수 있다. 제1 공극률 영역(HR)과 제2 공극률 영역(LR)의 공극률은 제1 유전막(143a)이 포함하는 산소가 제거되어 형성되는 산소 공극을 통해 형성될 수 있다.
즉, 본 실시예에 있어서, 베이킹 공정(H) 중에 가해지는 열을 통해, 제1 유전막(143a)의 표면의 물질이 포함하는 산소가 제거되어, 산소 공극(oxygen vacancy)이 형성될 수 있으며, 이러한 유전막(143a)의 노출된 표면의 영역은 제1 유전막(143a)의 스페이서(121) 및 제1 인터페이스막(141)과 접하는 영역과 비교하여 상대적으로 공극률이 높을 수 있다. 따라서, 본 발명에 있어서, 상대적으로 공극률이 높은 영역을 제2 공극률 영역(LR)로 지칭하고, 상대적으로 공극률이 낮은 영역을 제1 공극률 영역(HR)로 지칭했다. 또한, 제1 공극률 영역(HR)과 제2 공극률 영역(LR)이 명확한 경계를 가지고 있는 것으로 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제2 공극률 영역(LR)의 공극률은 연속적으로 변화할 수 있다. 즉, 제2 공극률 영역(LR)의 공극률은, 제2 공극률 영역(LR) 내에서 제1 유전막(143a)의 상면에서 제1 인터페이스막(141)로 이동할수록 작아질 수 있다.
따라서, 제1 유전막(143a) 내에서 제1 인터페이스(141) 또는 제1 스페이서(121)과 인접한 영역은 제1 유전막(143a)의 표면과 비교하여 베이킹 공정(H) 전후에 동일한 공극률을 가질 수 있다. 따라서, 본 실시예에 있어서, 제1 유전막(143a) 내에서 베이킹 공정(H) 전후에 동일한 공극률을 가지는 영역을 제1 공극률 영역(HR)으로 지칭할 수 있고, 베이킹 공정(H) 전후에 공극률이 변화된 영역을 제2 공극률 영역(LR)로 지칭할 수 있다.
또한, 제2 공극률 영역(LR)의 두께(H1)은 제1 유전막(143a) 두께(H1)의 절반 이하일 수 있다. 즉, 제2 공극률 영역(LR)의 두께(H2)은 제1 공극률 영역(HR) 두께(H1-H2)보다 얇을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 발명의 필요에 따라 제1 및 제2 공극률 영역(LR, HR)의 두께는 다양하게 변화할 수 있다.
본 실시예에 있어서, 베이킹 공정(H) 전후에, 제1 유전막(143a)의 제2 공극률 영역(LR)에서 산소 공극률이 변화하므로, 제1 영역(Ⅰ)에 배치된 반도체 장치의 문턱 전압이 조절될 수 있다.
제2 도전막(245) 상에 베이킹 공정(H)을 수행하면, 제2 도전막(245)과 제2 유전막(243a) 사이에 산화충(244)가 형성될 수 있다. 제2 도전막(245), 제2 유전막(243a) 및 산화충(244) 각각이 서로 유사한 두께를 가지고 있는 것으로 도시되었지만, 이에 제한되는 것은 아니며, 베이킹 공정(H)의 수행 시간, 수행 온도를 통해 제2 도전막(245), 제2 유전막(243a) 및 산화충(244) 각각의 두께를 다르게 제어할 수 있다.
베이킹 공정(H) 시에, 제2유전막(243a)가 포함하는 산소 원자들은 제2 도전막(245)로 인해 외부로 탈출할 수 없다. 따라서, 제2 도전막(245)과 제2 유전막(243a) 사이에 산화층(244)가 형성될 수 있다. 산화층(244)는 제2 유전막(243a)이 포함하는 물질이 산화된 물질을 포함할 수 있다. 또한, 산화층(244)는 제2 도전막(245)가 포함하는 물질이 산화된 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
본 실시예에 있어서, 제2 유전막(243a) 상에 산화층(244)이 형성되므로, 산화층(244)를 포함하는 제2 영역(Ⅱ)에 배치된 반도체 장치의 문턱 전압을 제어할 수 있다.
즉, 본 실시예에 있어서, 동일한 베이킹 공정(H)을 통해, 제1 영역(Ⅰ)에서는 표면을 포함하는 영역에서 높은 공극률을 가지는 제1 유전막(143a)을 형성할 수 있고, 제2 영역(Ⅱ)에서는 제2 도전막(245)과 제2 유전막(243a) 사이에 산화층(244)을 형성할 수 있다. 이를 통해, 반도체 장치가 제1 영역(Ⅰ)에서 포함하는 트랜지스터와 제2 영역(Ⅱ)에서 포함하는 트랜지스터 각각의 문턱 전압을 서로 다르게 제어할 수 있다.
도 37을 참조하면, 제2 영역(Ⅱ)에 배치된 제2 도전막(245)를 제거한다. 제2 유전막(243a)의 일부가 산화층(144)로 변화하므로, 제2 유전막(243a)는 제1 유전막(143a)보다 얇을 수 있다. 따라서, 제1 유전막(143a)과 제2 유전막(243a) 각각의 상면은 동일 평면 상에 미배치될 수 있다. 본 실시예서, 산화층(244)와 제2 유전막(243a)를 포함하는 두께가, 제1 유전막(143a) 두께의 약 2배정도인 것으로 도시되었지만, 이는 발명의 설명을 위한 것으로 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 산화층(244)와 제2 유전막(243a)를 포함하는 두께는 제1 유전막(143a) 두께의 1.1배 이하일 수 있다.
이어서, 도 38를 참조하면, 제1 유전막(143a)와 산화층(144) 상에 각각 제1 및 제2 전도막(151a, 261a)을 형성한다. 제1 및 제2 전도막(151a, 261a) 각각 제1 및 제2 트렌치(135, 235)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 또한, 제1 및 제2 전도막(151a, 261a)은 예를 들어, TiN를 포함할 수 있다. 제1 및 제2 전도막(151a, 261a) 상에 각각 제1 및 제2 일함수 조절막(163a, 263a)을 형성한다. 제1 및 제2 일함수 조절막(163a, 263a)은 예를 들어, TiAlC을 포함할 수 있다. 제1 및 제2 일함수 조절막(163a, 263a)은 제1 및 제2 트렌치(135, 235)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다 제1 및 제2 일함수 조절막(163a, 263a) 상에 각각 제1 및 제2 배리어막(165a, 265a)을 형성한다. 제1 및 제2 배리어막(165a, 265a) 각각은 제1 및 제2 트렌치(135, 235)의 측벽과 바닥면을 따라 형성될 수 있다. 제1 및 제2 배리어막(165a, 265a)은 각각 제1 및 제2 핀(F1, F2)의 측벽 상부와 상면을 따라 컨포말하게 형성될 수 있다. 제1 및 제2 배리어막(165a, 265a)은 예를 들어, TiN을 포함할 수 있다
제1 및 제2 배리어막(165a, 265a) 상에 각각 제1 및 제2 금속막(167a, 267a)이 형성된다. 제1 및 제2 금속막(167a, 267a)은 제1 및 제2 트렌치(135, 235)의 나머지 부분을 채울 수 있다. 제1 및 제2 금속막(167a, 267a)은 예를 들어, Al, W 등을 포함할 수 있다.
도 39을 참조하면, 제1 및 제2 게이트 스택(170, 270)를 형성한다. 도 38의 결과물에서, 제1 층간 절연막(130)이 노출되도록 평탄화 공정을 수행하면, 제1 인터페이스막(141), 제1 유전막(143), 제1 전도층(151), 제1 일함수 조절막(163), 제1 배리어막(165) 및 제1 금속막(167)을 포함하는 제1 게이트 스택(170)를 형성할 수 있다. 제1 유전막(143), 제1 전도층(151), 제1 일함수 조절막(163) 및 제1 배리어막(165)은 제1 트렌치(135) 내에서 오목한 형상을 가질 수 있다.
또한, 제2 인터페이스막(241), 제2 유전막(243), 산화층(244), 제2 전도층(261), 제2 일함수 조절막(263), 제2 배리어막(265) 및 제2 금속막(267)을 포함하는 제2 게이트 스택(270)를 형성할 수 있다. 제2 유전막(243), 산화층(244), 제2 전도층(261), 제2 일함수 조절막(263) 및 제2 배리어막(265)은 제2 트렌치(235) 내에서 오목한 형상을 가질 수 있다.
도 40을 참조하면, 제1 및 제2 게이트 스택(170, 270) 상에 각각 제1 및 제2 캡핑막(180, 280)을 형성한다. 구체적으로, 제1 및 제2 캡핑막(180, 280) 각각은 제1 및 제2 게이트 스택(170, 270)상에 형성되고, 제1 및 제2 트렌치(135, 235)를 덮을 수 있다. 제1 및 제2 캡핑막(180, 280)은 질화물(예를 들어, SiN, SiON, SiCON 중 적어도 하나) 또는 산화물을 포함할 수 있다. 제1 및 제2 캡핑막(180, 280) 각각은 제1 및 제2 게이트 스택(170, 270)를 외부와 차단하여 제1 및 제2 게이트 스택(170, 270)의 성능 변화를 방지할 수 있다.
이어서, 도 41을 참조하면, 층간 절연막(130) 상에 제2 층간 절연막(132, 232)을 형성한다. 제2 층간 절연막(132, 232)은 제1 및 제2 캡핑막(180, 280)을 덮을 수 있다. 제2 층간 절연막(132, 232)은 층간 절연막(130)과 동일한 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 42 내지 도 44을 참조하면, 제1 및 제2 소오스/드레인 영역(123, 223) 상에 각각 제1 및 제2 실리사이드막(191, 291)을 형성하고, 제1 및 제2 소오스/드레인 영역(123, 223) 상에 층간 절연막(130)과 제2 층간 절연막(132, 232)을 관통하는 제1 및 제2 컨택(193, 293)을 형성하여 본 실시예에 따른 반도체 장치를 형성할 수 있다. 다만, 이에 본 발명의 기술적 사상이 제한되는 것은 아니다. 제1 및 제2 실리사이드막(191, 291)은 제1 및 제2 소오스/드레인 영역(123, 223)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다. 제1 및 제2 컨택(193, 293)은 예를 들어, W, Al Cu 등을 포함할 수 있다.
본 실시예에 따른 반도체 장치는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에서 각각 제1 및 제2 트랜지스터(TR1, TR2)를 포함할 수 있다. 제1 트랜지스터(TR1)은 제1 유전막(143)으로 인해 문턱 전압이 조절될 수 있고, 제2 트랜지스터(TR2)는 산화층(244)로 인해 문턱 전압이 조절될 수 있다. 따라서, 제1 트랜지스터(TR1)과 제2 트랜지스터(TR2)는 서로 다른 문턱 전압을 가지도록 제어될 수 있다.
도 45은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 45을 참조하면, 본 발명의 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1~11)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 스마트 폰(smart phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 46는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 2는 태블릿 PC를 도시한 것이다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예에 따라 제조된 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판 110: 필드 절연막
130: 층간 절연막 123, 223: 소오스/드레인 영역
121, 221: 스페이서 135, 2355: 트렌치
141, 241: 인터페이스막 143, 243: 유전막
163, 263: 일함수 조절막 165, 265: 배리어막
167, 267: 금속막 170, 270: 게이트 스택

Claims (20)

  1. 제1 영역을 포함하는 기판;
    상기 제1 영역의 기판 상에 배치되고, 제1 공극률 영역과, 상기 제1 공극률 영역보다 높은 공극률을 가지고 상기 제1 공극률 영역의 두께보다 얇은 두께를 가지는 제2 공극률 영역을 포함하는 제1 유전막; 및
    상기 제1 유전막 상에 배치되는 제1 게이트 스택을 포함하는 반도체 장치.
  2. 제 1항에 있어서
    상기 제2 공극률 영역은 상기 제1 게이트 스택과 인접하게 배치되고, 상기 제1 공극률 영역은 상기 제1 게이트 스택과 이격되어 배치된 반도체 장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 공극률 영역과 상기 제2 공극률 영역은 산소 공극을 통해 형성되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판은 상기 제1 영역과 다른 제2 영역을 더 포함하고,
    상기 제2 영역의 기판 상에 배치된 제2 유전막;
    상기 제2 유전막 상에 배치된 산화층; 및
    상기 산화층 상에 배치된 제2 게이트 스택을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 게이트 스택은 순차 적층된 제1 일함수 조절막, 제1 배리어막 및 제1 금속막을 포함하고,
    상기 제2 게이트 스택은 순차 적층된 제2 일함수 조절막, 제2 배리어막 및 제2 금속막을 포함하고,
    상기 제1 일함수 조절막과 상기 제1 유전막은 접촉하고, 상기 제2 일함수 조절막은 상기 산화층과 접촉하고,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막보다 두꺼운 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 일함수 조절막의 상면과 상기 제2 일함수 조절막의 상면은 동일 평면 상에 배치되는 반도체 장치.
  8. 제 5항에 있어서,
    상기 산화층은 상기 제2 유전막이 포함하는 물질의 산화물을 포함하는 반도체 장치.
  9. 제 5항에 있어서,
    상기 제1 및 제2 게이트 스택은 각각 제1 및 제2 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터의 문턱 전압은 서로 다른 반도체 장치.
  10. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역의 기판 상에 배치되고, 제1 공극률 영역과, 상기 제1 공극률 영역보다 높은 공극률을 가지고 상기 제1 공극률 영역의 두께보다 얇은 두께를 가지는 제2 공극률 영역을 포함하는 제1 유전막;
    상기 제2 영역의 기판 상에 배치되고, 제1 공극률을 가지는 제2 유전막;
    상기 제1 유전막 상에 배치되는 제1 게이트 스택; 및
    상기 제2 유전막 상에 배치된 제2 게이트 스택을 포함하고,
    상기 제1 유전막은 상기 제2 유전막보다 두꺼운 반도체 장치.
  11. 제 10항에 있어서,
    상기 제2 공극률 영역은 상기 제1 게이트 스택과 인접하게 배치되고, 상기 제1 공극률 영역은 상기 제1 게이트 스택과 이격되어 배치된 반도체 장치.
  12. 삭제
  13. 제 10항에 있어서,
    상기 제2 유전막과 상기 제2 게이트 스택 사이에 산화층을 더 포함하고, 상기 산화층은 상기 제2 유전막이 포함하는 물질의 산화물을 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 게이트 스택은 순차 적층된 제1 일함수 조절막, 제1 배리어막 및 제1 금속막을 포함하고,
    상기 제2 게이트 스택은 순차 적층된 제2 일함수 조절막, 제2 배리어막 및 제2 금속막을 포함하고,
    상기 제1 일함수 조절막과 상기 제1 유전막은 접촉하고, 상기 제2 일함수 조절막은 상기 산화층과 접촉하고,
    상기 제1 일함수 조절막의 상면은 상기 제2 일함수 조절막의 상면과 동일 평면 상에 배치되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 일함수 조절막은 상기 제2 일함수 조절막보다 두꺼운 반도체 장치.
  16. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역의 기판 상에 배치되는 제1 유전막;
    상기 제2 영역의 기판 상에 배치되는 제2 유전막;
    상기 제1 유전막 상에 배치되고, 상기 제1 유전막과 접촉하는 제1 게이트 스택;
    상기 제2 유전막 상에 배치되고, 상기 제2 유전막과 접촉하는 산화층; 및
    상기 산화층 상에 배치되고, 상기 산화층과 접촉하는 제2 게이트 스택을 포함하고,
    상기 산화층은 상기 제2 유전막이 포함하는 물질의 산화물을 포함하고,
    상기 제1 유전막은, 제1 공극률 영역 및 상기 제1 공극률 영역보다 높은 공극률을 가지고 상기 제1 공극률 영역의 두께보다 얇은 두께를 가지는 제2 공극률 영역을 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제1 유전막은 상기 제2 유전막보다 두꺼운 반도체 장치.
  18. 제 16항에 있어서,
    상기 제2 공극률 영역은 상기 제1 게이트 스택과 인접하게 배치되고, 상기 제1 공극률 영역은 상기 제1 게이트 스택과 이격되어 배치된 반도체 장치.
  19. 삭제
  20. 제 16항에 있어서,
    상기 제1 공극률 영역과 상기 제2 공극률 영역은 상기 제1 유전막이 포함하는 산소의 공극을 통해 형성되는 반도체 장치.
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