JP6211275B2 - 電界効果トランジスタの製造方法 - Google Patents

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Description

本発明は、電界効果トランジスタの製造方法に関する。
小型化、多機能化及び／又は低い製造単価等の特性によって、半導体素子は電子産業で重要な要素として注目を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分され得る。電子産業が高度に発展することによって、半導体素子の特性に対する要求が段々増加されている。例えば、半導体素子に対する高信頼性、高速化及び／又は多機能化等に対して要求が段々増加されている。このような要求特性を充足させるために半導体素子内の構造は段々複雑になり、また、半導体素子は段々高集積化されている。
米国特許公開２０１１／００１４７９１号公報
本発明の目的は、高集積化が可能な電界効果トランジスタの製造方法を提供することにある。
本発明の電界効果トランジスタの製造方法は、第１領域及び第２領域を含む基板を準備する段階、基板を準備する段階の次に基板から突出し第１領域上及び第２領域上のそれぞれにおいて同じ幅である第１幅を有する複数のフィン部を第１領域及び第２領域上に形成する段階、複数のフィン部を第１領域上及び第２領域上に形成する段階の次に第１領域上の複数のフィン部を露出しつつ第２領域上の複数のフィン部を覆う第１マスクパターンを形成する段階、第１マスクパターンを形成する段階の次に第２領域上の複数のフィン部を第１マスクパターンによって覆ったまま第１領域上のフィン部の幅を増加又は減少させる段階、並びに、第１領域上の複数のフィン部の幅を増加又は減少させる段階の次に第１領域上の複数のフィン部上及び第２領域上の複数のフィン部上のそれぞれにゲート誘電パターン及びゲート電極パターンを設ける段階を包含する。本発明の電界効果トランジスタの製造方法では、第１領域上の第２幅を有する複数のフィン部上のゲート誘電パターン及びゲート電極パターンは、第２領域上の第１幅を有する複数のフィン部上のゲート誘電パターン及びゲート電極パターンとは異なる閾値電圧を有する。
本発明の電界効果トランジスタの製造方法は、フィン部の幅を増加又は減少させる段階は、フィン部から半導体層を成長させる段階を包含する。
また、本発明の電界効果トランジスタの製造方法は、フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、半導体層は、素子分離膜を形成する前に形成され得る。
また、本発明の電界効果トランジスタの製造方法では、フィン部を形成する段階は、基板上に第２マスクパターンを形成する段階と、第２マスクパターンをエッチングマスクとして基板をエッチングする段階と、を含み、半導体層は、第１マスクパターン及び第２マスクパターンによって露出された第１フィン部の側壁及び基板上に形成され得る。
また、本発明の電界効果トランジスタの製造方法は、フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、第１マスクパターン及び半導体層は素子分離膜を形成した後に形成され得る。
また、本発明の電界効果トランジスタの製造方法では、半導体層は、素子分離膜及び第１マスクパターンによって露出されたフィン部の上部側壁及び上面上に形成され得る。
また、本発明の電界効果トランジスタの製造方法では、半導体層は、フィン部と格子定数が異なるか、或いはバンドギャップが異なる物質で形成され得る。
また、本発明の電界効果トランジスタの製造方法では、フィン部の幅を増加又は減少させる段階は、第１領域上のフィン部をエッチングする段階を包含する。
また、本発明の電界効果トランジスタの製造方法は、フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、素子分離膜は、フィン部をエッチングした後に形成され得る。
また、本発明の電界効果トランジスタの製造方法では、フィン部を形成する段階は、基板上に第２マスクパターンを形成する段階と、第２マスクパターンをエッチングマスクとして基板をエッチングする段階と、を含み、フィン部をエッチングする段階は、第１マスクパターン及び第２マスクパターンによって露出されたフィン部の側壁及び基板の上面をエッチングする段階を包含する。
また、本発明の電界効果トランジスタの製造方法は、フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、素子分離膜は、フィン部をエッチングする前に形成され、フィン部をエッチングする段階は、第１マスクパターン及び素子分離膜によって露出されたフィン部の上面及び上部側壁をエッチングする段階を包含する。
また、本発明の電界効果トランジスタの製造方法では、フィン部を形成する段階は、基板上に第２マスクパターンを形成する段階と、第２マスクパターンをエッチングマスクとして基板をエッチングする段階を含み、第２マスクパターンを形成する段階は、基板上に第３マスクパターンを形成する段階と、第３マスクパターンの側壁上にスペーサ工程を遂行する段階と、第３マスクパターンを除去する段階と、を包含する。
また、本発明の電界効果トランジスタの製造方法は、スペーサマスクパターンの幅は実質的に同一であり得る。
本発明の電界効果トランジスタの製造方法は、第１領域及び第２領域を有する基板を準備する段階と、基板上に第２幅程度相互離隔され第２幅とは異なる第１幅を有する第１マスクパターンを形成する段階と、第１マスクパターンの間を満たし第２幅を有する第２マスクパターンを形成する段階と、第２領域で第１マスクパターンを除去する段階と、第１領域で第２マスクパターンを除去する段階と、第１領域上の第１マスクパターン及び第２領域上の第２マスクパターンをエッチングマスクとして基板をエッチングする段階と、を包含する。
また、本発明の電界効果トランジスタの製造方法は、第１マスクパターンを形成する段階と、基板上に第３マスクパターンを形成する段階と、第３マスクパターンの側壁上にスペーサ工程を遂行する段階と、第３マスクパターンを除去する段階と、を包含する。
本発明の電界効果トランジスタの製造方法によれば、異なる幅を有する複数のフィン部を備える電界効果トランジスタを容易に製造することができる。これにより、本発明の製造方法により製造される電界効果トランジスタは、複数の閾値電圧を有することができる。
本発明の第１実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図１Ａ−Ａ’線断面図である。 本発明の第１実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図３Ａ−Ａ’線断面図である。 本発明の第１実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図５Ａ−Ａ’線断面図である。 本発明の第１実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図７Ａ−Ａ’線断面図である。 本発明の第１実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図９Ａ−Ａ’線断面図である。 本発明の第１実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図１１Ａ−Ａ’線断面図である。 本発明の第２実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図１３のＡ−Ａ’線断面図である。 本発明の第２実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図１５のＡ−Ａ’線断面図である。 本発明の第２実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図１３のＡ−Ａ’線断面図である。 本発明の第２実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図１９のＡ−Ａ’線断面図である。 本発明の第３実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図２１Ａ−Ａ’線断面図である。 本発明の第３実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図２３のＡ−Ａ’線断面図である。 本発明の第４実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図２５Ａ−Ａ’線断面図である。 本発明の第４実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図２７のＡ−Ａ’線断面図である。 本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図２９のＡ−Ａ’線断面図である。 本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図３１のＡ−Ａ’線断面図である。 本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図３３のＡ−Ａ’線断面図である。 本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図３５のＡ−Ａ’線断面図である。 本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図３７のＡ−Ａ’線断面図である。 本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図３９のＡ−Ａ’線断面図である。 本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図である。 図４１のＡ−Ａ’線断面図である。 本発明の第１実施形態から第５実施形態による電界効果トランジスタを含む電子システムのブロック図である。
本発明の長所及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されることなく、互いに異なる多様な形態に具現でき、単なる実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇によって定義されるだけである。明細書全文にわたって同一参照符号は同一構成要素を称する。
本明細書で、導電性膜、半導体膜、又は絶縁性膜等のある物質膜が他の物質膜又は基板「上」にあると言及される場合に、そのある物質膜は、他の物質膜又は基板上に直接形成され得るか、又はこれらの間にその他の物質膜が介在されることもあり得ることを意味する。また、本明細書の多様な実施形態で「第１」、「第２」、「第３」等の用語が物質膜又は工程段階を記述するために使用されたが、これは単なるいずれか特定物質膜又は工程段階を他の物質膜又は他の工程段階と区別させるために使用されただけであり、膜がこのような用語によって限定されてはならない。
本明細書で使用された用語は実施形態を説明するためのことであり、本発明を制限するものではない。本明細書で、単数形は文句で特別に言及しない限り複数形も含む。明細書で使用される「含む」及び／又は「包含する」は言及された構成要素、段階、動作及び／又は素子は１つ以上の他の構成要素段階、動作及び／又は素子の存在又は追加を排除しない。
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されることではなく、製造工程によって生成される形態の変化も含む。
（第１実施形態）
図１乃至図１２に基づいて本発明の第１実施形態による電界効果トランジスタの製造方法を説明する。図１、図３、図５、図７、図９、及び図１１は、第１実施形態による電界効果トランジスタの製造方法を説明するための斜視図であり、図２、図４、図６、図８、図１０、及び図１２は、各々図１、図３、図５、図７、図９、及び図１１のＡ−Ａ’線断面図である。
図１及び図２に示すように、第１領域ＲＧ１及び第２領域ＲＧ２を含む基板１００が提供され得る。基板１００は、半導体ベース構造（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｂａｓｅｄ ｓｔｒｕｃｔｕｒｅ）を包含することができる。一例として、基板１００は、シリコン基板であるか、或いはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であり得る。第１領域ＲＧ１及び第２領域ＲＧ２は、基板１００の互いに異なる領域を指すことであり、互いに異なる閾値電圧が要求される領域であり得る。一例として、第１領域ＲＧ１はＮＭＯＳトランジスタ領域であり、第２領域ＲＧ２はＰＭＯＳトランジスタ領域であり得る。
基板１００上に第１マスクパターン２０１が形成され得る。第１マスクパターン２０１が形成された基板１００上に第２マスク層２０５が形成され得る。第２マスク層２０５は第１マスクパターン２０１が形成された基板１００の上面に沿って実質的にコンフォーマルに（ｃｏｎｆｏｒｍａｌｌｙ）形成され得る。第１マスクパターン２０１と第２マスク層２０５とは相互エッチング選択性がある物質で形成され得る。一例として、第２マスク層２０５はシリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）及び／又はＳＯＨ（Ｓｐｉｎ Ｏｎ Ｈａｒｄ ｍａｓｋ）の中で選択された少なくとも１つを包含でき、第１マスクパターン２０１は第２マスク層２０５と異なる物質で形成され得る。第１マスクパターン２０１及び第２マスク層２０５は、物理気相蒸着工程（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｐｒｏｃｅｓｓ：ＰＶＤ）、化学気相蒸着工程（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｐｒｏｃｅｓｓ：ＣＶＤ）、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）又はスピンコーティング方法の中で選択された少なくとも１つによって形成され得る。
図３及び図４に示すように、スペーサ工程によって第２マスク層２０５から第２マスクパターン２０６が形成され得る。第２マスクパターン２０６は第１マスクパターン２０１を露出するスペーサ形態であり得る。一例として、スペーサ工程は直進性が強いプラズマエッチング工程を包含することができる。第２マスクパターン２０６は実質的に同一の幅を有することができる。以下、本明細書でフィン部の幅又はマスクパターンの幅は、Ｘ方向の幅を指す。第２マスクパターン２０６によって露出された第１マスクパターン２０１が除去されて第２マスクパターン２０６の間に第１トレンチ１０１が形成され得る。第１マスクパターン２０１の除去は第２マスクパターン２０６のエッチング量を最も少なくし、第１マスクパターン２０１を除去できる選択的エッチング工程を包含することができる。
図５及び図６に示すように、第２マスクパターン２０６をエッチングマスクとして基板１００をエッチングし、第１幅Ｔ１を有する第１フィン部（ｆｉｎ ｐｏｒｔｉｏｎｓ）Ｆ１を形成する。以下、本明細書で、フィン部の幅とはフィン部上部の幅を指す。エッチングにより第１フィン部Ｆ１の間に第２トレンチ１０２が形成され得る。また、エッチングにより第２マスクパターン２０６の上部がラウンドされた表面を有することができる。第１フィン部Ｆ１は、Ｙ方向の幅がＸ方向の幅より大きいライン形状であり得る。基板１００が第１半導体層及び第２半導体層と第１半導体層及び第２半導体層との間に誘電層を含むＳＯＩ基板である場合、誘電層上の第２半導体層をパターニングして第１フィン部Ｆ１が形成され得る。第１フィン部Ｆ１は閾値電圧を調節するドーピングが行われる領域であり得る。一例として、ドーピング工程は、図１及び図２に示すように、第１マスクパターン２０１を形成する前に基板１００の上部に行われる。第１領域ＲＧ１及び第２領域ＲＧ２上に各々複数のフィン部が形成されるが、これとは異なり各々１つのフィン部が提供され得る。第２領域ＲＧ２上の複数の第１フィン部Ｆ１は各々別個のトランジスタを構成するか、複数の第１フィン部Ｆ１が１つのトランジスタを構成することができる。第１領域ＲＧ１上の複数の第２フィン部Ｆ２も各々別個のトランジスタを構成するか、複数の第２フィン部Ｆ２が１つのトランジスタを構成することができる。
図７及び図８に示すように、第２領域ＲＧ２を覆い第１領域ＲＧ１を露出するエピタキシャル防止マスクパターン２１１が形成され得る。エピタキシャル防止マスクパターン２１１は、第１領域ＲＧ１及び第２領域ＲＧ２を覆う図示しないエピタキシャル防止膜及び第３マスクパターン２１３を順に形成した後、第３マスクパターン２１３をエッチングマスクとして第１領域ＲＧ１に形成されたエピタキシャル防止膜を除去することにより形成され得る。一例として、エピタキシャル防止マスクパターン２１１は、第２マスクパターン２０６とエッチング選択性がある物質から形成され得る。一例として、第２マスクパターン２０６は、シリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）及び／又はＳＯＨ（Ｓｐｉｎ Ｏｎ Ｈａｒｄ ｍａｓｋ）の中で選択された少なくとも１つを包含でき、エピタキシャル防止マスクパターン２１１は、第２マスクパターン２０６と異なる物質を包含することができる。第３マスクパターン２１３はシリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジストの中の少なくとも１つを包含することができる。
エピタキシャル防止マスクパターン２１１によって露出された第１領域ＲＧ１上の第１フィン部Ｆ１の幅を増加又は減少させ得る。第１実施形態において、第１領域ＲＧ１上の第１フィン部Ｆ１をシードとするエピタキシャル工程によって第１半導体層ＳＰ１が形成され得る。一例として、第１半導体層ＳＰ１は、分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）、液相エピタキシ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＬＰＥ）、気相エピタキシ（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＶＰＥ）又は有機金属化学蒸着法（ＭＯＣＶＤ）等の方法に形成され得る。第１半導体層ＳＰ１は、第２トレンチ１０２内に実質的にコンフォーマルに形成され得る。一例として、第１半導体層ＳＰ１はエピタキシャル防止マスクパターン２１１及び第２マスクパターン２０６によって露出された第１フィン部Ｆ１の側壁及び基板１００の上面上に形成され得る。以下、本明細書で、基板１００の上面は、特別に明示する場合を除き、第１フィン部Ｆ１の間に形成された第２トレンチ１０２の下面を指す。これにより、第２領域ＲＧ２上の第１フィン部Ｆ１の第１幅Ｔ１より厚い第２幅Ｔ２を有する第２フィン部Ｆ２が形成され得る。以下、本明細書でフィン部の幅は、基板から形成されたフィン部の幅とその表面に形成された半導体層の厚さとの合計により記述される。第１実施形態において、第１フィン部Ｆ１の上面は、第２マスクパターン２０６によって覆われているので、半導体層ＳＰ１の成長が防止され得る。したがって、第１フィン部Ｆ１及び第２フィン部Ｆ２の上面は、基板１００の上面から実質的に同一の第１高さＨ１を有することができる。
フィン電界効果トランジスタは、基板１００の上面から突出するフィン部をボディとして使用して平面トランジスタに比べて相対的に短チャンネル効果が改善され得る。しかし、フィン電界効果トランジスタは、平面トランジスタに比べて相対的に狭いボディを有するので、イオン注入工程による閾値電圧調節が相対的に容易でないことがあり得る。フィン電界効果トランジスタのフィン部の幅を異ならせて形成する場合、トランジスタのボディが互いに異なる体積を有し、イオン注入工程を通じて互いに異なる閾値電圧を有するように設計され得る。本発明の第１実施形態によれば、互いに異なる幅を有するフィン部を複数形成することにより、複数の異なる閾値電圧を有するトランジスタを容易にかつ同時に形成する。
第１半導体層ＳＰ１は、第１フィン部Ｆ１と同一の物質又は第１フィン部Ｆ１と格子定数及び／又はバンドギャップが異なる物質で形成され得る。一例として、第１フィン部Ｆ１は、単結晶シリコン基板の一部であり、第１半導体層ＳＰ１は、ＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、ＩｎＰ、ＧａＡｓ、Ｇｅ、ＳｉＧｅ、及びＳｉＣの中の少なくとも１つを包含することができる。第１半導体層ＳＰ１は、第１フィン部Ｆ１と異なるバンドギャップを有する半導体物質を包含することができる。一例として、第１フィン部Ｆ１は、ＧａＡｓを含み、第１半導体層ＳＰ１は、ＡｌＧａＡｓを包含することができる。第１半導体層ＳＰ１は、第１フィン部Ｆ１と同一の導電形でドーピングされ得る。一例として、第１半導体層ＳＰ１は、エピタキシャル工程と同時（ｉｎ−ｓｉｔｕ）にドーピングされ得る。この場合、第１半導体層ＳＰ１のドーピング濃度は、第１フィン部Ｆ１のドーピング濃度と異なり得る。一例として、第１半導体層ＳＰ１のドーピング濃度は第１フィン部Ｆ１のドーピング濃度より低いことがあり得る。
図９及び図１０に示すように、第２マスクパターン２０６、エピタキシャル防止マスクパターン２１１、及び第３マスクパターン２１３が除去され得る。第２マスクパターン２０６、エピタキシャル防止マスクパターン２１１、及び第３マスクパターン２１３の除去工程は複数の選択的エッチング工程を包含することができる。第２マスクパターン２０６、エピタキシャル防止マスクパターン２１１、及び第３マスクパターン２１３が除去された結果物上の第１フィン部Ｆ１及び第２フィン部Ｆ２の間の第２トレンチ１０２を満たす素子分離膜１１０が形成され得る。素子分離膜１１０は、第１領域ＲＧ１及び第２領域ＲＧ２を覆うように誘電膜を形成された後、第１フィン部Ｆ１及び第２フィン部Ｆ２の上部が露出されるように誘電膜をエッチングして形成され得る。素子分離膜１１０は、高密度プラズマ酸化膜、ＳＯＧ膜（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ Ｌａｙｅｒ）及び／又はＣＶＤ酸化膜であり得る。
図１１及び図１２に示すように、第１フィン部Ｆ１及び第２フィン部Ｆ２上にゲート誘電パターン１４１及びゲート電極パターン１４３が順に形成され得る。ゲート誘電パターン１４１及びゲート電極パターン１４３は、素子分離膜１１０が形成された結果物上に図示しないゲート誘電膜及び図示しないゲート電極膜を順に形成し、マスクを利用してゲート誘電膜及びゲート電極膜を順にエッチングして形成され得る。ゲート誘電パターン１４１は、酸化膜又は酸化窒化膜を包含することができる。一例として、ゲート誘電パターン１４１はシリコン酸化膜であり得る。ゲート誘電パターン１４１はシリコン酸化膜より高い誘電常数（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）を有する高誘電膜を包含することができる。ゲート電極パターン１４３はドーピングされた半導体物質、金属、導電性金属窒化物、及び金属−半導体化合物の中で少なくとも１つを包含することができる。一例として、ゲート誘電パターン１４１及びゲート電極パターン１４３は各々化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング、及び／又は原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成され得る。以後、ゲート電極パターン１４３によって露出された第１フィン部Ｆ１及び第２フィン部Ｆ２の上部に図示しないソース／ドレーン領域が形成され得る。
第１実施形態による電界効果トランジスタの製造方法によれば、異なる幅を有する複数のフィン部を容易にかつ同時に形成する。これにより、この電界効果トランジスタは、複数の閾値電圧を有し、高集積化することができる。
（第２実施形態）
図１３乃至図２０を参照して、本発明の第２実施形態による電界効果トランジスタの製造方法が説明される。図１３、図１５、図１７、及び図１９は、本発明の第２実施形態による電界効果トランジスタの製造方法を説明するための斜視図であり、図１４、図１６、図１８、及び図２０は各々図１３、図１５、図１７、及び図１９のＡ−Ａ’線断面図である。説明を簡単にするために第１実施形態と重複する構成の説明は省略され得る。
図１３及び図１４に示すように、基板１００から突出するように第１フィン部Ｆ１が形成され得る。第１フィン部Ｆ１は、基板１００上に形成された図示しないマスクパターンをエッチングマスクとするエッチング工程によって形成され得る。一例として、第１フィン部Ｆ１は、図１乃至図６を参照して説明された方法によって互いに同一の幅を有するように形成され得る。第１フィン部Ｆ１の下部側壁を覆う素子分離膜１１０が形成され得る。素子分離膜１１０は、第１領域ＲＧ１及び第２領域ＲＧ２を覆うように誘電膜を形成した後、第１フィン部Ｆ１の上部が露出するように誘電膜をエッチングして形成され得る。素子分離膜１１０は高密度プラズマ酸化膜、ＳＯＧ膜（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ Ｌａｙｅｒ）及び／又はＣＶＤ酸化膜であり得る。第２実施形態において、第１フィン部Ｆ１は基板１００の上面上にマスクパターンを形成した後、マスクパターンによって露出された基板１００の上面をシードとするエピタキシャル工程によって形成され得る。この場合、第１フィン部Ｆ１は基板１００と同一の物質又は基板１００と格子定数及び／又はバンドギャップが異なる物質で形成され得る。一例として、基板１００は単結晶シリコン基板であり、第１フィン部Ｆ１はＧｅ、ＳｉＧｅ、又はＳｉＣを包含することができる。
図１５及び図１６に示すように、素子分離膜１１０が形成された結果物上に、第２領域ＲＧ２を覆い、第１領域ＲＧ１を露出するエピタキシャル防止マスクパターン２１１が形成され得る。エピタキシャル防止マスクパターン２１１は、第１領域ＲＧ１及び第２領域ＲＧ２を覆う図示しないエピタキシャル防止膜及び第３マスクパターン２１３を形成した後、第３マスクパターン２１３をエッチングマスクとして第１領域ＲＧ１に形成されたエピタキシャル防止膜を除去して形成され得る。一例として、エピタキシャル防止マスクパターン２１１は、素子分離膜１１０とエッチング選択性がある物質とから形成され得る。一例として、素子分離膜１１０はシリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）及び／又はＳＯＨ（Ｓｐｉｎ Ｏｎ Ｈａｒｄ ｍａｓｋ）の中で選択された少なくとも１つを包含でき、エピタキシャル防止マスクパターン２１１は物質の中の素子分離膜１１０と異なる物質を包含することができる。第３マスクパターン２１３はシリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジストの中の少なくとも１つを包含することができる。
図１７及び図１８に示すように、エピタキシャル防止マスクパターン２１１及び素子分離膜１１０によって露出された第１領域ＲＧ１上の第１フィン部Ｆ１の上部幅を増加又は減少させ得る。第２実施形態において、第１領域ＲＧ１上で素子分離膜１１０によって露出された第１フィン部Ｆ１の上部をシードとするエピタキシャル工程によって、第２半導体層ＳＰ２が形成され得る。一例として、第２半導体層ＳＰ２は分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）、液相エピタキシ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＬＰＥ）、気相エピタキシ（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＶＰＥ）又は有機金属化学蒸着法（ＭＯＣＶＤ）等の方法に形成され得る。第２半導体層ＳＰ２の形成結果、第１領域ＲＧ１上に第２領域ＲＧ２上の第１フィン部Ｆ１の第１幅Ｔ１より厚い第２幅Ｔ２の上部を有する第２フィン部Ｆ２が形成され得る。第２半導体層ＳＰ２を形成した結果、基板１００の上面から第２フィン部Ｆ２の高さＨ２は第１フィン部Ｆ１の高さＨ１より高くなり得る。
第２半導体層ＳＰ２は第１フィン部Ｆ１と同一の物質又は第１フィン部Ｆ１と格子定数及び／又はバンドギャップが異なる物質で形成され得る。一例として、第１フィン部Ｆ１は単結晶シリコン基板であり、第２半導体層ＳＰ２はＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、ＩｎＰ、ＧａＡｓ、Ｇｅ、ＳｉＧｅ、及びＳｉＣの中の少なくとも１つを包含することができる。第２半導体層ＳＰ２は第１フィン部Ｆ１と異なるバンドギャップを有する半導体物質を包含することができる。一例として、第１フィン部Ｆ１はＧａＡｓを含み、第２半導体層ＳＰ２はＡｌＧａＡｓを包含することができる。第２半導体層ＳＰ２は第１フィン部Ｆ１と同一の導電形でドーピングされ得る。一例として、第２半導体層ＳＰ２はエピタキシャル工程と同時にインシッツ（ｉｎ−ｓｉｔｕ）にドーピングされ得る。この場合、第２半導体層ＳＰ２のドーピング濃度は第１フィン部Ｆ１のドーピング濃度と異なり得る。一例として、第２半導体層ＳＰ２のドーピング濃度は第１フィン部Ｆ１のドーピング濃度より低いことがあり得る。
図１９及び図２０に示すように、エピタキシャル防止マスクパターン２１１、及び第３マスクパターン２１３が除去され得る。エピタキシャル防止マスクパターン２１１及び第３マスクパターン２１３が除去された後、第１フィン部Ｆ１及び第２フィン部Ｆ２上にゲート誘電パターン１４１及びゲート電極パターン１４３が順に形成され得る。ゲート誘電パターン１４１及びゲート電極パターン１４３は、図１１及び図１２を参照して説明された工程と同一の方法に形成され得る。
（第３実施形態）
図２１乃至図２４を参照して、本発明の第３実施形態による電界効果トランジスタの製造方法を説明する。図２１及び図２３は本発明の第３実施形態による電界効果トランジスタの製造方法を説明するための斜視図であり、図２２及び図２４は各々図２１及び図２３のＡ−Ａ’線断面図である。説明を簡単にするために第１実施形態又は第２実施形態と重複する構成の説明は省略され得る。
図２１及び図２２に示すように、図５及び図６を参照して説明された結果物上にエッチングマスクパターン２１４が形成され得る。エッチングマスクパターン２１４は第２領域ＲＧ２を覆い、第１領域ＲＧ１を露出することができる。エッチングマスクパターン２１４は第１フィン部Ｆ１が形成された結果物上にエッチングマスク層及び第４マスクパターン２１６を順に形成し、第４マスクパターン２１６をマスクとして第１領域ＲＧ１に形成されたエッチングマスク層を除去して形成され得る。エッチングマスクパターン２１４は第２マスクパターン２０６とエッチング選択性がある物質とで形成され得る。一例として、第２マスクパターン２０６はシリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）及び／又はＳＯＨ（Ｓｐｉｎ Ｏｎ Ｈａｒｄ ｍａｓｋ）の中で選択された少なくとも１つを包含でき、エッチングマスクパターン２１４は物質の中の第２マスクパターン２０６と異なる物質で形成され得る。第４マスクパターン２１６はシリコン酸化物、シリコン窒化物、シリコン酸化窒化物、フォトレジストの中の少なくとも１つを包含することができる。
エッチングマスクパターン２１４及び第２マスクパターン２０６によって露出された第１領域ＲＧ１上の第１フィン部Ｆ１の幅を増加又は減少させ得る。第３実施形態において、第１幅Ｔ１を有する第１フィン部Ｆ１の側壁がエッチングされて第３幅Ｔ３を有する第３フィン部Ｆ３が形成され得る。エッチング工程は、乾式及び／又は湿式エッチング工程を包含することができる。一例として、エッチング工程は等方性エッチング工程を包含することができる。第３幅Ｔ３は第１幅Ｔ１より小さいことがあり得る。第３フィン部Ｆ３の形成の際に、第１領域ＲＧ１で第２トレンチ１０２の下面をなす基板１００の上面が共にエッチングできる。その結果、第１領域ＲＧ１で基板１００の上面と第２領域ＲＧ２で基板１００の上面間には段差Ｈ３が生じることができる。
図２３及び図２４に示すように、第２マスクパターン２０６、エッチングマスクパターン２１４、及び第４マスクパターン２１６が除去され得る。除去工程以後、第１フィン部Ｆ１及び第３フィン部Ｆ３の下部側壁を覆う素子分離膜１１０が形成され得る。第１フィン部Ｆ１及び第３フィン部Ｆ３上にゲート誘電パターン１４１及びゲート電極パターン１４３が順に形成され得る。ゲート誘電パターン１４１及びゲート電極パターン１４３は図１１及び図１２を参照して説明された工程と同一の方法に形成され得る。
（第４実施形態）
図２５乃至図２８を参照して、本発明の第４実施形態による電界効果トランジスタの製造方法を説明する。図２５及び図２７は本発明の第４実施形態による電界効果トランジスタの製造方法を説明するための斜視図であり、図２６及び図２８は各々図２５及び図２７のＡ−Ａ’線断面図である。説明を簡単にするために第１実施形態から第３実施形態と重複する構成の説明は省略され得る。
図２５及び図２６に示すように、図１３及び図１４を参照して説明された結果物上にエッチングマスクパターン２１４が形成され得る。エッチングマスクパターン２１４は第２領域ＲＧ２を覆い、第１領域ＲＧ１を露出することができる。エッチングマスクパターン２１４は第１フィン部Ｆ１が形成された結果物上にエッチングマスク層及び第４マスクパターン２１６を順に形成し、第４マスクパターン２１６をマスクとして第１領域ＲＧ１に形成されたエッチングマスク層を除去して形成され得る。
エッチングマスクパターン２１４及び素子分離膜１１０によって露出された第１領域ＲＧ１上の第１フィン部Ｆ１の上部幅を増加又は減少させ得る。第４実施形態において、第１幅Ｔ１を有する第１フィン部Ｆ１の上部側壁がエッチングされて第３幅Ｔ３の上部を有する第３フィン部Ｆ３が形成され得る。エッチング工程は乾式及び／又は湿式エッチング工程を包含することができる。一例として、エッチング工程は等方性エッチング工程を包含することができる。第３幅Ｔ３は第１幅Ｔ１より小さいことがあり得る。エッチング工程によって、第３フィン部Ｆ３は第１フィン部Ｆ１の第１高さＨ１より低い第４高さＨ４を有することができる。
図２７及び図２８に示すように、エッチングマスクパターン２１４及び第４マスクパターン２１６が除去され得る。除去工程以後、第１フィン部Ｆ１及び第３フィン部Ｆ３上にゲート誘電パターン１４１及びゲート電極パターン１４３が順に形成され得る。ゲート誘電パターン１４１及びゲート電極パターン１４３は図１１及び図１２を参照して説明された工程と同一の方法に形成され得る。
（第５実施形態）
図２９乃至図４２を参照して、本発明の第５実施形態による電界効果トランジスタの製造方法が説明される。図２９、図３１、図３３、図３５、図３７、図３９、及び図４１は本発明の第５実施形態による電界効果トランジスタの製造方法を説明するための斜視図であり、図３０、図３２、図３４、図３６、図３８、図４０及び図４２は、各々図２９、図３１、図３３、図３５、図３７、図３９、及び図４１のＡ−Ａ’線断面図である。説明を簡単にするために第１実施形態から第４実施形態と重複する構成の説明は省略され得る。
図２９及び図３０に示すように、基板１００上に第２マスクパターン２０６が形成され得る。第２マスクパターン２０６は図１乃至図４を参照して説明された工程によってスペーサ形態に形成され得る。第２マスクパターン２０６は、相互に第１トレンチ１０１によって離隔され得る。第２マスクパターン２０６の第４幅Ｔ４は第１トレンチ１０１の下部幅Ｔ５と異なり得る。以下、本明細書でトレンチの幅はトレンチの下部幅を指し、マスクパターンの幅はマスクパターンの下部幅を指す。一例として、第１トレンチ１０１の幅Ｔ５は第２マスクパターン２０６の第４幅Ｔ４より大きくなり得る。
図３１及び図３２に示すように、第１トレンチ１０１を満たす第５マスクパターン２２１が形成され得る。第５マスクパターン２２１は第２マスクパターン２０６を覆う誘電膜を形成した後、第２マスクパターン２０６が露出される時まで平坦化工程を遂行して形成され得る。平坦化工程によって第２マスクパターン２０６の上部がエッチングできる。
図３３及び図３４に示すように、第１領域ＲＧ１を覆い、第２領域ＲＧ２を露出する第６マスクパターン２１７が形成され得る。第６マスクパターン２１７は、第５マスクパターン２２１とエッチング選択性がある物質とで形成され得る。第６マスクパターン２１７によって露出された第２領域ＲＧ２上の第２マスクパターン２０６が選択的に除去され得る。その結果、第２領域ＲＧ２上に第５マスクパターン２２１が残留され、第５マスクパターン２２１は第３トレンチ１０４によって相互離隔され得る。第５マスクパターン２２１の第５幅Ｔ５は第１トレンチ１０１の幅と同一であり得る。第２マスクパターン２０６の第４幅Ｔ４は第３トレンチ１０４の幅と同一であり得る。
図３５及び図３６に示すように、第２領域ＲＧ２を覆い、第１領域ＲＧ１を露出する第７マスクパターン２１９が形成され得る。第７マスクパターン２１９は第３トレンチ１０４を満たすことができる。第７マスクパターン２１９によって露出された第１領域ＲＧ１上の第６マスクパターン２１７及び第５マスクパターン２２１が選択的に除去され、第２マスクパターン２０６は第１領域ＲＧ１上に残留することができる。除去工程によって第２マスクパターン２０６は第１トレンチ１０１によって相互離隔され、第１トレンチ１０１は基板１００を露出することができる。
図３７及び図３８に示すように、第２領域ＲＧ２で第７マスクパターン２１９が除去されて第５マスクパターン２２１が露出され得る。第５マスクパターン２２１の間の第３トレンチ１０４は基板１００を露出することができる。第７マスクパターン２１９の除去は選択的エッチング工程を包含することができる。第７マスクパターン２１９の除去によって第２領域ＲＧ２には第５マスクパターン２２１が残留し、第１領域ＲＧ１の上には第２マスクパターン２０６が残留することができる。第２マスクパターン２０６の第４幅Ｔ４は第５マスクパターン２２１の第５幅Ｔ５と異なり得る。第２マスクパターン２０６の第４幅Ｔ４は第３トレンチ１０４の幅と同一であり、第５マスクパターン２２１の第５幅Ｔ５は第１トレンチ１０１の幅と同一であり得る。
図３９及び図４０に示すように、第２マスクパターン２０６及び第５マスクパターン２２１をエッチングマスクとして基板１００がエッチングできる。エッチング工程の結果、第１領域ＲＧ１には第４幅Ｔ４を有する第１フィン部Ｆ１が形成され、第２領域ＲＧ２には第５幅Ｔ５を有する第２フィン部Ｆ２が形成され得る。第１フィン部Ｆ１は、第４トレンチ１０７によって互いに離隔され、第２フィン部Ｆ２は第５トレンチ１０８によって、相互離隔され得る。第２マスクパターン２０６の上部及び第５マスクパターン２２１の上部はエッチング工程によってラウンド状となるようにエッチングできる。
図４１及び図４２に示すように、第２マスクパターン２０６及び第５マスクパターン２２１が除去され得る。除去工程の後、第４トレンチ１０７及び第５トレンチ１０８を満たし、第１フィン部Ｆ１及び第２フィン部Ｆ２の上部を露出する素子分離膜１１０が形成され得る。第１フィン部Ｆ１及び第２フィン部Ｆ２上にゲート誘電パターン１４１及びゲート電極パターン１４３が順に形成され得る。ゲート誘電パターン１４１及びゲート電極パターン１４３は図１１及び図１２を参照して説明された工程と同一の方法に形成され得る。
図４３は本発明の第１実施形態から第５実施形態によるフィン電界効果トランジスタを含む電子システムのブロック図である。
図４３に示すように、第１実施形態から第５実施形態によるフィン電界効果トランジスタを含む電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置１１３０、インターフェイス１１４０、及びバス１１５０を包含することができる。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０はバス１１５０を通じて互いに結合され得る。バス１１５０はデータが移動される通路に該当する。
コントローラ１１１０は、マイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似な機能を遂行できる論理素子の中の少なくとも１つを含むことができる。入出力装置１１２０は、キーパッド、キーボード、及びディスプレイ装置等を含むことができる。記憶装置１１３０は、データ及び／又は命令語等を格納できる。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行できる。インターフェイス１１４０は有線又は無線形態であり得る。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を包含することができる。ここでは図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上するための動作メモリとして、高速のＤＲＡＭ及び／又はＳＲＡＭ等をさらに包含することもあり得る。第１実施形態から第５実施形態によるフィン電界効果トランジスタは、記憶装置１１３０内に提供されるか、或いはコントローラ１１１０、入出力装置１１２０等の一部として提供され得る。
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全て電子製品に適用され得る。
以上、添付された図面を参照して本発明の実施形態による電界効果トランジスタの製造方法を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須的な特徴を変形することなく、他の具体的な形態に実施できることを理解できる。したがって、上述した実施形態は例示的なことであり、限定的なことではないことを理解しなければならない。
１００ ・・・基板、
１１０ ・・・素子分離膜、
Ｆ１、Ｆ２ ・・・フィン部、
ＳＰ１、ＳＰ２・・・半導体層、
１４１ ・・・ゲート誘電パターン、
１４３ ・・・ゲート電極パターン。

Claims (10)

  1. 第１領域及び第２領域を含む基板を準備する段階と、
    前記基板を準備する段階の後、前記基板から突出し前記第１領域上及び前記第２領域上のそれぞれにおいて同じ幅である第１幅を有する複数のフィン部を前記第１領域上及び前記第２領域上に形成する段階と、
    複数のフィン部を前記第１領域上及び前記第２領域上に形成する段階の後、前記第１領域上の複数の前記フィン部を露出しつつ前記第２領域上の複数の前記フィン部を覆う第１マスクパターンを形成する段階と、
    前記第１マスクパターンを形成する段階の後、前記第２領域上の複数の前記フィン部を前記第１マスクパターンによって覆ったまま前記第１領域上の前記フィン部の幅が第１幅とは異なる大きさの第２幅となるよう前記第１領域上の複数の前記フィン部の幅を増加又は減少させる段階と、
    前記第１領域上の複数の前記フィン部の幅を増加又は減少させる段階の後、前記第１領域上の複数の前記フィン部上及び前記第２領域上の複数の前記フィン部上のそれぞれにゲート誘電パターン及びゲート電極パターンを設ける段階と、
    を含み、
    前記第１領域上の第２幅を有する複数の前記フィン部上のゲート誘電パターン及びゲート電極パターンは、前記第２領域上の第１幅を有する複数の前記フィン部上のゲート誘電パターン及びゲート電極パターンとは異なる閾値電圧を有する電界効果トランジスタの製造方法。
  2. 前記フィン部の幅を増加又は減少させる段階は、前記フィン部から半導体層を成長させる段階を含むことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  3. 前記フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、
    前記半導体層は、前記素子分離膜を形成する前に形成されることを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  4. 前記フィン部を形成する段階は、
    前記基板上に第２マスクパターンを形成する段階と、
    前記第２マスクパターンをエッチングマスクとして前記基板をエッチングする段階と、
    を含み、
    前記半導体層は、前記第１マスクパターン及び前記第２マスクパターンによって露出された前記フィン部の側壁及び前記基板上に形成されることを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
  5. 前記フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、
    前記第１マスクパターン及び前記半導体層は、前記素子分離膜を形成した後に形成されることを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
  6. 前記フィン部の幅を増加又は減少させる段階は、前記第１領域上の前記フィン部をエッチングする段階を含むことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
  7. 前記フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、
    前記素子分離膜は、前記フィン部をエッチングした後に形成されることを特徴とする請求項６に記載の電界効果トランジスタの製造方法。
  8. 前記フィン部を形成する段階は、
    前記基板上に第２マスクパターンを形成する段階と、
    前記第２マスクパターンをエッチングマスクとして前記基板をエッチングする段階と、
    を含み、
    前記フィン部をエッチングする段階は、前記第１マスクパターン及び前記第２マスクパターンによって露出された前記フィン部の側壁及び前記基板の上面をエッチングする段階を含むことを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
  9. 前記フィン部の下部側壁上に素子分離膜を形成する段階をさらに含み、
    前記素子分離膜は、前記フィン部をエッチングする前に形成され、
    前記フィン部をエッチングする段階は、前記第１マスクパターン及び前記素子分離膜によって露出された前記フィン部の上面及び上部側壁をエッチングする段階を含むことを特徴とする請求項６に記載の電界効果トランジスタの製造方法。
  10. 前記フィン部を形成する段階は、
    前記基板上に第２マスクパターンを形成する段階と、
    前記第２マスクパターンをエッチングマスクとして前記基板をエッチングする段階と、
    を含み、
    前記第２マスクパターンを形成する段階は、
    前記基板上に第３マスクパターンを形成する段階と、
    前記第３マスクパターンの側壁上にスペーサー工程を遂行する段階と、
    前記第３マスクパターンを除去する段階と、
    を含むことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
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Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843244B1 (ko) * 2007-04-19 2008-07-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9564367B2 (en) * 2012-09-13 2017-02-07 Globalfoundries Inc. Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices
US9159832B2 (en) * 2013-03-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor fin structures and methods for forming the same
US8841178B1 (en) * 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
CA2938783A1 (en) * 2013-04-18 2014-10-23 Ripon Kumar DEY Method of fabricating nano-scale structures and nano-scale structures fabricated using the method
US9263282B2 (en) * 2013-06-13 2016-02-16 United Microelectronics Corporation Method of fabricating semiconductor patterns
US9385048B2 (en) * 2013-09-05 2016-07-05 United Microelectronics Corp. Method of forming Fin-FET
US10090304B2 (en) * 2013-09-25 2018-10-02 Intel Corporation Isolation well doping with solid-state diffusion sources for FinFET architectures
US9105478B2 (en) * 2013-10-28 2015-08-11 Globalfoundries Inc. Devices and methods of forming fins at tight fin pitches
US9121890B2 (en) * 2013-10-30 2015-09-01 Globalfoundries Inc. Planar metrology pad adjacent a set of fins of a fin field effect transistor device
US9337258B2 (en) * 2013-12-20 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR102366087B1 (ko) 2013-12-23 2022-02-23 인텔 코포레이션 다수의 핀 피치 구조에 걸쳐 곧고, 높고, 균일한 핀을 위한 진보된 에칭 기법
US9391077B2 (en) 2014-02-10 2016-07-12 International Business Machines Corporation SiGe and Si FinFET structures and methods for making the same
KR20160134655A (ko) * 2014-03-24 2016-11-23 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
US9431537B2 (en) 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
JP6344094B2 (ja) * 2014-07-02 2018-06-20 富士通セミコンダクター株式会社 半導体装置の製造方法
US9659827B2 (en) * 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
KR102219678B1 (ko) * 2014-08-12 2021-02-25 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR101628197B1 (ko) * 2014-08-22 2016-06-09 삼성전자주식회사 반도체 소자의 제조 방법
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102227128B1 (ko) * 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9412838B2 (en) * 2014-09-30 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Ion implantation methods and structures thereof
KR102245133B1 (ko) 2014-10-13 2021-04-28 삼성전자 주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102168302B1 (ko) * 2014-11-21 2020-10-22 삼성전자주식회사 3차원 채널을 이용하는 반도체 장치
US9343370B1 (en) * 2014-11-28 2016-05-17 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US9666716B2 (en) * 2014-12-15 2017-05-30 Sang U. Kim FinFET transistor
KR102312346B1 (ko) * 2015-02-23 2021-10-14 삼성전자주식회사 반도체 소자 형성 방법
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102352154B1 (ko) * 2015-03-03 2022-01-17 삼성전자주식회사 집적회로 소자
KR102307467B1 (ko) * 2015-03-20 2021-09-29 삼성전자주식회사 액티브 핀을 포함하는 반도체 장치
KR102352155B1 (ko) * 2015-04-02 2022-01-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102270916B1 (ko) * 2015-04-06 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102342847B1 (ko) * 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN104779169B (zh) * 2015-04-22 2017-12-08 上海华力微电子有限公司 一种双工作电压FinFET结构器件的制造方法
KR102372167B1 (ko) * 2015-04-24 2022-03-07 삼성전자주식회사 반도체 장치
US9478661B1 (en) * 2015-04-27 2016-10-25 Globalfoundries Inc. Semiconductor device structures with self-aligned fin structure(s) and fabrication methods thereof
KR102380818B1 (ko) * 2015-04-30 2022-03-31 삼성전자주식회사 반도체 소자
KR102398862B1 (ko) * 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102392695B1 (ko) * 2015-05-26 2022-05-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9601378B2 (en) * 2015-06-15 2017-03-21 International Business Machines Corporation Semiconductor fins for FinFET devices and sidewall image transfer (SIT) processes for manufacturing the same
KR102449901B1 (ko) * 2015-06-23 2022-09-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102393321B1 (ko) * 2015-06-25 2022-04-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI671819B (zh) 2015-07-01 2019-09-11 聯華電子股份有限公司 半導體裝置及其製作方法
US9397005B1 (en) * 2015-07-20 2016-07-19 International Business Machines Corporation Dual-material mandrel for epitaxial crystal growth on silicon
US9865597B2 (en) * 2015-09-08 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device having fin and dual liner
US9466484B1 (en) * 2015-09-21 2016-10-11 United Microelectronics Corp. Manufacturing method of semiconductor device
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
KR20170050056A (ko) * 2015-10-29 2017-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US9786563B2 (en) * 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US9425108B1 (en) 2015-12-05 2016-08-23 International Business Machines Corporation Method to prevent lateral epitaxial growth in semiconductor devices
US9590074B1 (en) * 2015-12-05 2017-03-07 International Business Machines Corporation Method to prevent lateral epitaxial growth in semiconductor devices
CN106098623B (zh) * 2016-06-17 2019-10-01 中国科学院微电子研究所 具有高质量外延层的半导体器件及其制造方法
WO2017096780A1 (zh) 2015-12-07 2017-06-15 中国科学院微电子研究所 具有高质量外延层的半导体器件及其制造方法
CN108369925B (zh) * 2015-12-22 2023-10-31 英特尔公司 基于鳍的iii-v/si或ge cmos sage集成
JP6591291B2 (ja) 2016-01-07 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6620034B2 (ja) * 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11018254B2 (en) 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
US9679897B1 (en) * 2016-04-04 2017-06-13 International Business Machines Corporation High density nanofluidic structure with precisely controlled nano-channel dimensions
US9704859B1 (en) * 2016-05-06 2017-07-11 International Business Machines Corporation Forming semiconductor fins with self-aligned patterning
TWI686850B (zh) * 2016-05-19 2020-03-01 聯華電子股份有限公司 半導體裝置及其製作方法
US10014391B2 (en) * 2016-06-28 2018-07-03 International Business Machines Corporation Vertical transport field effect transistor with precise gate length definition
US9773870B1 (en) * 2016-06-28 2017-09-26 International Business Machines Corporation Strained semiconductor device
US9882052B2 (en) * 2016-06-30 2018-01-30 Globalfoundries Inc. Forming defect-free relaxed SiGe fins
US10269938B2 (en) * 2016-07-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a doped passivation layer
DE102017117454B4 (de) 2016-08-02 2022-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zu ihrer Herstellung
US10032877B2 (en) * 2016-08-02 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
CN107706111B (zh) * 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10559501B2 (en) * 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
CN107919287A (zh) * 2016-10-11 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10276691B2 (en) 2016-12-15 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Conformal transfer doping method for fin-like field effect transistor
TWI746673B (zh) 2016-12-15 2021-11-21 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置及其共形傳遞摻雜方法
CN207396531U (zh) 2017-01-31 2018-05-22 杭州探真纳米科技有限公司 一种悬臂末端纳米探针
CN109390397B (zh) * 2017-08-03 2023-03-10 联华电子股份有限公司 半导体元件及其制作方法
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
CN109671778B (zh) * 2017-10-16 2022-01-11 中芯国际集成电路制造(上海)有限公司 鳍式半导体器件及其形成方法
US10790380B2 (en) 2017-10-20 2020-09-29 Mediatek Inc. Semiconductor chip and manufacturing method thereof
US10790196B2 (en) 2017-11-09 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage tuning for fin-based integrated circuit device
US10680084B2 (en) 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
WO2019135766A1 (en) * 2018-01-08 2019-07-11 Intel Corporation Stacked transistor architecture having diverse fin geometry
TWI750316B (zh) * 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
US10734478B2 (en) 2018-03-19 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102592872B1 (ko) 2018-04-10 2023-10-20 삼성전자주식회사 반도체 장치
US10546770B2 (en) * 2018-05-02 2020-01-28 Varian Semiconductor Equipment Associates, Inc. Method and device isolation structure in finFET
US10665514B2 (en) * 2018-06-19 2020-05-26 International Business Machines Corporation Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal
US10964684B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Multiple fin height integrated circuit
CN110858565B (zh) * 2018-08-24 2022-06-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11569231B2 (en) 2019-03-15 2023-01-31 Intel Corporation Non-planar transistors with channel regions having varying widths
US11158726B2 (en) * 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
CN112786452B (zh) * 2019-11-08 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113113360B (zh) * 2020-01-13 2022-11-18 中芯国际集成电路制造（天津）有限公司 半导体器件及其形成方法
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US20230079586A1 (en) * 2021-09-13 2023-03-16 Intel Corporation Selectively thinned gate-all-around (gaa) structures

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3543946B2 (ja) * 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
US6995412B2 (en) * 2002-04-12 2006-02-07 International Business Machines Corporation Integrated circuit with capacitors having a fin structure
US7378710B2 (en) * 2002-12-19 2008-05-27 International Business Machines Corporation FinFET SRAM cell using inverted FinFET thin film transistors
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
JP2005006227A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp 低雑音増幅器
WO2005020325A1 (ja) * 2003-08-26 2005-03-03 Nec Corporation 半導体装置及びその製造方法
US7224029B2 (en) 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7754560B2 (en) * 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US7709303B2 (en) * 2006-01-10 2010-05-04 Freescale Semiconductor, Inc. Process for forming an electronic device including a fin-type structure
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US7612405B2 (en) 2007-03-06 2009-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of FinFETs with multiple fin heights
US20080258206A1 (en) * 2007-04-17 2008-10-23 Qimonda Ag Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same
JP4461154B2 (ja) 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US20090057846A1 (en) * 2007-08-30 2009-03-05 Doyle Brian S Method to fabricate adjacent silicon fins of differing heights
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
US7927938B2 (en) * 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
JP5301912B2 (ja) * 2008-07-31 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7906802B2 (en) * 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
US7829466B2 (en) 2009-02-04 2010-11-09 GlobalFoundries, Inc. Methods for fabricating FinFET structures having different channel lengths
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
JP5166458B2 (ja) * 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8618556B2 (en) * 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
JP5646416B2 (ja) * 2011-09-01 2014-12-24 株式会社東芝 半導体装置の製造方法

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