JP6344094B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

ＦｉｎＦＥＴ（フィン電界効果トランジスタ）は、空乏型立体トランジスタであり、シリコン基板の主面において垂直な方向に突出して形成されるフィン状の半導体突起を有している。フィン状の半導体突起は、例えば、その周囲に埋め込まれる埋込絶縁膜をエッチングすることにより一部が露出する構造となっている。フィン状の半導体突起のうち埋込絶縁膜から露出する領域の一部の側面と上面の上にはゲート絶縁膜を介してゲート電極が形成される。ゲート幅は、埋込絶縁膜から露出した半導体突起の高さによって決まる。ソース／ドレイン領域は、ゲート電極の両側のフィン状の半導体突起に形成される。なお、ＦｉｎＦＥＴが形成される基板としてＳＯＩ (Silicon on Insulator)基板も使用される。

ＦｉｎＦＥＴによれば、フィンを高くすることで、フットプリントを増やすことなく、実効チャネル幅を増加させることができる。また、ゲート電極によるポテンシャル制御性がよく、プレーナトランジスタと比較すると、短チャネル効果に強く、チャネル濃度を低減することができ、特性の不均一性を低減することができる。ＦｉｎＦＥＴの閾値電圧は、ゲート電極の下方のチャネル領域に導入するｐ型不純物又はｎ型不純物の不純物濃度を高くしたり低くしたりすることにより調整される。

ＦｉｎＦＥＴのオフリークを押さえて閾値電圧を制御するためにチャネル濃度とフィン幅の関係式からフィン状の半導体突起の幅を規定することが知られている。さらに、フィン状の半導体突起の高さの異なるＦｉｎＦＥＴを準備しゲート幅を大きくすることにより閾値電圧のばらつきを抑制することが知られている。

特開２００４−２１４４１３号公報 特開２０１３−２２９６１１号公報

しかしながら、閾値電圧の調整のためにフィン状の半導体突起の幅や高さを個別に制御性良く調整することは難しい。

本発明の目的は、フィン状の半導体突起の幅にばらつきが発生してもトランジスタ特性を目標に合わせ易くすることができる半導体装置の製造方法を提供することにある。

実施形態の１つの観点によれば、半導体基板をエッチングし、フィン状の半導体突起を形成する工程と、前記半導体突起の側面に第１導電型半導体膜を形成する工程と、前記第１導電型半導体膜内の第１導電型不純物を前記半導体突起内に拡散する工程と、前記半導体突起と前記第１導電型半導体膜から形成される半導体フィンの側面及び上面の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体フィンにソース領域とドレイン領域を形成する工程と、を含み、前記第１導電型半導体膜は、前記拡散する工程前は非晶質シリコンであって、前記拡散する工程で結晶化されることを特徴とする半導体装置の製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。

本実施形態によれば、フィン状の半導体突起の幅にばらつきが発生してもトランジスタ特性を目標に合わせ易くすることができる。

図１は、実施形態に係る半導体装置の製造方法の一例を示す平面図である。 図２は、実施形態に係る半導体装置の製造方法の一例を示す平面図である。 図３は、実施形態に係る半導体装置の製造方法のうちゲート電極が形成される部分及びその周辺部分の形成工程の一例を示す断面図である。 図４は、実施形態に係る半導体装置の製造方法のうちゲート電極が形成される部分及びその周辺部分の形成工程の一例を示す断面図である。 図５は、実施形態に係る半導体装置の製造方法のうちゲート電極が形成される部分及びその周辺部分の形成工程の一例を示す断面図である。 図６は、実施形態に係る半導体装置の製造方法のうちゲート電極が形成される部分及びその周辺部分の形成工程の一例を示す断面図である。 図７は、実施形態に係る半導体装置の製造方法のうちゲート電極が形成される部分及びその周辺部分の形成工程の一例を示す断面図である。 図８は、実施形態に係る半導体装置の製造方法のうちドレイン領域、ゲート電極、ソース領域の形成工程の一例を示す断面図である。 図９は、実施形態に係る半導体装置の製造方法のうちドレイン領域、ゲート電極、ソース領域の形成工程の一例を示す断面図である。 図１０は、実施形態に係る半導体装置の製造方法のうちドレイン領域、ゲート電極、ソース領域の形成工程の一例を示す断面図である。 図１１は、実施形態に係る半導体装置の製造方法のうちドレイン領域、ゲート電極、ソース領域の形成工程の一例を示す断面図である。 図１２は、比較例に係る半導体装置の製造方法により形成されるＦｉｎＭＯＳトランジスタのゲート長と閾値電圧の関係の一例を示す特性図である。 図１３は、実施形態に係る半導体装置の製造方法により形成されるＦｉｎＭＯＳトランジスタのゲート長と閾値電圧の関係の一例を示す特性図である。 図１４は、実施形態に係る半導体装置の製造方法の変形例のうちゲート電極が形成される部分及びその周辺部分を示す断面図である。

以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。

図１、図２は、本実施形態に係る半導体装置の製造方法を示す平面図である。図３〜図７は、本実施形態に係る半導体装置の製造方法のうちゲート電極の形成部分及びその周辺の形成工程を示す断面図であり、図１（ａ）のＩ−Ｉ線、II−II線に沿った断面図である。図８〜図１１は、本実施形態に係る半導体装置のうちＭＯＳトランジスタのソース領域、ゲート電極、ドレイン領域の形成部分及びその周辺の形成工程を示す断面図であり、図１（ａ）のIII-III線に沿った断面図である。

次に、図１（ａ）、図３（ａ）に示す構造を形成するまでの工程を説明する。
まず、図３（ａ）に示すように、半導体基板として例えばシリコン基板１を用い、シリコン基板１の主面上に、絶縁膜として例えば酸化シリコン膜２を形成する。酸化シリコン膜２は、シリコン基板１の主面を熱酸化して形成されてもよいし、ＣＶＤ法により形成されてもよく、次に形成される窒化シリコン膜３が最終的に除去される前にサイドエッチングが進まないように厚さ約１ｎｍ以下に薄く形成される。続いて、酸化シリコン膜２上に、窒化シリコン膜３、アモルファス（ａ−）シリコン（Ｓｉ）膜４及び酸化炭化シリコン（ＳｉＯＣ）膜５をＣＶＤ法により順に形成する。

さらに、ＳｉＯＣ膜５上にフォトレジストを塗布し、これに露光、現像等を施し、トランジスタ形成領域に複数の直線状のストライプパターン６ａ〜６ｄを有するレジストパターンを形成する。複数のストライプパターン６ａ〜６ｄは、図１（ａ）、図３（ａ）に示すように、シリコン基板１における第１の標準電圧領域Ａ、第１の低電圧領域Ｂ、第２の標準電圧領域Ｃ、第２の低電圧領域Ｄのそれぞれに間隔をおいて複数形成される。複数のストライプパターン６ａ〜６ｄの各々の幅は、例えば数ｎｍ〜数十ｎｍの範囲内で予め定めた幅、例えば２０ｎｍの線幅に形成される。

次に、図３（ｂ）に示す構造を形成するまでの工程を説明する。
まず、複数のストライプパターン６ａ〜６ｄをマスクに使用してＳｉＯＣ膜５をエッチングする。ＳｉＯＣ膜５は、フッ素含有ガス、例えばフッ素系ガスと窒素系ガス、例えばＣＦ_４とＣ_４Ｆ_８とＮ_２の混合ガスを使用するドライエッチング法によりエッチングされる。これにより、ストライプパターン６ａ〜６ｄの平面形状をＳｉＯＣ膜５に転写し、複数のストライプ形状のＳｉＯＣパターン５ａ〜５ｄを形成する。

さらに、複数のＳｉＯＣパターン５ａ〜５ｄをハードマスクに使用してａ−Ｓｉ膜４をエッチングし、ＳｉＯＣパターン５ａ〜５ｄの平面形状をａ−Ｓｉ膜４に転写する。ａ−Ｓｉ膜４のエッチングは、例えば塩素含有ガスを使用するドライエッチング法により施される。これにより、第１、第２の標準電圧領域Ａ、Ｃと第１、第２の低電圧領域Ｂ、Ｄにおいて、ストライプ状のａ−Ｓｉパターン４ａ〜４ｄが形成される。

次に、ストライプ状のａ−Ｓｉパターン４ａ〜４ｄをハードマスクに使用して窒化シリコン膜３をエッチングし、ストライプ状のａ−Ｓｉパターン４ａ〜４ｄの形状を窒化シリコン膜３に転写する。これにより、第１、第２の標準電圧領域Ａ、Ｃと第１、第２の低電圧領域Ｂ、Ｄの各々に、ストライプ状の複数の窒化シリコンパターン３ａ〜３ｄが形成される。窒化シリコン膜３のエッチングは、例えば、フッ素含有ガスを使用してドライエッチングにより施される。フッ素含有ガスは、さらにＳｉＯＣ膜５、酸化シリコン膜２もエッチングする。これにより、窒化シリコンパターン３ａ〜３ｄに覆われない領域からシリコン基板１が露出するとともに、窒化シリコンパターン３ａ〜３ｄの上でａ−Ｓｉパターン４ａ〜４ｄが露出する。

次に、複数の窒化シリコンパターン３ａ〜３ｄをハードマスクに使用してシリコン基板１を例えば約２００ｎｍの深さまでエッチングし、複数の窒化シリコンパターン３ａ〜３ｄの下にシリコン基板１をフィン状に残す。これにより、第１の標準電圧領域Ａに複数のフィン状の第１の半導体突起１ａが形成され、第１の低電圧領域Ｂに複数のフィン状の第２の半導体突起１ｂが形成される。また、第２の標準電圧領域Ｃにフィン状の第３の半導体突起１ｃが形成され、第２の低電圧領域Ｄにフィン状の第４の半導体突起１ｄが形成される。また、第１〜第４の半導体突起１ａ〜１ｄはシリコン基板１の凹部１ｕに囲まれる。なお、第１〜第４の半導体突起１ａ〜１ｄの高さは、その上面が窒化シリコンパターン３ａ〜３ｄに覆われているので、加工によるばらつきは生じにくい。

なお、シリコン基板１のうち少なくとも第１〜第４の半導体突起１ａ〜１ｄが形成される領域は、真性半導体、或いは、ｐ型不純物とｎ型不純物がほぼ同じ個数で互いに補償し合ってｎ型、ｐ型のいずれでもない半導体となるように形成されることが好ましい。なお、ｐ型とｎ型のうち一方は第１導電型であり他方が第２導電型である。

シリコン基板１のエッチングは、例えば塩素含有ガスを使用するドライエッチングにより施される。このエッチング時には、ａ−Ｓｉパターン４ａ〜４ｄが同時にエッチングされてそれらの下の窒化シリコンパターン３ａ〜３ｈの上面が露出する。

次に、図３（ｃ）に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１における第１〜第４の半導体突起１ａ〜１ｄとそれらの上の窒化シリコンパターン３ａ〜３ｄと凹部１ｕの表面に、絶縁性の第１保護膜８として酸化シリコン膜をＣＶＤ法により例えば約２０ｎｍの厚さに形成する。その後に、第１保護膜８の上にフォトレジストを塗布し、これに露光、現像を施す。これにより、第１保護膜８のうち、第１の標準電圧領域Ａ内の第１の半導体突起１ａとその周辺の領域を露出する開口部９ａを有するレジストパターン９を形成する。

次に、図４（ａ）に示すように、開口部９ａを通して第１の半導体突起１ａとその周辺領域の上にある第１保護膜８をエッチングにより選択的に除去する。これより、第１の標準電圧領域Ａにおける第１の半導体突起１ａの両側面とその上の窒化シリコンパターン３ａとその周辺領域のシリコン基板１の凹部１ｕを露出させる開口部８ａを第１保護膜８に形成する。酸化シリコンよりなる第１保護膜８は、例えばフッ素系ガスを使用するドライエッチング法と緩衝フッ酸によりエッチングされる。その後にレジストパターン９を除去する。

次に、図４（ｂ）に示すように、第１保護膜８をマスクに使用し、開口部８ａを通して第１の半導体突起１ａの側面及びその周囲のシリコン基板１の凹部１ｕの底面の上に、ｐ型不純物含有半導体膜としてｐ型シリコン膜１１をエピタキシャル成長させる。第１の半導体突起１ａの上面は、窒化シリコン膜に覆われているので、ｐ型シリコン膜１１の形成が防止される。エピタキシャル成長は、例えばシラン系ガス、例えば、トリクロロシラン（ＳｉＨＣｌ_３）や四塩化シラン（ＳｉＣｌ_４）、シラン（ＳｉＨ_４）ガスのいずれかにｐ型不純物ドーパントガスであるジボラン（Ｂ_２Ｈ_６）を添加した反応ガスを用い、水素などのキャリアガスにより反応室に供給して気相成長させる。

ｐ型シリコン膜１１に含まれるｐ型不純物、例えば硼素（Ｂ）の濃度は例えば１×１０^１８／ｃｍ^３〜２×１０^１９／ｃｍ^３の範囲内で予め定められた値に設定される。また、ｐ型シリコン膜１１は、予め定められた厚さ、例えば１ｎｍ〜１０ｎｍの範囲、例えば約２ｎｍの厚さに形成される。これにより、第１の半導体突起１ａの両側面とその周囲の凹部１ｕの底面には、予め定められた総個数でｐ型不純物が上から供給される。この場合、ｐ型シリコン膜１１内のｐ型不純物の個数は、第１の半導体突起１ａの側面に沿った面方向でほぼ均一な分布になっていることが好ましい。

次に、図４（ｃ）に示す構造を形成するまでの工程について説明する。
まず、第１保護膜８と第１のｐ型シリコン膜１１と窒化シリコンパターン３ａの上に、絶縁性の第２保護膜１２として例えば第１保護膜８と同じ材料の膜を例えばＣＶＤ法により例えば約２０ｎｍの厚さに形成する。

その後に、第２保護膜１２の上にフォトレジストを塗布し、これに露光、現像等を施す。これにより、第２保護膜１２のうち、第２の標準電圧領域Ｃ内の第３の半導体突起１ｃの上とその周辺の部分を露出する開口部１３ａを有するレジストパターン１３を形成する。

次に、レジストパターン１３の開口部１３ａを通して第２の標準電圧領域Ｃ内の第３の半導体突起１ｃとその周辺領域の上にある第１、第２保護膜８、１２をエッチングにより除去する。酸化シリコンよりなる第１、第２保護膜８、１２は、例えばドライエッチング法と緩衝フッ酸によりエッチングされる。これより、第３の半導体突起１ｃとその上の窒化シリコンパターン３ｃとその周辺領域のシリコン基板１を露出させる開口部１２ａを形成する。その後にレジストパターン１３を除去する。

次に、図５（ａ）に示すように、第１、第２保護膜８、１２をマスクに使用し、開口部１２ａを通して第３の半導体突起１ｃの両側面及びその周囲の凹部１ｕの底面の上に、ｎ型不純物含有半導体としてｎ型シリコン膜１４を選択的にエピタキシャル成長させる。

第３の半導体突起１ｃの上面は、窒化シリコンパターン３ｃに覆われているので、ｎ型シリコン膜１４の形成が防止される。エピタキシャル成長は、例えばシラン系ガス、例えばトリクロロシラン（ＳｉＨＣｌ_３）ガスにｎ型不純物ドーパントガスであるフォスフィン（ＰＨ_３）やアルシン（ＡｓＨ_３）を添加した反応ガスを用い、水素などのキャリアガスにより反応室に供給して気相成長させる。

ｎ型シリコン膜１４に含まれるｎ型不純物、例えばリン（Ｐ）の濃度は例えば１×１０^１８／ｃｍ^３〜２×１０^１９／ｃｍ^３の範囲内で予め定められた量に設定される。また、ｎ型シリコン膜１４は、予め定められた厚さ、例えば１ｎｍ〜１０ｎｍの範囲、例えば約２ｎｍの厚さに形成される。これにより、第３の半導体突起１ｃの両側面とその周囲の凹部１ｕの底面には、予め定められた総個数のｎ型不純物が上から供給される。この場合、ｎ型シリコン膜１４内のｎ型不純物の個数は、第３の半導体突起１ｃの側面に沿った面方向でほぼ均一な分布になっていることが好ましい。

ｐ型シリコン膜１１のｐ型不純物濃度は、第１の半導体突起１ａに近いほど濃度が高くなる分布となるように形成されてもよい。また、ｐ型シリコン膜１１の露出側の表層は酸化されるおそれもあるのでアンドープ層であってもよい。これらについては、ｎ型シリコン膜１４も同様である。なお、ｐ型シリコン膜１１、ｎ型シリコン膜１４の形成直後は、それぞれ、単結晶シリコンに限られるものではなく、後のアニール処理により結晶化される非晶質シリコンであってもよい。

次に、図１（ｂ）、図５（ｂ）に示すように、酸化シリコン膜からなる第１、第２の保護膜８、１２を緩衝フッ酸により除去すると、シリコン基板１の凹部１ｕの表面が露出する。

次に、図５（ｃ）に示す半導体突起１ａ〜１ｄの幅（厚さ）を示す断面と、図８（ａ）に示す半導体突起１ａ〜１ｄの長手方向の断面に示す構造を形成するまでの工程について説明する。

まず、シリコン基板１の凹部１ｕ内に、素子分離絶縁膜１５、例えば酸化シリコン膜をＣＶＤ法により形成する。素子分離絶縁膜１５は、窒化シリコンパターン３ａ〜３ｄより上の位置に達する厚さに形成される。さらに、窒化シリコン膜３ａ〜３ｄが露出するまで素子分離絶縁膜１５を化学機械研磨（ＣＭＰ）法により研磨し、その表面を平坦化させる。この場合、窒化シリコンパターン３ａ〜３ｄは研磨ストッパとして機能する。

次に、図６（ａ）に示すように、窒化シリコンパターン３ａ〜３ｄを熱リン酸により除去する。その後に、図６（ｂ）に示すように、第１〜第４の半導体突起１ａ〜１ｄを研磨ストッパに使用して素子分離絶縁膜１５をＣＭＰ法によりさらに研磨し、平坦化する。なお、第１〜第４の半導体突起１ａ〜１ｄ上の酸化シリコン膜２はＣＭＰにより除去される。

次に、図６（ｃ）に示すように、素子分離絶縁膜１５及び第１〜第４の半導体突起１ａ〜１ｄの上にフォトレジストを塗布し、これに露光、現像等を施し、レジストターン１６を形成する。レジストパターン１６は、第１の標準電圧領域Ａ及び第１の低電圧領域Ｂ内の第１、第２の半導体突起１ａ、１ｂや素子分離絶縁膜１５等を露出するとともに第２の標準電圧領域Ｃ及び第４の低電圧領域Ｄ内の第３、第４の半導体突起１ｃ、１ｄ等を覆う。

次に、レジストパターン１６をマスクに使用し、第１の標準電圧領域Ａ及び第１の低電圧領域Ｂにおける第１、第２の半導体突起１ａ、１ｂの底部に向けてｐ型不純物イオンである硼素イオン（Ｂ^＋）を注入する。ｐ型不純物のイオン注入は２回に分けて行われる。この場合、シリコン基板１の主面に対して垂直方向から左と右に７°斜めの方向からイオン注入される。

１回目の条件は、例えば加速エネルギーを約９０ｋｅＶ、ドーズ量を３×１０^１３／ｃｍ^２とし、第１、第２の半導体突起１ａ、１ｂの下部と凹部１ｕの下にＰウェル１ｐを形成する。２回目の条件は、例えば加速エネルギーを１回目より低い約４０ｋｅＶ、ドーズ量を１×１０^１３／ｃｍ^２とし、第１、第２の半導体突起１ａ、１ｂの下部にｐ型チャネルストップ領域１ｑ、１ｒを形成する。なお、ｐ型不純物イオン注入の１回目と２回目の順を逆にしてもよい。その後にレジストパターン１６を除去する。

次に、図７（ａ）に示すように、素子分離絶縁膜１５及び第１〜第４の半導体突起１ａ〜１ｄの上にフォトレジストを新たに塗布し、これに露光、現像等を施し、レジストパターン１７を形成する。レジストパターン１７は、第２の標準電圧領域Ｃ及び第２の低電圧領域Ｄ内の第３、第４の半導体突起１ｃ、１ｄや素子分離絶縁膜１５等を露出するとともに第１の標準電圧領域Ａ及び第２の低電圧領域Ｂ内の第１、第２の半導体突起１ａ、１ｂ等を覆う。

次に、レジストパターン１７をマスクに使用し、第２の標準電圧領域Ｃ及び第２の低電圧領域Ｄにおける第３、第４の半導体突起１ｃ、１ｄに向けてｎ型不純物イオンとして例えばリンイオン（Ｐ^＋）を注入する。ｎ型不純物のイオン注入は２回行われる。１回目の条件は、例えば加速エネルギーを約２００ｋｅＶ、ドーズ量を１×１０^１３／ｃｍ^２とし、第３、第４の半導体突起１ｃ、１ｄの下部と凹部１ｕの底のシリコン基板１にＮウェル１ｎを形成する。２回目の条件は、例えば加速エネルギーを１回目より低い約６０ｋｅＶ、ドーズ量を１×１０^１３／ｃｍ^２とし、第３、第４の半導体突起１ｃ、１ｄの下部にｎ型チャネルストップ領域１ｍ、１ｋを形成する。なお、ｎ型不純物イオン注入の１回目と２回目の順を逆にしてもよい。その後にレジストパターン１７を除去する。

次に、シリコン基板１を加熱炉（不図示）に入れ、第１〜第４の半導体突起１ａ〜１ｄを有するシリコン基板１を例えば５５０℃〜１０００℃の温度でアニールする。これにより、図７（ｂ）に示すように、第１、第２の半導体突起１ａ、１ｂとシリコン基板１にイオン注入されたｐ型不純物、および第３、第４の半導体突起１ｃ、１ｄとシリコン基板１にイオン注入されたｎ型不純物を活性化させ、拡散させる。

そのアニール時に、第１の半導体突起１ａでは、両側のｐ型シリコン膜１１からｐ型不純物が内部に拡散し、チャネルストップ領域１ｑの上の領域がｐ型化する。この場合、第１の半導体突起１ａの厚さＷ、即ちフィン幅に加工上のばらつきが存在しても、チャネルストップ層１ｑの上の領域ではｐ型不純物含有総個数は実質的に変わらず、同一となる。同様に、第３の半導体突起１ｃでは、両側のｎ型シリコン膜１４からｎ型不純物が内部に拡散し、チャネルストップ領域１ｍの上の領域がｎ型化する。この場合、第３の半導体突起１ｃの厚さ、即ちフィン幅に加工上のばらつきが存在しても、チャネルストップ層１ｍの上の領域ではｎ型不純物含有総個数が実質的に変わらず、同一となる。なお、それらのチャネルストップ領域１ｑ、１ｍの上のｐ型領域、ｎ型領域のそれぞれの一部はチャネル領域となる。

また、アニールによれば、ｐ型シリコン膜１１の結晶性が改善され、第１の半導体突起１ａと一体化し、さらに、ｎ型シリコン膜１４の結晶性も改善され、第３の半導体突起１ｃと一体化する。

第２の半導体突起１ｂのチャネルストップ層１ｒの上のチャネル領域と第４の半導体突起１ｄのチャネルストップ層１ｋの上のチャネル領域のそれぞれにドーパントをイオン注入してもよい。ただし、ばらつきの原因となるので、チャネル不純物濃度の微調整という位置づけである。

次に、図７（ｃ）、図８（ｂ）の断面図に示すように、第１〜第４の半導体突起１ａ〜１ｄのうちチャネル領域となる部分、例えば上端から約３０ｎｍ程度が露出するまで、素子分離絶縁膜１５である酸化シリコン膜をエッチバックする。図７（ｃ）は半導体突起の幅（厚さ）方向の断面図、図８（ｂ）は半導体突起の長手方向の断面図である。このエッチバックは、例えばフッ素系ガスを使用するドライエッチング、或いは、緩衝フッ酸によるウエットエッチング、或いはそれらを組み合わせて施される。 ここで、第１〜第４の半導体突起１ａ〜１ｄのうち素子分離絶縁膜１５から露出した部分を第１〜第４の半導体フィン１０ａ〜１０ｄとする。

次に、図７（ｄ）に示すように、第１〜第４の半導体突起１ａ〜１ｄの両側面と上面にゲート絶縁膜１６として、例えば、酸化シリコン膜と酸化ハフニウム膜を順に形成する。この場合、酸化シリコン膜は、熱酸化、ＣＶＤ法等により例えば約１ｎｍの厚さに形成される。また、酸化ハフニウム膜は、ＣＶＤ法などにより例えば約２ｎｍの厚さに形成される。

さらに、ゲート絶縁膜１６の上に、合金膜１７として窒化チタン（ＴｉＮ）膜をスパッタ法、ＣＶＤ法等により例えば約５ｎｍの厚さに形成する。ついで、合金膜１７の上にａ−Ｓｉ膜１８をＣＶＤ法により例えば約７０ｎｍの厚さに形成する。さらに、ａ−Ｓｉ膜１８の上に、絶縁膜として例えば酸化シリコン膜１９をＣＶＤ法により形成する。

次に、図８（ｃ）に示すように、酸化シリコン膜１９上にフォトレジストを塗布し、これに露光、現像等を施してレジストパターン２０を形成する。レジストパターン２０は、第１〜第４の半導体フィン１０ａ〜１０ｄのそれぞれの長手方向に対して交差する方向に延在するストライプ状の複数のゲートパターンを有している。

次に、図９（ａ）に示すように、レジストパターン２０をマスクに使用し、酸化シリコン膜１９からゲート絶縁膜１６を順にエッチングする。これにより、第１〜第４の半導体フィン１０ａ〜１０ｄのそれぞれの上に、ａ−Ｓｉ膜１８及び合金膜１７を含む第１〜第４のゲート電極２１ａ〜２１ｄとａ−Ｓｉ膜１８及び合金膜１７を含む第１〜第４のダミーゲート２２ａ〜２２ｄを形成する。

第１のゲート電極２１ａは、第１の半導体フィン１０ａの一部の両側面と上面に重なるストライプ状のパターンを有し、第１の半導体フィン１０ａの上で長手方向に間隔をおいて複数形成されてもよい。また、第１のダミーゲート２２ａは、ゲート電極とほぼ同じパターン形状を有し、ゲート電極のパターンの均一化のために形成されるものであり、例えば、第１のゲート電極２１ａから離れた第１の半導体フィン１０ａの端部に一部が重なって形成される。第２〜第４のゲート電極２１ｂ〜２１ｄ、第２〜第４のダミーゲート２２ｂ〜２２ｄも同様に第２〜第４の半導体フィン１０ｂ〜１０ｄの一部の両側面と上面の上に形成される。その後、残されたレジストパターン２０を除去する。

次に、図２（ａ）、図９（ｂ）に示すように、第１〜第４のゲート電極２１ａ〜２１ｄ、第１〜第４のダミーゲート２２ａ〜２２ｄの側面に第１のサイドウォール２３ａ〜２３ｈとして酸化シリコン膜２３を形成する。酸化シリコン膜２３は例えばＣＶＤ法により形成され、第１〜第４の半導体フィン１０ａ〜１０ｄの表面にも形成される。

次に、図９（ｃ）に示すように、第２の標準電圧領域Ｂ内の第３の半導体フィン１０ｃ、第３のゲート電極２１ｃ、第３のダミーゲート２２ｃ等を覆うレジストパターン２４を形成する。レジストパターン２４は、同時に、第２の低電圧領域Ｄ内の第４の半導体フィン１０ｄ、第４のゲート電極２１ｄ、第４のダミーゲート２２ｄ等を覆う。その後に、第１の標準電圧領域Ａ及び第１の低電圧領域Ｂ内の第１、第２のゲート電極２１ａ、２１ｂ、ダミーゲート２２ａ、２２ｂ等をマスクに使用し、第１、第２の半導体フィン１０ａ、１０ｂ内にｎ型不純物イオンとｐ型不純物イオンを順に又は逆順に注入する。その後に、レジストパターン２４を除去する。

ｎ型不純物イオンは、図９（ｃ）、図２（ａ）に示すように、第１の半導体フィン１０ａ内にｎ型エクステンション領域２５ａ、２５ｂを形成するために注入される。例えば、ｎ型不純物であるヒ素（Ａｓ）イオンを加速度５ｋｅＶ、ドーズ量２×１０^１５／ｃｍ^２の条件で注入する。この場合、シリコン基板１の主面に対して垂直方向から左と右に４５℃斜めからイオン注入される。同時に、第２の半導体フィン１０ｂ内にも同様な方法によりｎ型エクステンション領域２７ａ、２７ｂが形成される。第１の半導体フィン１０ａにおいて、第１のゲート電極２１ａの両側のｎ型エクステンション領域２５ａ、２５ｂの間がチャネル領域となり、第２の半導体フィン１０ｂでも同様である。

また、ｐ型不純物イオンは、ｎ型エクステンション領域２５ａ、２５ｂ、２７ａ、２７ｂの下にｐ型ｈａｌｏ領域２６ａ、２６ｂ、２８ａ、２８ｂを形成するために注入される。例えば、ｐ型不純物イオンであるＢイオンは、加速度５ｋｅＶ、ドーズ量１×１０^１４／ｃｍ^２の条件で注入される。この場合、シリコン基板１の主面に対して垂直方向から左右に３０℃斜めからイオン注入することにより、ｐ型ｈａｌｏ領域２６ａ、２６ｂ、２８ａ、２８ｂをｎ型エクステンション領域２５ａ、２５ｂ、２７ａ、２７ｂの下に形成する。

次に、図１０（ａ）に示すように、第１の標準電圧領域Ａ内の第１の半導体フィン１０ａ、第１のゲート電極２１ａ、第１のダミーゲート２２ａ等を覆うレジストパターン３０を形成する。レジストパターン３０は、同時に、第１の低電圧領域Ｂ内の第２の半導体フィン１０ｂ、第２のゲート電極２１ｂ、第２のダミーゲート２２ｂ等を覆う。その後に、第２の標準電圧領域Ｃ及び第２の低電圧領域Ｄ内の第３、第４のゲート電極２１ｃ、２１ｄ、ダミーゲート２２ｃ、２２ｄ等をマスクに使用し、第３、第４の半導体フィン１０ｃ、１０ｄ内にｐ型不純物イオンとｎ型不純物イオンを順に又は逆順に注入する。その後に、レジストパターン３０を除去する。

ｐ型不純物イオンは、図１０（ａ）、図２（ａ）に示すように、第３の半導体フィン１０ｃ内にｐ型エクステンション領域３１ａ、３１ｂを形成するために注入される。例えば、ｐ型不純物であるＢイオンを加速度０．８ｋｅＶ、ドーズ量２×１０^１５／ｃｍ^２の条件で注入する。この場合、シリコン基板１の主面に対して垂直方向から左と右に４５℃斜めからイオン注入される。同時に、第４の半導体フィン１ｄ内にも同様な方法によりｐ型エクステンション領域３３ａ、３３ｂが形成される。第３の半導体フィン１０ｃにおいて、第３のゲート電極２１ｃの両側のｐ型エクステンション領域３１ａ、３１ｂの間がチャネル領域となり、第４の半導体フィン１０ｄでも同様である。

また、ｎ型不純物イオンは、ｐ型エクステンション領域３１ａ、３１ｂ、３３ａ、３３ｂの下にｎ型ｈａｌｏ領域３２ａ、３２ｂ、３４ａ、３４ｂを形成するために注入される。例えば、ｎ型不純物であるＰイオンは、加速度１５ｋｅＶ、ドーズ量２×１０^１４／ｃｍ^２の条件で注入される。この場合、シリコン基板１の主面に対して垂直方向から左と右に３０℃斜めからイオン注入することにより、ｎ型ｈａｌｏ領域３２ａ、３２ｂ、３４ａ、３４ｂをｐ型エクステンション領域３１ａ、３１ｂ、３３ａ、３３ｂの下に形成する。

次に、図２（ｂ）、図１０（ｂ）に示す構造を形成するまでの工程を説明する。
まず、第１〜第４のゲート電極２１ａ〜２１ｄ、第１〜第４の半導体フィン１０ａ〜１０ｄ、素子分離絶縁膜１５及び第１のサイドウォール２３ａ〜２３ｄ等の上に窒化シリコン膜を形成した後に、窒化シリコン膜をエッチバックする。

これにより、第１〜第４の半導体フィン１０ａ〜１０ｈの表面を露出させるとともに、第１〜第４のゲート電極２１ａ〜２１ｄの側面の第１のサイドウォール２３ａ〜２３ｄの側面上に窒化シリコン膜を第２のサイドウォール３５ａ〜３５ｄとして残す。第２のサイドウォール３５ａ〜３５ｄは最も厚い下部で約１０ｎｍ程度の幅となるように残される。同時に、第１〜第４のダミーゲート２２ａ〜２２ｄの側面の第１のサイドウォール２３ｅ〜２３ｈの側面上に、窒化シリコン膜を第２のサイドウォール３５ｅ〜３５ｈとして残す。次に、フッ酸を使用して第１〜第４の半導体フィン１０ａ〜１０ｄの表面を前処理することにより、それらの表面の自然酸化膜と酸化シリコン膜２３を除去する。ここで、第１〜第４のゲート電極２１ａ〜２１ｄ等の上の酸化シリコン膜１９は薄層化する。

次に、図１０（ｃ）、図２（ｂ）に示す構造を形成するまでの工程を説明する。
まず、レジストパターン（不図示）を形成することにより、第２の標準電圧領域Ｃと第２の低電圧領域Ｄの全体を覆い、第１の標準電圧領域Ａと第１の低電圧領域Ｂの第１、第２の半導体フィン１０ａ、１０ｂ等を露出する。ついで、そのレジストパターンと第１、第２のゲート電極２１ａ、２１ｂ、ダミーゲート２２ａ、２２ｂ、第２のサイドウォール３５ａ、３５ｂ、３５ｅ、３５ｆをマスクとし、第１、第２の半導体フィン１０ａ、１０ｂの表面に炭化シリコン（ＳｉＣ）膜を選択的にエピタキシャル成長する。ＳｉＣ膜は、エクステンション領域２５ａ、２５ｂ、２７ａ、２７ｂの上に例えば１５ｎｍの厚さで、濃度２％の炭素とドーズ量２×１０^２０／ｃｍ^３のリンを含有して形成される。ＳｉＣ膜は、第１、第２のゲート電極２１ａ、２１ｂの両側方でｎ型ソース／ドレイン領３６ａ〜３６ｄとして使用される。その後に、レジストパターン（不図示）を除去する。なお、ソース／ドレイン領の形成は、不純物イオン注入により行ってもよい。

次に、新たにレジストパターン（不図示）を形成し、第１の標準電圧領域Ａと第１の低電圧領域Ｂの全体を覆い、第２の標準電圧領域Ｃと第２の低電圧領域Ｄの第３、第４の半導体フィン１０ｃ、１０ｄ等を露出する。ついで、そのレジストパターンと第３、第４のゲート電極２１ｃ、２１ｄ、ダミーゲート２２ｃ、２２ｄ、第２のサイドウォール３５ｃ、３５ｄ、３５ｇ、３５ｈをマスクとし、第３、第４の半導体フィン１０ｃ、１０ｄの表面にシリコン・ゲルマニウム（ＳｉＧｅ）膜を選択的にエピタキシャル成長する。ＳｉＧｅ膜は、エクステンション領域３１ａ、３１ｂ、３３ａ、３３ｂの上に例えば１５ｎｍの厚さで、濃度３０％のＧｅとドーズ量１×１０^２０／ｃｍ^３の硼素を含有して形成される。ＳｉＧｅ膜は、第３、第４のゲート電極２１ｃ、２１ｄの両側方でｐ型ソース／ドレイン領域３７ａ〜３７ｄとして使用される。その後に、レジストパターン（不図示）を除去する。なお、ソース／ドレイン領の形成は、不純物イオン注入により行ってもよい。

次に、ｎ型ソース／ドレイン領域３６ａ〜３６ｄ、ｐ型ソース／ドレイン領域３７ａ〜３７ｄ、第１〜第４の半導体フィン１０ａ〜１０ｄ等をレーザアニールにより例えば約１２００℃で加熱し、さらに１０００℃で高速熱処理（ＲＴＰ）を行う。これにより、ｐ型不純物、ｎ型不純物を活性化するとともに、ジャンクションアニールを行う。

次に、図１１（ａ）に示すように、ｎ型ソース／ドレイン領域３６ａ〜３６ｄ、ｐ型ソース／ドレイン領域３７ａ〜３７ｄ、第１〜第４の半導体フィン１０ａ〜１０ｄ、第１〜第４のゲート電極２１ａ〜２１ｄ等の表面をフッ酸で処理し、酸化シリコン膜１９、自然酸化膜等を除去する。なお、図１１（ａ）では、レジストパターン（不図示）を使用してダミーゲート２２ａ〜２２ｄ上の酸化シリコン膜１９を除去しない状態を示しているが、除去してもよい。

次に、図１１（ｂ）に示す構造を形成するまでの工程を説明する。
まず、第１の標準電圧領域Ａと第１の低電圧領域Ｂにおける第１、第２のゲート電極２１ａ、２１ｂ、ｎ型ソース／ドレイン領域３６ａ〜３６ｄ等の上にニッケル・プラチナ（ＮｉＰｔ）膜をスパッタ法により例えば６ｎｍの厚さに形成する。同時に、第２の標準電圧領域Ｃと第２の低電圧領域Ｄの第３、第４のゲート電極２１ｃ、２１ｄ、ｐ型ソース／ドレイン領域３７ａ〜３７ｄ等の上にＮｉＰｔ膜を形成する。

さらに、第１〜第４のゲート電極２１ａ〜２１ｄの各上面から露出した第１、第２のゲート電極２１ａ、２１ｂのａ−Ｓｉ膜１８の表面と、ｎ型ソース／ドレイン領域３６ａ〜３６ｄ、ｐ型ソース／ドレイン領域３７ａ〜３７ｄの表面をＲＴＰ処理によりＮｉＰｔ膜と反応させる。これにより、図２（ｂ）に示すように、第１〜第４のゲート電極２１ａ〜２１ｄの上面にシリサイド層３８ａ〜３８ｄを形成する。同時に、ｎ型ソース／ドレイン領域３６ａ〜３６ｄの上にシリサイド層３９ａ〜３９ｄを形成し、ｐ型ソース／ドレイン領域３７ａ〜３７ｄの上にシリサイド層４０ａ〜４０ｄを形成する。

次に、シリコン基板１の上に残存しているＮｉＰｔ膜を例えば硫酸と過酸化水素水の混合液などのエッチング液を用いて除去する。さらに、ＲＴＰによりシリサイド層３８ａ〜３８ｄ、３９ａ〜３９ｄ、４０ａ〜４０ｄの結晶性を改善し、低抵抗化する。

以上により、図２（ｂ）に示すように、第１の半導体フィン１０ａ、第１のゲート電極２１ａ、ｎ型ソース／ドレイン領域３６ａ、３６ｂ等により、標準電圧駆動用ｎ型ＭＯＳトランジスタＴ_ｎ１が形成される。また、第２の半導体フィン１０ｂ、第２のゲート電極２１ｂ、ｎ型ソース／ドレイン領域３６ｃ、３６ｄ等により低電圧駆動用ｎ型ＭＯＳトランジスタＴ_ｎ２が形成される。なお、以下の説明において、標準電圧駆動用ｎ型ＭＯＳトランジスタＴ _ｎ１ を標準電圧駆動用のｎ型ＦｉｎＭＯＳトランジスタＴ _ｎ１ と記載することもある。

また、図２（ｂ）に示すように、第３半導体フィン１０ｃ、第３のゲート電極２１ｃ、ｐ型ソース／ドレイン領域３７ａ、３７ｂ等により、標準電圧駆動用ｐ型ＭＯＳトランジスタＴ_ｐ１が形成される。また、第４の半導体フィン１０ｄ、第４のゲート電極２１ｄ、ｐ型ソース／ドレイン領域３７ｃ、３７ｄ等により低電圧駆動用ｐ型ＭＯＳトランジスタＴ_ｐ２が形成される。なお、以下の説明において、標準電圧駆動用ｐ型ＭＯＳトランジスタＴ _ｐ１ を標準電圧駆動用のｐ型ＦｉｎＭＯＳトランジスタＴ _ｐ１ と記載することもある。

次に、図１１（ｃ）に示す構造を形成するまでの工程について説明する。
まず、標準電圧駆動用ｎ型ＭＯＳトランジスタＴ_ｎ１、標準電圧駆動用ｐ型ＭＯＳトランジスタＴ_ｐ１等の上に第１層間絶縁膜４１を形成する。第１層間絶縁膜４１は、低電圧駆動用ｎ型ＭＯＳトランジスタＴ_ｎ２、及び低電圧駆動用ｐ型ＭＯＳトランジスタＴ_ｐ２等の上にも形成される。第１層間絶縁膜４１は、第１〜第４の半導体フィン１０ａ〜１０ｄの間の空間を埋め込む条件で形成され、第１層間絶縁膜４１として例えば酸化シリコン膜を高密度プラズマＣＶＤ法により形成する。その後に、第１層間絶縁膜４１の上面をＣＭＰにより平坦化する。さらに、第１層間絶縁膜４１上に、第２層間絶縁膜４２として酸化シリコン膜を形成する。

次に、リソグラフィー法とエッチングを用いて第１、第２層間絶縁膜４１、４２をパターニングし、開口部４１ａ、４１ｂ、４２ａ、４２ｂを形成する。開口部４１ａ、４１ｂ、４２ａ、４２ｂは、標準電圧駆動用ｎ型ＭＯＳトランジスタＴ_ｎ１のｎ型ソース／ドレイン領域３６ａ、３６ｂと、標準電圧駆動用ｐ型ＭＯＳトランジスタＴ_ｐ１のｐ型ソース／ドレイン領域３７ａ、３７ｂの上に形成される。これにより、シリサイド層３９ａ、３９ｂ、４０ａ、４０ｂが露出する。同時に、低電圧駆動用ｎ型ＭＯＳトランジスタＴ_ｎ２のｎ型ソース／ドレイン領域３６ｃ、３６ｄ、低電圧駆動用ｐ型ＭＯＳトランジスタＴ_ｐ２のｐ型ソース／ドレイン領域３７ｃ、３７ｄ等の上にも開口部（不図示）が形成される。また、第１〜第４のゲート電極２１ａ〜２１ｃの上にも開口部（不図示）が形成される。

その後に、開口部４１ａ、４１ｂ、４２ａ、４２ｂ等の中に導電性プラグ４３ｓ、４３ｄ、４４ｓ、４４ｄ等を形成した後に、導電性プラグ４３ｓ、４３ｄ、４４ｓ、４４ｄのそれぞれに接続される配線（不図示）を第２層間絶縁膜４２上に形成する。その後に、第２層間絶縁膜４２、配線（不図示）等の上に、さらに多層配線層（不図示）等が形成される。

なお、Ｎウェル１ｎ、Ｐウェル１ｐ、ｐ型チャネルストップ領域１ｑ、１ｒ、ｎ型チャネルストップ領域１ｍ、１ｋの少なくとも１つは、半導体突起１ａ〜１ｄを形成する前にシリコン基板１に不純物をイオン注入することにより形成されてもよい。

ところで、図２に示した例では、複数の第１ゲート電極２１ａが互いに一体化した構造を有しているが、互いに分離した構造を有してもよい。分離構造を採用する場合に、複数の第１ゲート電極２１ａのそれぞれは、同電位のゲート電圧が制御可能に印可できる配線（不図示）に接続される。このような配線構造は、互いに複数形成される第２〜第４のゲート電極２１ｂ〜２１ｄでも同様である。

上記実施形態によれば、複数の第１の半導体突起１ａを形成した後、それらの両側面上に、予め設定した個数のｐ型不純物を含むｐ型半導体膜１１を形成している。併せて、複数の第１の半導体突起１ａの上面でのｐ型半導体膜１１の形成を窒化シリコンパターン３ａにより妨げている。このため、アニールにより、ｐ型半導体膜１１内のｐ型不純物を第１の半導体突起１ａ内に拡散させ、活性化させるとともに、ｐ型半導体膜１１と第１の半導体突起１ａの結晶性を改善している。また、第３の半導体突起１ｃにおいても、同様に、その両側面上に、予め設定した個数のｎ型不純物を含むｎ型半導体膜１４を形成し、ｎ型不純物を第３の半導体突起１ｃ内に拡散し、活性化などを行っている。

これにより、第１の半導体突起１ａとその両側面上のｐ型シリコン膜１１からなる複数の第１の半導体フィン１０ａのチャネル領域のｐ型不純物の総個数は、第１の半導体突起１ａの幅（厚さ）の値に関係なく、実質的に同数になる。即ち、複数の第１の半導体突起１０ａの幅が不均一に形成されてもチャネル領域のｐ型不純物の総個数は互いに実質的に同一になる。第３の半導体突起１ｃとその両側面上のｎ型シリコン膜１４からなる複数の第１の半導体フィン１０ｃでも同様である。なお、第１、第３の半導体突起１ａ、１ｃは、側面にｐ型シリコン膜１１やｎ型シリコン膜１４を形成する前の状態で、ドナー密度とアクセプター密度が実質的に同じ半導体、或いは真性半導体であることが好ましい。

そのように、標準電圧駆動用のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１におけるチャネル領域のｐ型不純物の総数を揃えると、第１の半導体フィン１０ａの厚さの不均一性に影響を受けずに閾値電圧を安定させることができる。標準電圧駆動用のｐ型ＦｉｎＭＯＳトランジスタＴ_ｐ１における第３の半導体フィン１０ｃ内のｎ型不純物も同様である。その詳細を以下に説明する。

標準電圧駆動用のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１における第１の半導体突起１ａのチャネル領域に、本実施形態とは異なる方法、例えば低ドーズ量のｐ型不純物を上方からイオン注入すると、半導体フィンのフィン幅（厚さ）とゲート長と閾値電圧の関係は図１２（ａ）のようになる。図１２（ａ）は、１．０×１０^１７／ｃｍ^３程度に低濃度のｐ型不純物を含むチャネル領域を有するｎ型ＦｉｎＭＯＳトランジスタの半導体フィンのフィン幅とゲート長と閾値電圧の関係を示し、フィン幅の目標値を例えば６ｎｍとしている。そして、複数の第１の半導体フィン１０ａのフィン幅が±２．５ｎｍでばらついても、ゲート長と閾値電圧の関係には殆ど影響がないことがわかる。

これに対し、第１の半導体突起１ａのチャネル領域内にイオン注入法により導入したｐ型不純物濃度を例えば２．０×１０^１８／ｃｍ^３、５．０×１０^１８／ｃｍ^３まで高くすると、フィン幅と閾値電圧とゲート長の関係は、図１２（ｂ）、（ｃ）に示すようになる。即ち、フィン幅が目標値より例えば２．５ｎｍ程度に厚くなると、ゲート長に対する閾値電圧も目標値より大きくなる。また、フィン幅が目標値より例えば２．５ｎｍ程度に薄くなると、ゲート長に対する閾値電圧も目標値より小さくなる。また、図１２（ｂ）、（ｃ）によれば、フィン幅が目標値からずれる場合に、チャネル長に対する閾値電圧の大きさは、チャネル領域の不純物濃度が高くなるほど目標値からのズレが大きくなる。

これにより、チャネル領域のｐ型不純物濃度を高くしてｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１の閾値電圧を高くする場合に、半導体突起１ａのフィン幅がばらついてもゲート長・閾値電圧特性が目標からずれなくすることが課題となる。その課題を解決するためには、上記のようにｐ型チャネル領域内のｐ型不純物の総数を同じに設定すればよい。

例えば、チャネル領域を含む半導体フィンの幅を６ｎｍ、３．５ｎｍ、８．５ｎｍとし、それらのｐ型チャネル領域におけるｐ型不純物総数を同じに設定した３種類のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１についてゲート長と閾値電圧の関係を調べた。

フィン幅を６ｎｍ、ｐ型不純物濃度を１．０×１０^１７／ｃｍ^３とした場合のチャネル領域におけるｐ型不純物の個数の合計をＸ１とする。そして、３種類のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１のフィン幅の異なる半導体フィン１０ａのチャネル領域のｐ型不純物の総数を同じ値のＸ１に設定する。このような構造の３種類のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１のゲート長・閾値電圧特性は図１３（ａ）に示すようになる。

また、フィン幅を６ｎｍ、ｐ型不純物濃度を２．０×１０^１８／ｃｍ^３とした場合のチャネル領域におけるｐ型不純物の個数の合計をＸ２とする。そして、３種類のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１のフィン幅の異なる半導体フィン１０ａのチャネル領域のｐ型不純物の総数を同じＸ２に設定する。このような構造の３種類のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１のゲート長・閾値電圧特性は図１３（ｂ）に示すようになる。

さらに、フィン幅を６ｎｍ、ｐ型不純物濃度を５．０×１０^１８／ｃｍ^３とした場合のチャネル領域におけるｐ型不純物の個数の合計をＸ３とする。そして、３種類のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１のフィン幅の異なる半導体フィンのチャネル領域のｐ型不純物の総個数を同じＸ３に設定する。このような構造の３種類のｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１のゲート長・閾値電圧特性は図１３（ｃ）に示すようになる。

図１３（ａ）〜（ｃ）によれば、ｎ型ＦｉｎＭＯＳトランジスタＴ_ｎ１のゲート長と閾値電圧の関係は、シリコン基板１のエッチング時のフィン幅の不均一性に影響されず、チャネル領域のｐ型不純物の総数によって決まることがわかる。以上のような特徴は、上記実施形態のｐ型ＦｉｎＭＯＳトランジスタＴ_ｐ１でも同様であり、半導体フィン１０ｃのチャネル領域のｎ型不純物の総数を揃えることで、ゲート長・閾値電圧特性がフィン幅の不均一性に影響を受けにくくなる。

このように、ＦｉｎＭＯＳトランジスタＴ_ｎ１、Ｔ_ｐ１のチャネル領域の単位体積あたりの不純物濃度を一定にしてもフィン幅が異なるとゲート長・閾値電圧の関係が変わるのは、次のような理由によるものと考えられる。即ち、ＦｉｎＭＯＳトランジスタのチャネル領域は、フィン幅が細く、その両側面と上面にゲート電極が配置されるので、ソースとドレインの間のチャネル領域にゲート電圧による電界が印加されると、チャネル領域の全体が同電位となり、ほぼ同時に空乏化するからである。このようにチャネル領域が完全空乏型の場合、空乏化させるゲート電圧の大きさは、チャネル領域の単位体積当たりの不純物濃度だけでなく、チャネル領域全体の不純物の総数にも依存する。

比較例に係る図１２（ａ）と本実施形態に係る図１３（ａ）を比較すると、半導体フィンのチャネル領域のｐ型不純物のドーズ量が少ない場合には、双方ともフィン幅が不均一でもチャネル長と閾値電圧の関係は変化しない。しかし、図１２（ｂ）、（ｃ）と図１３（ｂ）、（ｃ）を比較すると、チャネル領域のｐ型不純物の総数を揃えることにより、フィン幅のばらつきに対してチャネル長と閾値電圧の関係を安定化できることがわかる。

以上のことから、ＦｉｎＭＯＳトランジスタＴ_ｎ１、Ｔ_ｐ１のチャネル領域の導電型のドーパントの量を調整する場合には、単位体積当たりの濃度ではなく、チャネル領域の総数を調整することで、閾値電圧とゲート長の関係が一定になることがわかる。即ち、半導体フィン幅のばらつきによる閾値電圧の変動を抑制することができる。なお、図１２、図１３は、現象を確認するために行ったシミュレーションであり、テクノロジキャド（ＴＣＡＤ）を用いた計算結果である。

ところで、半導体突起形成用の半導体基板としてＳＯＩ基板を使用してもよく、この場合には、図１４に例示する工程により上記のような半導体突起を形成する。

ＳＯＩ基板は、図１４（ａ）に示すように、例えば、シリコン基板５１の上に酸化シリコン層５２を介してシリコン層５３が形成された構造を有している。半導体フィンを形成する工程として、まず、シリコン層５３の上に酸化シリコン膜２を形成し、その上に窒化シリコン膜３を形成する。さらに、窒化シリコン膜３の上に、上記と同様に、複数のストライプパターン６ａ〜６ｄを有するレジストパターンを形成する。

次に、図１４（ｂ）に示すように、ストライプパターン６ａ〜６ｄをマスクに使用して窒化シリコン膜３をエッチングし、第１〜第４の窒化シリコンパターン３ａ〜３ｄを形成する。さらに、第１〜第４の窒化シリコンパターン３ａ〜３ｄをマスクに使用して酸化シリコン膜２をエッチングする。

次に、図１４（ｃ）に示すように、第１〜第４の窒化シリコンパターン３ａ〜３ｄをハードマスクに使用し、シリコン層５３をエッチングし、第１〜第４の半導体突起５３ａ〜５３ｄを形成する。その後に、残されたストライプパターン６ａ〜６ｄを除去する。

次に、図１４（ｄ）に示すように、上記の方法と同様な方法により、第１の標準電圧領域Ａの複数の第１の半導体突起５３ａの両側面にｐ型半導体膜１１を形成し、第２の標準電圧領域Ｃの複数の第３の半導体突起５３ｃの両側面にｎ型半導体膜１４を形成する。その後にアニールすることにより、ｐ型半導体膜１１内のｐ型不純物を第１の半導体突起５３ａに拡散し、ｎ型半導体膜１４内のｎ型不純物を第３の半導体突起５３ｃに拡散して上記と同じ半導体フィンを形成する。この後に、上記と同様な方法によりゲート電極、ソース／ドレイン領域等を形成する。

このようなＳＯＩ基板を使用する場合にも、上記と同様に、半導体フィンのチャネル領域のｎ型不純物、ｐ型不純物の総数を一定にすることにより、複数のフィン幅が不均一になってもＦｉｎＭＯＳトランジスタの特性の変動を抑えることができる。

なお、上記の実施形態において、半導体フィンのチャネル領域のｎ型不純物又はｐ型不純物の総数の調整について、±５％程度のズレは許容される。また、同じゲート電圧が印加される複数のＦｉｎＭＯＳトランジスタにおいて、各半導体フィンのチャネル領域に同じ総数で導入されるｎ型不純物又はｐ型不純物の個数は±５％以内の差があれば許容される。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。

次に、本発明の実施形態について特徴を付記する。
（付記１）第１のフィン幅を有する第１半導体フィンと、前記第１半導体フィンの側面及び上面の上に第１ゲート絶縁膜を介して形成される第１ゲート電極と、前記第１ゲート電極の両側の前記第１半導体フィンに形成される第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域の間において第１の個数の第１導電型不純物を含む第１チャネル領域と、を含む第１トランジスタと、前記第１のフィン幅と大きさが異なる第２のフィン幅を有する第２半導体フィンと、前記第２半導体フィンの側面及び上面の上に第２ゲート絶縁膜を介して形成される第２ゲート電極と、前記第２ゲート電極の両側の前記第２半導体フィンに形成される第２ソース領域及び第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域の間において第２の個数の第１導電型不純物を含む第２チャネル領域と、を含む第２トランジスタと、を有し、前記第１の個数と前記第２の個数は、±５％以内の差であることを特徴とする半導体装置。
（付記２）前記第１ゲート電極と前記第２ゲート電極は同じゲート電圧が印可される配線に接続されることを特徴とする付記１に記載の半導体装置。
（付記３）半導体基板をエッチングし、フィン状の半導体突起を形成する工程と、前記半導体突起の側面に第１導電型半導体膜を形成する工程と、前記第１導電型半導体膜内の第１導電型不純物を前記半導体突起内に拡散する工程と、前記半導体突起と前記第１導電型半導体膜から形成される半導体フィンの側面及び上面の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体フィンにソース領域とドレイン領域を形成する工程と、を含む半導体装置の製造方法。
（付記４）前記半導体突起は第１の幅をもつ第１半導体突起と前記第１の幅とは大きさが異なる第２の幅をもつ第２半導体突起を含み、前記第１導電型半導体膜は前記第１半導体突起および前記第２半導体突起の側面に形成されることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記第１導電型半導体膜を形成する工程は、エピタキシャル成長工程であることを特徴とする付記３又は付記４に記載の半導体装置の製造方法。
（付記６）前記第１導電型半導体膜は、前記拡散する工程前は非晶質シリコンであって、前記拡散する工程で結晶化されることを特徴とする付記３又は付記４に記載の半導体装置の製造方法。
（付記７）前記第１導電型半導体膜は、前記第１導電型不純物の濃度が前記半導体突起に近い方で高い濃度となる分布で形成されることを特徴とする付記３乃至付記６のいずれか１つに記載の半導体装置の製造方法。
（付記８）前記半導体フィンは、前記半導体突起と前記第１導電型半導体膜のうち前記第１導電型半導体膜の下部を囲む素子分離絶縁膜から突出した部分に形成されることを特徴とする付記３乃至付記７のいずれか１つに記載の半導体装置の製造方法。
（付記９）前記半導体基板は、ＳＯＩ基板であり、前記半導体フィンはＳＩＯ基板の上部の半導体層に形成されることを特徴とする付記３乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）前記第１導電型半導体膜は、複数の前記半導体突起の中から選択した前記半導体突起に形成されることを特徴とする付記３乃至付記９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）前記拡散前の前記半導体突起は、真性半導体か、第１導電型不純物と第２導電型不純物が互いに補償し合っている半導体であることを特徴とする付記３乃至付記１０のいずれか１つに記載の半導体装置の製造方法。

１ シリコン基板
１ａ〜１ｄ 半導体突起
３ａ〜３ｄ 窒化シリコンパターン
８、１２ 保護膜
１０ａ〜１０ｄ 半導体フィン
１１ ｐ型半導体膜
１４ ｎ型半導体膜
１５ 素子分離絶縁膜
１６ ゲート絶縁膜
２１ａ〜２１ｄ ゲート電極
３６ａ〜３６ｄ ｎ型ソース領域／ドレイン領域
３７ａ〜３７ｄ ｐ型ソース領域／ドレイン領域

Claims (7)

1. 半導体基板をエッチングし、フィン状の半導体突起を形成する工程と、
   前記半導体突起の側面に第１導電型半導体膜を形成する工程と、
   前記第１導電型半導体膜内の第１導電型不純物を前記半導体突起内に拡散する工程と、
   前記半導体突起と前記第１導電型半導体膜から形成される半導体フィンの側面及び上面の上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の両側の前記半導体フィンにソース領域とドレイン領域を形成する工程と、
   を含み、
   前記第１導電型半導体膜は、前記拡散する工程前は非晶質シリコンであって、前記拡散する工程で結晶化されることを特徴とする半導体装置の製造方法。
2. 前記半導体突起は第１の幅をもつ第１半導体突起と前記第１の幅とは大きさが異なる第２の幅をもつ第２半導体突起を含み、前記第１導電型半導体膜は前記第１半導体突起および前記第２半導体突起の側面に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１導電型半導体膜を形成する工程は、エピタキシャル成長工程であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記第１導電型半導体膜は、前記第１導電型不純物の濃度が前記半導体突起に近い方で高い濃度となる分布で形成されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第１導電型半導体膜は、前記半導体突起に遠い最表層がアンドープ層であることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第１導電型半導体膜は、複数の前記半導体突起の中から選択した前記半導体突起に形成されることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
7. 前記拡散前の前記半導体突起は、真正半導体、又は第１導電型不純物と第２導電型不純物とが互いに補償し合っている半導体であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置の製造方法。

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