KR20120128531A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 게이트 메탈 제조 방법이 제공된다. 반도체 장치의 게이트 메탈 제조 방법은 기판, 및 기판의 상면으로부터 돌출되고, 기판과 일체로 형성된 제1 및 제2 액티브 핀을 제공하고, 제1 및 제2 액티브 핀 상에 제1 일함수(work function)를 갖는 제1 게이트 메탈을 형성하고, 제1 액티브 핀 상의 제1 게이트 메탈은 노출하고, 상기 제2 액티브 핀 상의 제1 게이트 메탈은 덮는 제1 마스크막을 형성하고, 제1 불순물을 도핑하는 제1 등방성 도핑(isotropic doping)을 수행하여, 제1 액티브 핀 상의 제1 게이트 메탈을 제1 일함수와 다른 제2 일함수를 갖는 제2 게이트 메탈로 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
한편, 최근에는 전계 효과 트랜지스터를 구성하는 게이트 메탈의 일함수(work function)를 조절하여 전계 효과 트랜지스터의 문턱 전압(threshold voltage)을 조절하는 기술이 주목받고 있다. 하지만, 핀 전계 효과 트랜지스터와 같은 3차원 구조에서는 그 입체적인 형성으로 인해, 신뢰성 있는 게이트 메탈의 일함수 조절이 어려운 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 게이트 메탈의 일함수 조절이 신뢰성 있게 수행되는 반도체 장치의 게이트 메탈 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 트랜지스터의 문턱 전압 조절이 신뢰성 있게 수행되는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 서로 다른 문턱 전압을 갖는 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 게이트 메탈 제조 방법의 일 태양(aspect)은, 기판, 및 기판의 상면으로부터 돌출되고, 기판과 일체로 형성된 제1 및 제2 액티브 핀을 제공하고, 제1 및 제2 액티브 핀 상에 제1 일함수(work function)를 갖는 제1 게이트 메탈을 형성하고, 제1 액티브 핀 상의 제1 게이트 메탈은 노출하고, 상기 제2 액티브 핀 상의 제1 게이트 메탈은 덮는 제1 마스크막을 형성하고, 제1 불순물을 도핑하는 제1 등방성 도핑(isotropic doping)을 수행하여, 제1 액티브 핀 상의 제1 게이트 메탈을 제1 일함수와 다른 제2 일함수를 갖는 제2 게이트 메탈로 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 기판, 및 기판의 상면으로부터 제1 방향으로 돌출되고 제1 방향과 수직인 제2 방향으로 연장되어 기판과 일체로 형성된 제1 및 제2 액티브 핀을 제공하고, 제2 방향으로 연장된 제1 및 제2 액티브 핀의 양측에 각각 제1 및 제2 소오스 영역과, 제1 및 제2 드레인 영역을 형성하고, 제1 및 제2 액티브 핀 상에 제1 및 제2 방향과 수직인 제3 방향으로 연장된 게이트 절연막과 제1 게이트 메탈을 순차적으로 형성하고, 제1 액티브 핀 상의 제1 게이트 메탈은 노출하고, 상기 제2 액티브 핀 상의 제1 게이트 메탈은 덮는 제1 마스크막을 형성하고, 제1 액티브 핀 상의 제1 게이트 메탈 전면에 대해 불순물을 포함하는 플라즈마 가스를 이용한 플라즈마 도핑을 수행하여 제1 액티브 핀 상에 제1 게이트 메탈과 서로 다른 일함수를 갖는 제2 게이트 메탈을 형성하는 것을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 일 태양은, 제1 영역과 제2 영역을 포함하는 기판, 제1 영역에 기판의 상면으로부터 돌출되고, 기판과 일체로 형성된 제1 액티브 핀, 제1 액티브 핀 상에 형성된 제1 게이트 메탈, 제2 영역에 기판의 상면으로부터 돌출되고, 기판과 일체로 형성된 제2 액티브 핀, 및 제2 액티브 핀 상에 형성된 제2 게이트 메탈을 포함하되, 제1 게이트 메탈과 제2 게이트 메탈은 서로 동일한 메탈로 이루어지고, 제1 게이트 메탈은 제2 게이트 메탈과 다른 일함수를 갖도록 제1 불순물을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 다른 태양은, 반도체 기판, 기판의 상면으로부터 돌출되는 제1 액티브 핀과, 제1 액티브 핀 상에 순차로 적층된 제1 게이트 절연막 및 제1 게이트 메탈과, 제1 액티브 핀의 양측에 형성되는 제1소오스 영역 및 제1 드레인 영역을 포함하는 제1 트랜지스터를 포함하고, 기판의 상면으로부터 돌출되는 제2 액티브 핀과, 제2 액티브 핀 상에 순차로 적층된 제2 게이트 절연막 및 제2 게이트 메탈과, 제2 액티브 핀의 양측에 형성되는 제2 소오스 영역 및 제2 드레인 영역을 포함하는 제2 트랜지스터를 포함하고, 제1 게이트 메탈과 제2 게이트 메탈은 같은 메탈 물질로 이루어지되, 제1 트랜지스터와 제2 트랜지스터가 서로 다른 문턱 전압을 갖도록 제1 게이트 메탈에 제1 불순물이 도핑된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 또 다른 태양은, 제1 영역과 제2 영역을 포함하는 기판, 제1 영역에 기판의 상면으로부터 돌출되고, 기판과 일체로 형성된 다수의 제1 액티브 핀, 다수의 제1 액티브 핀 상에 각각 형성된 다수의 제1 게이트 메탈, 제2 영역에 기판의 상면으로부터 돌출되고, 기판과 일체로 형성된 다수의 제2 액티브 핀, 및 다수의 제2 액티브 핀 상에 각각 형성된 다수의 제2 게이트 메탈을 포함하되, 다수의 제1 게이트 메탈과 상기 다수의 제2 게이트 메탈은 서로 동일한 메탈로 이루어지고, 다수의 제1 게이트 메탈은 각각 제1 불순물을 포함하고, 다수의 제2 게이트 메탈은 각각 상기 제1 불순물과 다른 제2 불순물을 포함하고, 다수의 제1 액티브 핀 내에 각각 형성된 다수의 제1 채널의 폭과 길이는 각각 다수의 제2 액티브 핀 내에 각각 형성된 다수의 제2 채널의 폭과 길이와 서로 동일하고, 다수의 제1 게이트 메탈의 두께와 다수의 제2 게이트 메탈의 두께는 서로 동일하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 17 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이다.
도 25 내지 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30 및 도 31은 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 32는 본 발명의 다른 실시예에 따른 반도체 장치의 부분 절단 사시도이다.
도 33은 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다.
도 34는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 따라 제조된 반도체 장치의 특성을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용되는 용어인 ″막″은 ″층″의 의미로 사용될 수 있고, ″층″은 ″막″의 의미로 사용될 수 있다. 즉, ″막″과 ″층″은 동일한 의미로 사용될 수 있다.
이하 도 1 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 순서도이고, 도 2 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 여기서 도 9, 도 11은 각각 도 8, 도 10의 A-A′, B-B′ 선을 따라 절단한 단면도이고, 도 13, 도 15는 각각 도 12, 도 14의 C-C′, D-D′ 선을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 기판(100) 및, 제1 및 제2 액티브 핀(101, 102)을 제공한다(S100). 구체적으로, 기판(100) 및, 기판(100)의 상면으로부터 돌출되고 기판(100)과 일체로 형성된 제1 및 제2 액티브 핀(101, 102)을 제공한다.
이를 더욱 구체적으로 설명하면, 도 2에서와 같이, 제1 영역(I)과 제2 영역(II)을 포함하는 기판(100)을 준비한다. 여기서, 기판(100)은 예를 들어, Si 기판일 수 있다.
다음 도 3에서와 같이, 기판(100)의 소정 영역을 패터닝하여 기판(100)의 상면으로부터 제1 방향(예를 들어, Z방향)으로 돌출되고 기판(100)과 일체로 형성된 제1 및 제2 액티브 핀(101, 102)을 각각 제1 영역(I)과 제2 영역(II)에 형성한다. 이렇게 형성된 제1 및 제2 액티브 핀(101, 102)은 도시된 것과 같이 제2 방향(예를 들어, Y방향)으로 연장된 형상으로 형성될 수 있다. 후술하겠으나, 이러한 제1 및 제2 액티브 핀(101, 102)은 향후 형성될 핀 전계 효과 트랜지스터(Fin FET)의 채널 역할을 할 수 있다.
제1 및 제2 액티브 핀(101, 102)을 형성한 후, 제1 및 제2 액티브 핀(101, 102) 양측에 소자 분리막(110)을 형성할 수 있다. 이러한 소자 분리막(110)은 예를 들어, 실리콘 산화막(SiOx)등으로 이루어질 수 있으며, 도시된 것과 같이 제2 방향(예를 들어, Y방향)으로 연장된 형상으로 형성될 수 있다.
도 1, 도 4 및 도 5를 참조하면, 기판(100)에 소오스 및 드레인 영역(171, 172, 181, 182)을 형성한다(S110). 구체적으로, 후술할 게이트 메탈을 형성하기 전에, 제1 액티브 핀(101) 양측에 제1 소오스 영역(171) 및 제1 드레인 영역(181)을 형성하고, 제2 액티브 핀(102) 양측에 제2 소오스 영역(172) 및 제2 드레인 영역(182)을 형성할 수 있다.
더욱 구체적으로, 도 4와 같이, 기판(100) 상에 각각 제1 및 제2 액티브 핀(101, 102)을 완전히 덮도록 더미 게이트막(155)을 형성한다. 비록 도시되지는 않았지만 선택적으로(optionally), 제1 및 제2 액티브 핀(101, 102) 상에 식각 정지막(미도시)을 형성한 후, 제1 및 제2 액티브 핀(101, 102)과 식각 정지막(미도시)을 완전히 덮도록 더미 게이트막(155)을 형성할 수도 있다.
다음 도 5와 같이, 더미 게이트막(155)을 식각하여, 소오스 영역(171, 172)과 드레인 영역(181, 182)이 형성될 영역의 제1 및 제2 액티브 핀(101, 102)을 노출시킨다. 그리고, N형 또는 P형 불순물을 노출된 제1 및 제2 액티브 핀(101, 102)에 주입하여 소오스 영역(171, 172)과 드레인 영역(181, 182)을 형성한다. 보다 구체적으로, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 핀(101) 내에는 제1 소오스 영역(171)과 제1 드레인 영역(181)을 형성하고, 기판(100)의 제2 영역(II)에 형성된 제2 액티브 핀(102) 내에는 제2 소오스 영역(172)과 제2 드레인 영역(182)을 형성할 수 있다.
도 1, 도 6 및 도 7을 참조하면, 선택적으로(optionally) 게이트 절연막(120)을 형성할 수 있다(S120). 구체적으로, 기판(100) 및 기판(100)으로부터 돌출된 제1 및 제2 액티브 핀(101, 102) 상에 게이트 절연막(120)을 형성할 수 있다.
더욱 구체적으로, 도 6과 같이, 더미 게이트막(도 5의 155)이 형성된 기판(100)에 층간 절연막(150)을 형성한다. 그리고, 더미 게이트막(도 5의 155)을 선택적으로 식각하여 제거함으로써, 게이트 메탈(미도시)이 형성될 기판의 소정 영역을 노출시킨다.
다음 도 7과 같이, 게이트 절연막(120)을 형성한다. 이 때, 게이트 절연막(120)은 제2 방향(예를 들어, Y방향)으로 연장된 제1 및 제2 액티브 핀(101, 102)과 교차하도록 제3 방향(예를 들어, X방향)으로 연장되게 형성될 수 있다.
여기서, 게이트 절연막(120)은 고유전율(high-k)을 갖는 유전막일 수 있다. 이러한 게이트 절연막(120)을 이루는 물질로는, 예를 들어, Hf 또는 Zr을 포함하는 메탈-옥사이드, 또는 Hf 또는 Zr을 포함하는 메탈-옥사이드-나이트라이드, 또는 상기 물질들에 Ti, Ta, Al 또는 란탄(lanthanides)계열 물질이 도핑된 물질 등을 들 수 있다.
도 1, 도 8 및 도 9를 참조하면, 제1 게이트 메탈(130)을 형성한다(S130). 구체적으로, 제1 및 제2 액티브 핀(101, 102) 상에 제1 일함수(work function)를 갖는 제1 게이트 메탈(130)을 형성할 수 있다.
더욱 구체적으로, 도 8 및 도 9와 같이, 게이트 절연막(120)과 접촉하도록 제1 게이트 메탈(130)을 기판(100)의 제1 영역(I)과 제2 영역(II) 각각에 형성하되, 제1 게이트 메탈(130)이 제3 방향(예를 들어, X방향)으로 연장되도록 형성할 수 있다. 제1 게이트 메탈(130)은 도시된 것과 같이 제1 및 제2 액티브 핀(101, 102)의 상면 및 측면에 걸쳐 컨포멀(conformal)하게 형성될 수 있으며, 이에 의해 제1 및 제2 액티브 핀(101, 102)에는 수평 방향(예를 들어, X방향) 및 수직 방향(예를 들어, Z방향)의 채널이 형성될 수 있다.
여기서, 본 실시에에 따른 제1 게이트 메탈(130)은 제1 일함수를 가질 수 있다. 이러한 제1 게이트 메탈(130)을 구성하는 물질로는 예를 들어, 메탈, 메탈-카바이드, 메탈-나이트라이드, 메탈-실리사이드, 메탈-실리콘-나이트라이드 계열의 물질 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 1, 도 9 및 도 10을 참조하면, 제1 마스크막(200)을 형성한다(S140). 구체적으로, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)은 노출하도록 제1 마스크막(200)을 형성할 수 있다.
더욱 구체적으로, 도 10 및 도 11과 같이, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)은 노출시키고, 기판(100)의 제2 영역(II)에 형성된 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)은 덮도록 제1 마스크막(200)을 형성할 수 있다. 이 때, 제1 마스크막(200)은 후술할 도핑 공정에서 불순물이 제1 마스크막(200)을 통과할 수 없는 충분한 두께로 형성될 수 있다.
도 1, 및 도 12 내지 도 15를 참조하면, 제1 등방성 도핑(isotropic doping)을 수행한다(S150). 구체적으로, 제1 불순물(W1)을 도핑하는 제1 등방성 도핑(isotropic doping)을 수행하여, 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)을 제1 일함수와 다른 제2 일함수를 갖는 제2 게이트 메탈(140)로 형성할 수 있다.
더욱 구체적으로, 도 12 및 도 13과 같이, 기판(100)의 제1 영역(I) 및 제2 영역(II)에 제1 등방성 도핑을 수행한다. 이 때, 기판(100)의 제1 영역(I)에 형성된 제1 게이트 메탈(130)은 제1 마스크막(200)에 의해 노출되어 있고, 기판(100)의 제2 영역(II)에 형성된 제1 게이트 메탈(130)은 제1 마스크막(200)에 의해 덮여 있으므로, 기판(100)의 제1 영역(I)에 형성된 제1 게이트 메탈(130)만 제1 불순물(W1)에 의해 도핑되게 된다. 즉, 제1 마스크막(200)은 제1 불순물(W1)로부터 기판(100)의 제2 영역(II)에 형성된 제1 게이트 메탈(130)을 보호하는 역할을 하게 된다.
여기서, 제1 등방성 도핑은 제1 액티브 핀(101) 상의 제1 게이트 메탈(130) 전면에 대해 제1 불순물(W1)을 도핑하는 것을 의미할 수 있다. 구체적으로, 제1 등방성 도핑은, 도 13에 도시된 것처럼, 제1 액티브 핀(101) 상의 제1 게이트 메탈(130) 내의 제1 불순물(W1)의 도핑 프로파일(103a)이 제1 게이트 메탈(130)의 프로파일을 따라 컨포말(conformal)하게 형성되도록 제1 게이트 메탈(130)을 제1 불순물(W1)로 도핑하는 것을 의미할 수 있다.
한편, 이러한 제1 등방성 도핑에 의해, 제1 액티브 핀(101)의 상면 상에 형성된 제1 게이트 메탈(130)의 표면으로부터 측정한 제1 불순물(W1)의 도핑 깊이(d1)는, 제1 액티브 핀(101)의 측면 상에 형성된 제1 게이트 메탈(130)의 표면으로부터 측정한 제1 불순물(W1)의 도핑 깊이(d1)와 서로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제1 등방성 도핑은 제1 불순물(W1)이 포함된 플라즈마 가스(plasma gas)를 이용하여 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)을 도핑하는 플라즈마 도핑(plasma doping)일 수 있다. 이러한 플라즈마 도핑 공정은, 100W 내지 100KW의 파워, 표준 대기압(760 Torr) 이하의 압력, 및 1,000 내지 10,000 SLM의 유량 조건에서, 제1 불순물(W1)이 포함된 플라즈마 가스를 생성하는 공정과, 100KeV 이하의 바이어스(bias) 조건에서, 플라즈마 가스에 포함된 제1 불순물(W1)을 노출된 제1 게이트 메탈(130) 전면에 도핑하는 공정을 포함할 수 있다. 이하에서는 이에 대해 보다 구체적으로 설명하도록 한다.
먼저, 플라즈마 가스에 포함되는 제1 불순물(W1)의 도즈량을 조절하기 위한 플라즈마 가스 생성 공정에서, 플라즈마 챔버의 파워 조건은 100W 내지 100KW로 유지할 수 있다. 즉, 챔버의 파워를 100W 이상으로 유지함으로써, 플라즈마 가스에 제1 불순물(W1)이 제대로 유입될 수 있도록 하고, 챔버의 파워를 100KW이하로 유지함으로써, 플라즈마 가스에 제1 불순물(W1)이 지나치게 높은 농도로 포함되는 것을 방지하여 제1 게이트 메탈(130)의 도핑 특성을 향상시킬 수 있다.
또한, 플라즈마 챔버의 압력 조건은 표준 대기압(760 Torr) 이하를 유지하고, 플라즈마 개스의 유량은 1,000 내지 10,000 SLM을 유지함으로써, 플라즈마 가스 내에 제1 게이트 메탈(130)의 일함수를 변경시킬 수 있기에 충분한 농도의 제1 불순물(W1)이 포함되도록 조절한다.
다음, 이렇게 생성된 플라즈마 가스에 100KeV 이하의 바이어스 조건을 걸어, 플라즈마 가스에 포함된 제1 불순물(W1)이 노출된 제1 게이트 메탈(130)에 도핑되도록 한다. 이 때, 본 실시예에서는 바이어스 조건을 100KeV이하로 유지함으로써, 도핑 시 노출된 제1 게이트 메탈(130)의 표면이 손상되는 것을 방지할 수 있다.
여기서, 제1 불순물(W1)은 예를 들어, B, As, P, Si, Ge, Ar, He, Xe 중 어느 하나를 포함할 수 있으며, 플라즈마 도핑에 이용되는 플라즈마 가스 역시 상기 물질들 중 어느 하나를 포함할 수 있다. 후술하겠으나, 이러한 제1 불순물(W1)은 기판(100)의 제1 영역(I)에 형성된 제1 게이트 메탈(130)의 일함수를 변화시키게 된다.
한편, 본 발명의 몇몇 실시예에서, 제1 등방성 도핑은 제1 불순물(W1)의 주입 각도를 다양하게 조절함으로써, 제1 불순물(W1)이 제1 게이트 메탈(130) 전면에 균일하게 주입되도록 제1 불순물(W1)을 이온 주입하는 것을 포함할 수 있다.
다음 도 14 및 도 15를 참조하면, 제1 등방성 도핑을 통해, 기판(100)의 제1 영역(I)에는 제2 일함수를 갖는 제2 게이트 메탈(140)이 형성되고, 기판(100)의 제2 영역(II)에는 제1 일함수를 갖는 제1 게이트 메탈(130)이 그대로 남아있게 된다. 여기서, 제1 액티브 핀(101), 제1 소오스 영역(171) 및 제1 드레인 영역(181), 제1 액티브 핀(101) 상의 게이트 절연막(120), 및 제2 게이트 메탈(140)으로 구성된 제1 트랜지스터의 문턱 전압(Vth; threshold voltage)은, 제2 액티브 핀(102), 제2 소오스 영역(172) 및 제2 드레인 영역(182), 제2 액티브 핀(102) 상의 게이트 절연막(120), 및 제1 게이트 메탈(130)로 구성된 제2 트랜지스터의 문턱 전압과 서로 다를 수 있다. 이는 앞서 설명한 것과 같이, 제1 등방성 도핑에 의해 형성된 제2 게이트 메탈(140)이 제1 게이트 메탈(130)과 서로 다른 일함수를 갖기 때문으로 이해될 수 있다.
이에 따라, 본 실시예에 따른 반도체 장치는, 서로 다른 문턱 전압을 갖는 제1 및 제2 트랜지스터를 포함할 수 있으며, 여기서, 본 실시예의 제1 및 제2 트랜지스터는 예를 들어, NMOS 트랜지스터일 수 있다. 따라서, 이 경우 제1 및 제2 소오스 영역(171, 172)과 제1 및 제2 드레인 영역(181, 182)은 N형 불순물을 포함할 수 있다.
앞서 설명한 제1 등방성 도핑은, 제1 액티브 핀(101) 상에 형성된 제1 게이트 메탈(130)의 특정 표면(예를 들어, 상면 또는 측면)에 과도하게 불순물을 도핑시키는 것이 아니라, 전 표면에 걸쳐 고르게 불순물을 도핑시키므로 제1 게이트 메탈의 일함수 조절이 신뢰성있게 수행될 수 있다. 이와 달리, 제1 게이트 메탈(130)에 국부적인 불순물 주입(implantation)이나 도핑이 있게 된다면, 게이트 메탈 전체에 대해 원하는 일함수를 갖도록 조절하는 것이 어려울 것이기 때문이다.
다음 도 2 내지 도 23을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이고, 도 17 내지 도 23은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 여기서, 도 19, 도 21, 도 23은 각각 도 18, 도 20, 도 22의 E-E′, F-F′, G-G′ 선을 따라 절단한 단면도이다.
먼저 도 2 내지 도 16을 참조하면, 기판(100) 및, 제1 및 제2 액티브 핀(101, 102)을 제공한다(S100). 그리고, 기판(100)에 소오스 및 드레인 영역(171, 172, 181, 182)을 형성하고(S110), 게이트 절연막(120)과 제1 게이트 메탈(130)을 형성한다(S120, S130). 이 후, 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)은 노출하고, 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)은 덮는 제1 마스크막(200)을 형성하고(S140), 제1 불순물(W1)을 도핑하는 제1 등방성 도핑을 수행하여, 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)을 제2 게이트 메탈(140)로 형성한다(S150). 이러한 과정은 앞서 자세히 설명한 바, 여기서는 중복된 자세한 설명은 생략하도록 한다.
도 16 내지 도 19을 참조하면, 제2 마스크막(210)을 형성한다(S160). 구체적으로, 제1 마스크막(도 14의 200)을 제거한 후, 제1 액티브 핀(101) 상의 제2 게이트 메탈(140)은 덮고, 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)은 노출하는 제2 마스크막(210)을 형성할 수 있다.
더욱 구체적으로, 먼저 도 17에서와 같이, 기판(100)의 제2 영역(II)에 형성된 제1 마스크막(도 14의 200)을 제거한다. 이 때, 제1 마스크막(도 14의 200)은 공지된 다양한 방법을 사용하여 제거될 수 있다.
다음 도 18 및 도 19에서와 같이, 기판(100)의 제1 영역(I)에 제2 마스크막(210)을 형성한다. 구체적으로, 기판(100)의 제1 영역(I)에 형성된 제1 액티브 핀(101) 상의 제2 게이트 메탈(140)은 덮도록 하고, 기판(100)의 제2 영역(II)에 형성된 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)은 노출시키도록 제2 마스크막(210)을 형성할 수 있다. 이러한 제2 마스크막(210)은 앞서 설명한 제1 마스크막(도 14의 200)과 마찬가지로, 후술할 도핑 공정에서 불순물이 제2 마스크막(210)을 통과하지 못하도록 충분한 두께로 형성될 수 있다.
도 16, 및 도 20 내지 도 23을 참조하면, 제2 등방성 도핑을 수행한다(S170). 구체적으로, 제2 불순물(W2)을 균일하게 도핑하는 제2 등방성 도핑을 수행하여, 제2 액티브 핀 상(102)의 제1 게이트 메탈(130)을 제1 일함수와 다른 제3 일함수를 갖는 제3 게이트 메탈(145)로 형성할 수 있다.
더욱 구체적으로, 먼저 도 20 및 도 21과 같이, 기판(100)의 제1 영역(I) 및 제2 영역(II)에 제2 등방성 도핑을 수행한다. 이 때, 기판(100)의 제1 영역(I)에 형성된 제2 게이트 메탈(140)은 제2 마스크막(210)에 의해 덮여 있고, 기판(100)의 제2 영역(II)에 형성된 제1 게이트 메탈(130)은 제2 마스크막(210)에 의해 노출되어 있으므로, 기판(100)의 제2 영역(II)에 형성된 제1 게이트 메탈(130)만 제2 불순물(W2)에 의해 도핑되게 된다. 즉, 제2 마스크막(210)은 제2 불순물(W2)로부터 기판(100)의 제1 영역(I)에 형성된 제2 게이트 메탈(140)을 보호하는 역할을 하게 된다.
여기서 수행되는 제2 등방성 도핑의 특성은, 앞서 설명한 제1 등방성 도핑의 특성과 동일할 수 있다. 즉, 제2 등방성 도핑은 제2 액티브 핀(102) 상의 제1 게이트 메탈(130) 내의 제2 불순물(W2)의 도핑 프로파일(103b)이 제1 게이트 메탈(130)의 프로파일을 따라 컨포말하게 형성되도록 제1 게이트 메탈(130)을 제2 불순물(W2)로 도핑하는 것을 의미할 수 있다.
또한, 이러한 제2 등방성 도핑에 의해, 제2 액티브 핀(102)의 상면 상에 형성된 제1 게이트 메탈(130)의 표면으로부터 측정한 제2 불순물(W2)의 도핑 깊이(d2)는, 제2 액티브 핀(102)의 측면 상에 형성된 제1 게이트 메탈(130)의 표면으로부터 측정한 제2 불순물(W2)의 도핑 깊이(d2)와 서로 동일할 수 있다 이러한 제2 등방성 도핑을 수행하는 방법으로는 예를 들어, 플라즈마 가스를 이용한 플라즈마 도핑을 사용할 수 있음은 앞서 충분히 설명한바 중복된 설명은 생략하도록 한다.
한편, 몇몇 실시예에서 제2 등방성 도핑에 사용되는 제2 불순물(W2)은 앞서 설명한 제1 등방성 도핑에 사용되는 제1 불순물(도 13의 W1)과 서로 다른 물질일 수 있다. 즉, 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)은, 제1 액티브 핀(101) 상의 제2 게이트 메탈(140)이 포함하는 제1 불순물(도 13의 W1)과 서로 다른 제2 불순물(W2)로 도핑될 수 있다.
또한, 몇몇 실시예에서 제2 등방성 도핑에 사용되는 제2 불순물(W2)과 제1 등방성 도핑에 사용되는 제1 불순물(도 13의 W1)은 서로 동일한 물질이지만, 서로 다른 농도로 제1 게이트 메탈(130)에 도핑될 수 있다. 즉, 제1 액티브 핀(101) 상의 제2 게이트 메탈(140)은 제1 농도의 제1 불순물(도 13의 W1)로 도핑될 수 있고, 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)은 제1 농도와 다른 제2 농도의 제1 불순물(도 13의 W1)과 동일한 제2 불순물(W2)로 도핑될 수 있다.
이러한 제2 등방성 도핑은 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)의 일함수를 변화시키게 된다.
다음 도 22 및 도 23을 참조하면, 제2 등방성 도핑을 통해, 제1 액티브 핀(101) 상에는 제2 일함수를 갖는 제2 게이트 메탈(140)이 그대로 남아있게 되고, 제2 액티브 핀(102) 상에는 제3 일함수를 갖는 제3 게이트 메탈(145)이 형성되게 된다. 여기서, 제3 일함수는 제1 게이트 메탈(도 21의 130)이 갖고 있던 제1 일함수와 서로 다를 수 있다. 특히, 몇몇 실시예에서 제3 일함수는, 제1 게이트 메탈(도 21의 130)이 갖고 있던 제1 일함수와도 다르고, 제1 액티브 핀(101) 상의 제2 게이트 메탈(140)이 갖는 제2 일함수와도 다를 수 있다.
이에 의해 본 실시예에서는, 앞선 실시예와는 또 다른 서로 다른 문턱 전압을 갖는 제1 및 제2 트랜지스터의 제조가 가능하게 된다. 이는 제2 트랜지스터를 구성하는 제3 게이트 메탈(145)이 제1 게이트 메탈(도 21의 130) 및/또는 제2 게이트 메탈(140)과 다른 제3 일함수를 갖기 때문으로 이해될 수 있다.
다음 도 2, 도 3, 도 24 내지 도 29를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법의 순서도이고, 도 25 내지 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 2, 도 3 및 도 24를 참조하면, 기판(100), 제1 및 제2 액티브 핀(101, 102)을 제공한다(S200). 구체적으로, 도 2 및 도 3과 같이, 제1 영역(I)과 제2 영역(II)을 포함하는 기판(100)을 준비하고, 기판(100)의 소정 영역을 패터닝하여 제1 및 제2 액티브 핀(101, 102)을 제공한다. 이는 앞서 자세하게 설명한바 중복된 설명을 생략한다.
도 24 및 도 25를 참조하면, 게이트 절연막(120) 및 제1 게이트 메탈(130)을 형성한다(S210). 구체적으로, 도 25와 같이, 기판(100)과 제1 및 제2 액티브 핀(101, 102) 상에 절연층(미도시)과 도전층(미도시)을 순차적으로 적층한 후, 이를 같이 패터닝하여 도 25에 도시된 게이트 절연막(120)과 제1 일함수를 갖는 제1 게이트 메탈(130)을 형성할 수 있다.
도 24 및 도 26을 참조하면, 제1 마스크막(200)을 형성한다(S220). 구체적으로, 도 26과 같이, 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)은 노출시키고, 제2 액티브 핀(102) 상의 제1 게이트 메탈(130)은 덮도록 제1 마스크막(200)을 형성할 수 있다.
도 24, 도 27 및 도 28을 참조하면, 제1 등방성 도핑을 수행한다(S230). 구체적으로, 도 27 및 도 28과 같이, 제1 액티브 핀(101) 상의 제1 게이트 메탈(130) 전면에 대해 불순물을 도핑하는 제1 등방성 도핑을 수행하여, 제1 액티브 핀(101) 상의 제1 게이트 메탈(130)을 제1 일함수와 다른 제2 일함수를 갖는 제2 게이트 메탈(140)로 형성할 수 있다. 이에 관한 구체적인 사항은 앞서 충분히 설명한바 여기서는 중복된 설명을 생략하도록 한다.
도 24 및 도 29를 참조하면, 기판(100)에 소오스 및 드레인 영역(171, 172, 181, 182)을 형성한다(S240). 구체적으로, 도 29와 같이, 기판(100) 상에 형성된 제1 마스크막(도 28의 200)을 제거하여 제1 및 제2 액티브 핀(101, 102)의 양측을 노출시키고, 노출된 제1 및 제2 액티브 핀(101, 102)의 양측에 N형 또는 P형 불순물을 주입하여, 제1 및 제2 소오스 영역(171, 172)과, 제1 및 제2 드레인 영역(181, 182)을 각각 형성할 수 있다. 즉, 본 실시예가 앞선 실시예와 다른 점은, 앞선 실시예에서는 제1 게이트 메탈(130) 형성 전에, 제1 및 제2 소오스 영역(171, 172)과 제1 및 제2 드레인 영역(181, 182)을 형성하나, 본 실시예에서는 제1 게이트 메탈(130) 형성 후에 이들을 형성한다는 점이다.
이후, 본 실시예의 변형 실시예서, 제2 마스크막(미도시)을 형성하고 제2 액티브 핀(102) 상에 형성된 제1 게이트 메탈(130)에 대해 제2 등방성 도핑을 추가적으로 더 할 수 있다. 이는 앞서 설명한 내용들로부터 충분히 유추 가능하다고 판단되는바, 여기서는 중복된 자세한 설명은 생략하도록 한다.
다음 도 29 내지 도 31을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명한다.
도 30 및 도 31은 본 발명의 일 실시예에 따른 반도체 장치의 단면도들이다. 구체적으로, 도 30은 도 29의 H-H′ 선을 따라 절단한 단면도이고, 도 31은 도 29의 J-J′ 선을 따라 절단한 단면도이다. 도 29 내지 도 31에는 설명의 편의를 위해, 일반적인 트랜지스터를 구성하는 다른 구성요소들(예를 들어, 층간 절연막, 실리사이드막 등)은 생략하고 도시하였다.
도 29 내지 도 31을 참조하면, 반도체 장치는 기판(100), 제1 및 제 액티브 핀(101, 102), 소자 분리막(110), 게이트 절연막(120), 및 제1 및 제2 게이트 메탈(130, 140)을 포함할 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 그리고, 제1 및 제2 액티브 핀(101, 102)은 각각 기판(100)의 상면으로부터 돌출되고, 기판(100)과 일체로 형성될 수 있다. 구체적으로, 제1 액티브 핀(101)은 도시된 것과 같이, 기판(100)의 제1 영역(I)에 기판(100)의 상면으로부터 돌출되고, 기판(100)과 일체로 형성될 수 있고, 제2 액티브 핀(102)은 기판(100)의 제2 영역(II)에 기판(100)의 상면으로부터 돌출되고, 기판(100)과 일체로 형성될 수 있다.
본 발명의 몇몇 실시에에서, 제1 액티브 핀(101)과 제2 액티브 핀(102)은 서로 동일한 도전형으로 도핑될 수 있다. 구체적으로, 제1 액티브 핀(101)과 제2 액티브 핀(102)은 모두 N형으로 도핑될 수 있다. 이러한 N형 제1 및 제2 액티브 핀(101)은 제1 및 제2 액티브 핀(101, 102)에 각각 N형 불순물을 도핑하여 형성할 수도 있으며, 제1 및 제2 액티브 핀(101) 내에 각각 N형 불순물을 포함하는 N형 웰(미도시)을 형성함으로써 형성할 수도 있다.
한편, 본 발명의 다른 몇몇 실시에에서, 제1 액티브 핀(101)과 제2 액티브 핀(102)은 서로 다른 도전형으로 도핑될 수도 있다. 구체적으로, 제1 액티브 핀(101)은 N형으로 도핑되고, 제2 액티브 핀(102)은 P형으로 도핑될 수 있다.
이러한 N형 제1 액티브 핀(101)은 제1 액티브 핀(101)에 N형 불순물을 도핑하여 형성할 수도 있으며, 제1 액티브 핀(101) 내에 N형 불순물을 포함하는 N형 웰(미도시)을 형성함으로써 형성할 수도 있다. 또한, P형 제2 액티브 핀(102)은 제2 액티브 핀(102)에 P형 불순물을 도핑하여 형성할 수도 있으며, 제2 액티브 핀(102) 내에 P형 불순물을 포함하는 P형 웰(미도시)을 형성함으로써 형성할 수도 있다. 한편, 같은 방법을 통해 이와 반대로 1 액티브 핀(101)은 P형으로 도핑되고, 제2 액티브 핀(102)은 N형으로 도핑되도록 형성하는 것도 가능하다.
제1 및 제2 액티브 핀(101, 102)의 양측에는 각각 제1 및 제2 소오스 영역(171, 172) 및 제1 및 제2 드레인 영역(181, 182)이 형성될 수 있다. 구체적으로, 제1 액티브 핀(101) 양측 내부에는 제1 소오스 영역(171)과 제1 드레인 영역(181)이 형성될 수 있고, 제2 액티브 핀(102) 양측 내부에는 제2 소오스 영역(172)과 제2 드레인 영역(182)이 형성될 수 있다. 여기서 소오스 영역과 드레인 영역은, 설명의 편의를 위하여 둘을 구분한 용어이나, 도시된 트랜지스터에 인접한 다른 트랜지스터와 이 둘을 공유할 경우, 본 실시예의 소오스 영역이 인접 트랜지스터의 드레인 영역으로 기능할 수도 있고, 본 실시예의 드레인 영역이 인접 트랜지스터의 소오스 영역으로 기능할 수도 있다. 즉, 소오스 영역과 드레인 영역이라는 용어에 본 발명이 제한되는 것은 아니다.
소자 분리막(110)은 제1 및 제2 액티브 핀(101, 102) 양측에 형성될 수 있다. 이러한 소자 분리막(110)은 예를 들어, 실리콘 산화막(SiOx)등으로 이루어질 수 있으며, 도시된 것과 같이 제2 방향(예를 들어, Y방향)으로 연장된 형상으로 형성될 수 있다.
소자 분리막(110)과 제1 및 제2 액티브 핀(101, 102) 상에는 예를 들어, 고유전율의 물질로 이루어진 게이트 절연막(120)이 형성될 수 있다. 도 29 내지 도 31에는 이러한 게이트 절연막(120)이 소자 분리막(110) 상부와 제1 및 제2 액티브 핀(101, 102) 상부에 걸쳐 제3 방향(예를 들어, X방향)으로 연장되게 형성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 선택적으로(optionally), 게이트 절연막(120)은 제1 및 제2 액티브 핀(101, 102) 상에만 형성될 수도 있다. 다시 말해, 게이트 절연막(120)은 소자 분리막(110) 상에는 미형성되고, 제1 및 제2 액티브 핀(101, 102) 상에만 형성될 수도 있다.
게이트 절연막(120) 상에는 제1 및 제2 게이트 메탈(130, 140)이 형성될 수 있다. 구체적으로, 제1 및 제2 액티브 핀(101, 102) 상에는 각각 제1 및 제2 게이트 메탈(130, 140)이 형성될 수 있다. 도 29 내지 도 31에는, 제1 액티브 핀(101) 상에 제2 게이트 메탈(140)이 형성되고, 제2 액티브 핀(102) 상에 제1 게이트 메탈(130)이 형성된 것이 도시되어 있으나, 이는 얼마든지 바뀔 수 있다. 즉, 비록 도시되지는 않았으나, 제1 액티브 핀(101) 상에 제1 게이트 메탈(130)이 형성되고, 제2 액티브 핀(102) 상에 제2 게이트 메탈(140)이 형성되는 것도 얼마든지 가능하다.
본 실시예에서, 제1 액티브 핀(101) 상에 형성된 제2 게이트 메탈(140)의 두께(T1)와 제2 액티브 핀(102) 상에 형성된 제1 게이트 메탈(130)의 두께(T2)는 서로 동일할 수 있다.
또한, 본 실시예에서, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)은 서로 동일한 메탈로 이루어질 수 있다. 이러한 제1 및 제2 게이트 메탈(130, 140)을 이루는 물질의 종류로는 예를 들어, 메탈, 메탈-카바이드, 메탈-나이트라이드, 메탈-실리사이드, 메탈-실리콘-나이트라이드 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 액티브 핀(101), 제1 소오스 영역(171) 및 제1 드레인 영역(181), 제1 액티브 핀(101) 상의 게이트 절연막(120), 및 제2 게이트 메탈(140)은 제1 트랜지스터를 구성할 수 있다. 그리고, 제2 액티브 핀(102), 제2 소오스 영역(172) 및 제2 드레인 영역(182), 제2 액티브 핀(102) 상의 게이트 절연막(120), 및 제1 게이트 메탈(130)은 제2 트랜지스터를 구성할 수 있다. 따라서, 제1 트랜지스터의 제1 액티브 핀(101)에는 제1 채널이 형성되고, 제2 트랜지스터의 제2 액티브 핀(102)에는 제2 채널이 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 액티브 핀(101) 내에 형성된 제1 채널의 길이(L1)는 제2 액티브 핀(102) 내에 형성된 제2 채널의 길이(L2)와 동일할 수 있다. 그리고, 본 발명의 다른 몇몇 실시예에서, 제1 액티브 핀(101) 내에 형성된 제1 채널의 폭(WD1)은 제2 액티브 핀(102) 내에 형성된 제2 채널의 폭(WD2)과 동일할 수 있다. 또한 본 발명의 또 다른 몇몇 실시예에서, 제1 액티브 핀(101) 내에 형성된 제1 채널의 길이(L1)와 제2 액티브 핀(102) 내에 형성된 제2 채널의 길이(L2)는 서로 동일하고, 동시에 제1 액티브 핀(101) 내에 형성된 제1 채널의 폭(WD1)과 제2 액티브 핀(102) 내에 형성된 제2 채널의 폭(WD2)도 서로 동일할 수도 있다.
본 발명의 몇몇 실시예에서, 제1 게이트 메탈(130)은 제1 불순물을 포함하고, 제2 게이트 메탈(140)은 제1 불순물을 포함하지 않을 수 있다. 또한, 제1 게이트 메탈(130)은 제1 불순물을 포함하고, 제2 게이트 메탈(140)은 제1 불순물과 다른 제2 불순물을 포함할 수 있다. 이 때, 제1 불순물과 제2 불순물은 예를 들어, 앞서 설명한 등방성 도핑 등을 통해 각각 제1 및 제2 게이트 메탈(130, 140)에 도핑될 수 있다. 이러한 불순물로는 예를 들어, B, As, P, Si, Ge, Ar, He, Xe 등을 들 수 있다. 즉, 제1 게이트 메탈(130)은 예를 들어, B, As, P, Si, Ge, Ar, He, Xe 중 어느 하나를 포함할 수 있고, 제2 게이트 메탈(140)은 예를 들어, B, As, P, Si, Ge, Ar, He, Xe 중 다른 하나를 포함할 수 있다.
이처럼, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)이 서로 동일한 메탈로 이루어지고, 그 두께도 동일하며, 제1 트랜지스터와 제2 트랜지스터의 채널 길이 또는 채널 폭도 서로 동일하지만, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)이 예를 들어, 등방성 도핑 등을 통해 서로 다른 불순물을 포함하거나, 제1 게이트 메탈(130)만 제1 불순물을 포함함으로써, 제1 게이트 메탈과(130)과 제2 게이트 메탈(140)의 일함수가 달라질 수 있다. 따라서, 제1 트랜지스터와 제2 트랜지스터의 문턱 전압이 서로 달라질 수 있다.
본 발명의 다른 몇몇 실시예에서, 제1 게이트 메탈(130)은 제1 농도의 불순물을 포함하고, 제2 게이트 메탈(140)은 제1 게이트 메탈(130)에 포함된 불순물과 동일한 불순물을 포함하되, 제1 게이트 메탈(130)과 다른 농도의 불순물을 포함할 수 있다. 즉, 제1 게이트 메탈(130)은 제1 농도의 불순물을 포함하고, 제2 게이트 메탈(140)은 제1 농도와 다른 제2 농도의 동일한 불순물을 포함할 수 있다. 이 때, 불순물은 마찬가지로, 앞서 설명한 등방성 도핑 등을 통해 각각 제1 및 제2 게이트 메탈(130, 140)에 서로 다른 농도로 도핑될 수 있다.
이처럼, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)이 서로 동일한 메탈로 이루어지고, 그 두께도 동일하며, 제1 트랜지스터와 제2 트랜지스터의 채널 길이 또는 채널 폭도 서로 동일하지만, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)이 예를 들어, 등방성 도핑 등을 통해 서로 다른 농도의 동일 불순물을 포함하므로 제1 게이트 메탈과(130)과 제2 게이트 메탈(140)의 일함수가 달라질 수 있다. 따라서, 제1 트랜지스터와 제2 트랜지스터의 문턱 전압이 서로 달라질 수 있다.
다음 도 32를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 32는 본 발명의 다른 실시예에 따른 반도체 장치의 부분 절단 사시도이다. 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 32를 참조하면, 본 실시예에서, 기판(100)의 제1 영역(I)에 형성되는 제1 트랜지스터와, 기판(100)의 제2 영역(II)에 형성되는 제2 트랜지스터는 플레너(planar) 구조일 수 있다.
즉, 본 실시예에서는 기판(100)의 상면으로부터 돌출되고, 기판(100)과 일체로 형성된 제1 및 제2 액티브 핀(도 29 내지 도 31의 101, 102)이 형성되지 않고, 게이트 절연막(120)과 제1 및 제2 게이트 메탈(130, 140)이 기판(100) 직접 위(directly on)에 형성될 수 있다. 그리고, 제1 및 제2 소오스 영역(171, 172)과 제1 및 제2 드레인 영역(181, 182)은, 각각 게이트 절연막(120)과 제1 및 제2 게이트 메탈(130, 140)의 양측에 위치한 기판(100) 내부에 형성될 수 있다.
이와 같은 플레너 구조의 트랜지스터에서도 서로 다른 문턱 전압을 갖는 제1 트랜지스터와 제2 트랜지스터를 형성하는 것이 가능하다.
즉, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)이 서로 동일한 메탈로 이루어지고, 기판(100)의 제1 영역(I)에 형성된 제2 게이트 메탈(140)의 두께(T1)와 기판(100)의 제2 영역(II)에 형성된 제1 게이트 메탈(130)의 두께(T2)가 서로 동일하며, 기판(100)의 제1 영역(I) 내에 형성된 제1 채널의 길이(L1)와 폭(WD1)이, 각각 기판(100)의 제2 영역(II) 내에 형성된 제2 채널의 길이(L2)와 폭(WD2)과 서로 동일하여도, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)이 예를 들어, 등방성 도핑 등을 통해 서로 다른 불순물을 포함하거나, 제1 게이트 메탈(130)만 불순물을 포함함으로써 일함수가 달라질 수 있다. 따라서, 제1 트랜지스터와 제2 트랜지스터의 문턱 전압을 서로 다르게 형성하는 것이 가능하다.
또한, 같은 조건에서, 제1 게이트 메탈(130)과 제2 게이트 메탈(140)이 예를 들어, 등방성 도핑 등을 통해 서로 다른 농도의 동일 불순물을 포함함으로써 제1 게이트 메탈과(130)과 제2 게이트 메탈(140)의 일함수가 달라질 수 있다. 이에 따라, 제1 트랜지스터와 제2 트랜지스터의 문턱 전압을 서로 다르게 형성하는 것이 가능하다.
다음 도 33을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 33은 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다. 이하에서도 앞서 설명한 실시예들과 동일한 사항에 대해서는 중복된 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 33을 참조하면, 기판(100)의 제1 영역(I)에는 다수의 제1 액티브 핀(101)과, 다수의 제2 게이트 메탈(140)이 형성되고, 기판(100)의 제2 영역(II)에는 다수의 제2 액티브 핀(102)과, 다수의 제1 게이트 메탈(130)이 형성될 수 있다. 이 때, 기판(100)의 제1 영역(I)에 형성된 다수의 제1 액티브 핀(101), 다수의 제1 소오스 및 드레인 영역(171, 181), 기판(100)의 제1 영역(I)에 형성된 다수의 게이트 절연막(120), 및 다수의 제2 게이트 메탈(140)은 제1 트랜지스터 그룹을 형성할 수 있다. 마찬가지로, 기판(100)의 제2 영역(II)에 형성된 다수의 제2 액티브 핀(102), 다수의 제2 소오스 및 드레인 영역(172, 182), 기판(100)의 제2 영역(II)에 형성된 다수의 게이트 절연막(120), 및 다수의 제1 게이트 메탈(130)은 제2 트랜지스터 그룹을 형성할 수 있다.
이와 같은 본 실시예에서도, 앞선 실시예들과 마찬가지로, 서로 다른 문턱 전압을 갖는 제1 트랜지스터 그룹과 제2 트랜지스터 그룹을 형성하는 것이 가능하다.
즉, 다수의 제1 게이트 메탈(130)과 다수의 제2 게이트 메탈(140)이 서로 동일한 메탈로 이루어지고, 기판(100)의 제1 영역(I)에 형성된 다수의 제2 게이트 메탈(140)의 두께(T1)와 기판(100)의 제2 영역(II)에 형성된 다수의 제1 게이트 메탈(130)의 두께(T2)가 서로 동일하며, 기판(100)의 제1 영역(I) 내에 형성된 다수의 제1 채널의 길이(L1)와 폭(WD1)이, 각각 기판(100)의 제2 영역(II) 내에 형성된 다수의 제2 채널의 길이(L2)와 폭(WD2)과 서로 동일하여도, 제1 게이트 메탈(130) 그룹과 제2 게이트 메탈(140) 그룹이 등방성 도핑 등을 통해, 서로 다른 불순물을 포함하거나, 제1 게이트 메탈(130) 그룹만 불순물을 포함함으로써, 제1 트랜지스터 그룹과 제2 트랜지스터 그룹의 문턱 전압을 서로 다르게 형성하는 것이 가능하다.
또한, 같은 조건에서, 제1 게이트 메탈(130) 그룹과 제2 게이트 메탈(140) 그룹이 등방성 도핑 등을 통해, 서로 다른 농도의 동일 불순물을 포함함으로써 제1 게이트 메탈(130) 그룹과 제2 게이트 메탈(140) 그룹의 일함수가 달라질 수 있다. 이에 따라, 제1 트랜지스터와 제2 트랜지스터의 문턱 전압을 서로 다르게 형성하는 것이 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<실험예>
기판, 및 기판의 상면으로부터 돌출되고, 기판과 일체로 형성된 제1 및 제2 액티브 핀을 제공하고, 제1 및 제2 액티브 핀 상에 게이트 절연막을 각각 형성하였다. 그리고, 게이트 절연막 상에 TiN으로 이루어진 게이트 메탈을 형성하였다.
이 중, 제2 액티브 핀 상에 형성된 게이트 절연막을 마스킹하고, 노출된 제1 액티브 핀 상에 형성된 게이트 절연막에 대해 As를 불순물로 플라즈마 도핑을 수행하였다. 그리고, 제1 액티브 핀 상에 형성된 노출된 게이트 절연막으로 구성된 제1 트랜지스터와, 제2 액티브 핀 상에 형성된 마스킹된 게이트 절연막을 포함하는 제2 트랜지스터의 C-V 곡선을 구하였다. 이러한 실험 결과는 도 34에 도시되어 있다.
도 34는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 따라 제조된 반도체 장치의 특성을 설명하기 위한 도면이다.
도 34를 참조하면, 제1 트랜지스터(Q)의 문턱 전압과 제2 트랜지스터(P)의 문턴 전압이 서로 다름을 알 수 있다. 구체적으로, 게이트 메탈의 일함수가 변화됨으로써, 제1 트랜지스터(Q)의 C-V 곡선이 제2 트랜지스터(P)의 C-V 곡선에 비해, 좌측으로 시프팅(shifting)되었음을 알 수 있다. 특히, 이러한 변동은 게이트 전압(Vg)이 음의 값을 갖는 영역(예를 들어, NMOS 트랜지스터의 동작 영역)이 게이트 전압(Vg)이 양의 값을 갖는 영역(예를 들어, PMOS 트랜지스터의 동작 영역)에서 보다 더 커짐을 알 수 있다.
이와 같은 실험 결과를 통해, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 트랜지스터들의 문턱 전압을 신뢰성 있게 조절하는 데 사용될 수 있음을 알 수 있다.
100: 기판 101, 102: 액티브 핀
110: 소자 분리막 120: 게이트 절연막
130: 제1 게이트 메탈 140: 제2 게이트 메탈
145: 제3 게이트 메탈 150: 층간 절연막
155: 더미 게이트막 171, 172: 소오스 영역
181, 182: 드레인 영역 200, 210: 마스크막
S100~S170, S200~S240: 반도체 장치의 제조 방법

Claims (26)

  1. 기판, 및 상기 기판의 상면으로부터 돌출되고, 상기 기판과 일체로 형성된 제1 및 제2 액티브 핀을 제공하고,
    상기 제1 및 제2 액티브 핀 상에 제1 일함수(work function)를 갖는 제1 게이트 메탈을 형성하고,
    상기 제1 액티브 핀 상의 제1 게이트 메탈은 노출하고, 상기 제2 액티브 핀 상의 제1 게이트 메탈은 덮는 제1 마스크막을 형성하고,
    제1 불순물을 도핑하는 제1 등방성 도핑(isotropic doping)을 수행하여, 상기 제1 액티브 핀 상의 제1 게이트 메탈을 상기 제1 일함수와 다른 제2 일함수를 갖는 제2 게이트 메탈로 형성하는 것을 포함하는 반도체 장치의 게이트 메탈 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 액티브 핀 상의 제1 게이트 메탈 내의 상기 제1 불순물의 도핑 프로파일은, 상기 제1 게이트 메탈의 프로파일을 따라 컨포말(conformal)하게 형성되는 반도체 장치의 게이트 메탈 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 등방성 도핑은, 상기 제1 불순물이 포함된 플라즈마 가스를 이용한 플라즈마 도핑을 포함하는 반도체 장치의 게이트 메탈 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 액티브 핀의 상면 상에 형성된 상기 제1 게이트 메탈의 표면으로부터 측정한 상기 제1 불순물의 도핑 깊이는,
    상기 제1 액티브 핀의 측면 상에 형성된 상기 제1 게이트 메탈의 표면으로부터 측정한 상기 제1 불순물의 도핑 깊이와 서로 동일한 반도체 장치의 게이트 메탈 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 게이트 메탈은 메탈, 메탈-카바이드, 메탈-나이트라이드, 메탈-실리사이드, 메탈-실리콘-나이트라이드 계열의 물질 중 어느 하나를 포함하는 반도체 장치의 게이트 메탈 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 불순물은 B, As, P, Si, Ge, Ar, He, Xe 중 어느 하나를 포함하는 반도체 장치의 게이트 메탈 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 마스크막을 제거한 후, 상기 제1 액티브 핀 상의 제2 게이트 메탈은 덮고, 상기 제2 액티브 핀 상의 제1 게이트 메탈은 노출하는 제2 마스크막을 형성하고,
    제2 불순물을 도핑하는 제2 등방성 도핑을 수행하여, 상기 제2 액티브 핀 상의 제1 게이트 메탈을 상기 제1 일함수와 다른 제3 일함수를 갖는 제3 게이트 메탈로 형성하는 것을 더 포함하는 반도체 장치의 게이트 메탈 제조 방법.
  8. 제 7항에 있어서,
    상기 제1 불순물과 상기 제2 불순물은 서로 다른 물질인 반도체 장치의 게이트 메탈 제조 방법.
  9. 제 7항에 있어서,
    상기 제1 불순물과 상기 제2 불순물은 서로 동일한 물질이고,
    상기 제1 등방성 도핑은 제1 농도의 상기 제1 불순물을 도핑하는 것을 포함하고,
    상기 제2 등방성 도핑은 상기 제1 농도와 다른 제2 농도의 상기 제2 불순물을 도핑하는 것을 포함하는 반도체 장치의 게이트 메탈 제조 방법.
  10. 제 7항에 있어서,
    상기 제3 일함수는 상기 제2 일함수와 서로 다른 반도체 장치의 게이트 메탈 제조 방법.
  11. 제 1항에 있어서,
    상기 제1 및 제2 액티브 핀 상에 게이트 절연막을 형성하는 것을 더 포함하고,
    상기 제1 및 제2 게이트 메탈은 상기 게이트 절연막과 접촉하며 형성되는 반도체 장치의 게이트 메탈 제조 방법.
  12. 기판, 및 상기 기판의 상면으로부터 제1 방향으로 돌출되고 상기 제1 방향과 수직인 제2 방향으로 연장되어 상기 기판과 일체로 형성된 제1 및 제2 액티브 핀을 제공하고,
    상기 제2 방향으로 연장된 상기 제1 및 제2 액티브 핀의 양측에 각각 제1 및 제2 소오스 영역과, 제1 및 제2 드레인 영역을 형성하고,
    상기 제1 및 제2 액티브 핀 상에 상기 제1 및 제2 방향과 수직인 제3 방향으로 연장된 게이트 절연막과 제1 게이트 메탈을 순차적으로 형성하고,
    상기 제1 액티브 핀 상의 제1 게이트 메탈은 노출하고, 상기 제2 액티브 핀 상의 제1 게이트 메탈은 덮는 제1 마스크막을 형성하고,
    상기 제1 액티브 핀 상의 제1 게이트 메탈 전면에 대해 불순물을 포함하는 플라즈마 가스를 이용한 플라즈마 도핑을 수행하여 상기 제1 액티브 핀 상에 상기 제1 게이트 메탈과 서로 다른 일함수를 갖는 제2 게이트 메탈을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 및 제2 소오스 영역과, 제1 및 제2 드레인 영역은 각각 상기 제1 및 제2 액티브 핀 내에 형성되는 반도체 장치의 제조 방법.
  14. 제 12항에 있어서,
    제1 트랜지스터는 상기 제1 액티브 핀, 상기 제1 소오스 및 드레인 영역, 상기 제1 액티브 핀 상의 게이트 절연막, 및 상기 제2 게이트 메탈을 포함하고,
    제2 트랜지스터는 상기 제2 액티브 핀, 상기 제2 소오스 및 드레인 영역, 상기 제2 액티브 핀 상의 게이트 절연막, 및 상기 제1 게이트 메탈을 포함하고,
    상기 제1 트랜지스터의 문턱 전압과 상기 제2 트랜지스터의 문턱 전압은 서로 다른 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터인 반도체 장치의 제조 방법.
  16. 제 12항에 있어서,
    상기 게이트 절연막과 제1 게이트 메탈은, 상기 제1 및 제2 소오스 영역과, 제1 및 제2 드레인 영역이 형성된 후 형성되는 반도체 장치의 제조 방법.
  17. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 상기 기판의 상면으로부터 돌출되고, 상기 기판과 일체로 형성된 제1 액티브 핀;
    상기 제1 액티브 핀 상에 형성된 제1 게이트 메탈;
    상기 제2 영역에 상기 기판의 상면으로부터 돌출되고, 상기 기판과 일체로 형성된 제2 액티브 핀; 및
    상기 제2 액티브 핀 상에 형성된 제2 게이트 메탈을 포함하되,
    상기 제1 게이트 메탈과 상기 제2 게이트 메탈은 서로 동일한 메탈로 이루어지고,
    상기 제1 게이트 메탈은 상기 제2 게이트 메탈과 다른 일함수를 갖도록 제1 불순물을 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 액티브 핀 내에 형성된 제1 채널의 길이는 상기 제2 액티브 핀 내에 형성된 제2 채널의 길이와 같고,
    상기 제1 채널의 폭과 상기 제2 채널의 폭이 같은 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 게이트 메탈의 두께는 상기 제2 게이트 메탈의 두께와 같은 반도체 장치.
  20. 제 17항에 있어서,
    상기 제1 액티브 핀과 상기 제2 액티브 핀은 서로 동일한 도전형으로 도핑된 반도체 장치.
  21. 제 17항에 있어서,
    상기 제2 게이트 메탈은 상기 제1 불순물과 다른 제2 불순물을 더 포함하는 반도체 장치.
  22. 제 17항에 있어서,
    상기 제1 불순물은 B, As, P, Si, Ge, Ar, He, Xe 중 어느 하나를 포함하는 반도체 장치.
  23. 제 17항에 있어서,
    상기 제2 게이트 메탈은 상기 제1 불순물을 상기 제1 게이트 메탈과 다른 농도로 포함하는 반도체 장치.
  24. 반도체 기판;
    상기 기판의 상면으로부터 돌출되는 제1 액티브 핀과, 상기 제1 액티브 핀 상에 순차로 적층된 제1 게이트 절연막 및 제1 게이트 메탈과, 상기 제1 액티브 핀의 양측에 형성되는 제1소오스 영역 및 제1 드레인 영역을 포함하는 제1 트랜지스터를 포함하고,
    상기 기판의 상면으로부터 돌출되는 제2 액티브 핀과, 상기 제2 액티브 핀 상에 순차로 적층된 제2 게이트 절연막 및 제2 게이트 메탈과, 상기 제2 액티브 핀의 양측에 형성되는 제2 소오스 영역 및 제2 드레인 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 제1 게이트 메탈과 상기 제2 게이트 메탈은 같은 메탈 물질로 이루어지되,
    상기 제1 트랜지스터와 상기 제2 트랜지스터가 서로 다른 문턱 전압을 갖도록 상기 제1 게이트 메탈에 제1 불순물이 도핑된 반도체 장치.
  25. 제 24항에 있어서,
    상기 제1 액티브 핀 내에 형성된 제1 채널의 길이는 상기 제2 액티브 핀 내에 형성된 제2 채널의 길이와 같고,
    상기 제1 채널의 폭과 상기 제2채널의 폭이 같은 반도체 장치.
  26. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 상기 기판의 상면으로부터 돌출되고, 상기 기판과 일체로 형성된 다수의 제1 액티브 핀;
    상기 다수의 제1 액티브 핀 상에 각각 형성된 다수의 제1 게이트 메탈;
    상기 제2 영역에 상기 기판의 상면으로부터 돌출되고, 상기 기판과 일체로 형성된 다수의 제2 액티브 핀; 및
    상기 다수의 제2 액티브 핀 상에 각각 형성된 다수의 제2 게이트 메탈을 포함하되,
    상기 다수의 제1 게이트 메탈과 상기 다수의 제2 게이트 메탈은 서로 동일한 메탈로 이루어지고,
    상기 다수의 제1 게이트 메탈은 각각 제1 불순물을 포함하고,
    상기 다수의 제2 게이트 메탈은 각각 상기 제1 불순물과 다른 제2 불순물을 포함하고,
    상기 다수의 제1 액티브 핀 내에 각각 형성된 다수의 제1 채널의 폭과 길이는 각각 상기 다수의 제2 액티브 핀 내에 각각 형성된 다수의 제2 채널의 폭과 길이와 서로 동일하고,
    상기 다수의 제1 게이트 메탈의 두께와 상기 다수의 제2 게이트 메탈의 두께는 서로 동일한 반도체 장치.
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