KR20140133726A - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR20140133726A KR20140133726A KR20130053207A KR20130053207A KR20140133726A KR 20140133726 A KR20140133726 A KR 20140133726A KR 20130053207 A KR20130053207 A KR 20130053207A KR 20130053207 A KR20130053207 A KR 20130053207A KR 20140133726 A KR20140133726 A KR 20140133726A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- substrate
- active
- active pin
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 30
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 230000001590 oxidative effect Effects 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 40
- 238000002955 isolation Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 description 11
- 230000005669 field effect Effects 0.000 description 7
- 238000009413 insulation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- GWAOOGWHPITOEY-UHFFFAOYSA-N 1,5,2,4-dioxadithiane 2,2,4,4-tetraoxide Chemical compound O=S1(=O)CS(=O)(=O)OCO1 GWAOOGWHPITOEY-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 장치의 제조방법은, 기판을 패터닝하여 활성 핀을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 및 상기 갭 영역에 의해 노출된 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 숏 채널 효과(short channel effect)가 개선된 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀프 히팅(self heating) 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 장치의 제조방법은, 기판을 패터닝하여 활성 핀을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 및 상기 갭 영역에 의해 노출된 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 기판을 패터닝하여 활성 핀을 형성하는 것은, 상기 기판을 패터닝하여 활성 핀의 제1 부분을 형성하는 것, 상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것, 및 상기 소자분리 패턴들의 상부를 식각하여 상기 소자분리 패턴들에 의해 노출된 측벽들을 갖는 활성 핀의 제2 부분을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 활성 핀의 제2 부분에 산화 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 절연 패턴은, 상기 절연 패턴을 사이에 두고 서로 인접한 상기 소자분리 패턴들을 연결할 수 있다.
일 실시예에 따르면, 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 산화 공정을 수행하기 전에 상기 활성 핀의 제2 부분의 측벽들의 일부를 식각하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 산화 공정에 의해 상기 활성 핀의 제2 부분 아래의 상기 기판의 일부를 산화시키는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것은, 상기 기판 상에, 상기 활성 핀의 제1 부분의 상부면 및 측벽들을 덮는 캡핑 패턴을 형성하는 것, 및 상기 캡핑 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치들을 형성하는 것을 포함하되, 상기 소자분리 패턴들은 상기 트렌치들 내에 형성될 수 있다.
일 실시예에 따르면, 상기 활성 핀은 상기 희생 게이트 패턴 아래의 제1 영역 및 상기 희생 게이트 패턴 양측의 제2 영역들을 포함하되, 본 발명에 따른 반도체 장치의 제조방법은, 상기 활성 핀의 제2 영역들을 식각하여 상기 희생 게이트 패턴의 양측에 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들을 형성하는 것은, 상기 기판으로부터 에피택시얼 층을 성장시키는 것을 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조방법은, 상기 갭 영역의 일부를 채우는 게이트 유전 패턴을 형성하는 것, 및 상기 갭 영역의 잔부를 채우는 게이트 전극을 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 반도체 장치는, 소자분리 패턴들이 제공된 기판, 상기 기판으로부터 상기 기판의 상부면에 수직한 방향으로 돌출된 활성 핀, 상기 활성 핀과 상기 기판 사이의 절연 패턴, 상기 활성 핀 상의 게이트 전극, 상기 게이트 전극 양측에 배치되고, 상기 기판과 연결되는 소스/드레인 영역들을 포함하되, 상기 절연 패턴의 상부면의 높이는 상기 게이트 전극의 최하부면의 높이보다 높을 수 있다.
본 발명의 개념에 따르면, 채널 영역의 하부에 절연 패턴을 형성함으로써, 숏 채널 효과(short channel effect)가 개선된 핀 전계 효과 트랜지스터들이 제공될 수 있다. 또한, 소스/드레인 영역들이 기판에 직접적으로 연결되도록 형성함으로써, 셀프 히팅(self heating) 특성이 개선된 핀 전계 효과 트랜지스터들이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 2A 내지 도 11A는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2B 내지 도 11B는 도 2A 내지 도 11A의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2C 내지 도 11C는 도 2A 내지 도 11A의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2A 내지 도 11A는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2B 내지 도 11B는 도 2A 내지 도 11A의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2C 내지 도 11C는 도 2A 내지 도 11A의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다. 도 2A 내지 도 11A는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이고, 도 2B 내지 도 11B는 도 2A 내지 도 11A의 Ⅰ-Ⅰ'에 따른 단면도들, 도 2C 내지 도 11C는 도 2A 내지 도 11A의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 2A 내지 도 2C를 참조하면, 기판(100)을 패터닝하여 활성 핀의 제1 부분(110)이 형성될 수 있다. 상기 기판(100)은 실리콘 기판이거나 SOI(Silicon On Insulator) 기판일 수 있다. 상기 활성 핀의 제1 부분(110)을 포함하는 결과물 상에 캡핑 막(미도시)을 형성한 후, 이를 식각하여 상기 활성 핀의 제1 부분(110)의 상부면 및 측벽들을 덮는 캡핑 패턴(130)이 형성될 수 있다. 상기 캡핑 패턴(130)은, 일 예로, SiN을 포함할 수 있다.
도 3A 내지 도 3C를 참조하면, 상기 캡핑 패턴(130)을 식각 마스크로 상기 기판(100)을 식각하여, 상기 기판(100)에 활성 패턴(103)을 정의하는 트렌치들(140)이 형성될 수 있다. 상기 식각 공정은 상기 캡핑 패턴(130)에 대하여 식각 선택성을 가지는 식각 조건으로 수행될 수 있다. 일 실시예에 따르면, 상기 트렌치들(140) 각각의 폭은 아래로 갈수록 좁아지도록 형성될 수 있다.
도 1, 도 4A 내지 도 4C를 참조하면, 상기 트렌치들(140) 내에 소자분리 패턴들(105)이 형성되고, 상기 소자분리 패턴들(105)의 상부를 식각하여 상기 활성 패턴(103)의 상부의 측벽들을 노출할 수 있다. 이하, 상기 소자분리 패턴들(105)에 의해 노출된 측벽들을 갖는 상기 활성 패턴(103)의 상부는 활성 핀의 제2 부분(120)으로 정의된다. 이에 따라, 제1 부분(110)과 상기 제2 부분(120)으로 이루어지는 활성 핀(AF)이 상기 기판(100)에 형성될 수 있다(S10). 상기 활성 핀(AF)과 상기 활성 패턴(103)은 하나의 바디(body)를 이룰 수 있다. 구체적으로, 상기 트렌치들(140)을 포함하는 결과물 상에, 상기 트렌치들(140)을 채우는 소자분리막(미도시)이 형성될 수 있다. 상기 소자분리막을 평탄화하여 상기 캡핑 패턴(130)의 상면이 노출될 수 있다. 이어서, 상기 소자분리막을 식각하여 상기 캡핑 패턴(130)의 측벽들이 노출될 수 있다. 이에 따라, 상기 트렌치들(140) 내에 소자분리 패턴들(105)이 형성될 수 있다. 상기 소자분리 패턴들(105)의 상부를 식각하여 상기 활성 패턴(103)의 양 측벽들의 일부를 노출함으로써, 상기 활성 핀의 제2 부분(120)이 형성될 수 있다. 상기 활성 핀의 제1 부분(110)은 제1 폭(W1)을 가질 수 있고, 상기 활성 핀의 제2 부분(120)은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다.
도 5A 내지 도 5C를 참조하면, 도 4A 내지 도 4C의 결과물 상에 식각 정지막(150)이 형성될 수 있다. 상기 식각 정지막(150)은 상기 캡핑 패턴(130)의 상부면 및 측벽들, 상기 활성 핀의 제2 부분(120)의 측벽들, 및 상기 소자분리 패턴들(105)의 상부면을 덮을 수 있다. 상기 식각 정지막(150)은 일 예로, 실리콘 산화물을 포함할 수 있다. 그러나, 다른 실시예에 따르면, 상기 식각 정지막(150)을 형성하는 것은 생략될 수 있다.
도 1, 도 6A 내지 도 6C를 참조하면, 상기 기판(100) 상에 상기 활성 핀(AF)을 가로지르는 희생 게이트 패턴(200)이 형성될 수 있다(S20). 먼저, 상기 식각 정지막(150) 상에 희생 게이트 막(미도시)이 형성될 수 있다. 상기 희생 게이트 막을 패터닝하여 상기 희생 게이트 패턴(200)이 형성될 수 있다. 상기 희생 게이트 패턴(200)은 상기 식각 정지막(150)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 형성될 수 있다. 상기 희생 게이트 패턴(200)이 상기 활성 핀(AF)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 상기 활성 핀(AF)에 각각 정의될 수 있다. 상기 제1 영역(R1)은, 상기 희생 게이트 패턴(200) 아래에 위치하고 상기 희생 게이트 패턴(200)과 중첩되는, 상기 활성 핀(AF)의 일부분이다. 상기 제2 영역들(R2)은, 상기 희생 게이트 패턴(200)의 양측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된 상기 활성 핀(AF)의 다른 부분들이다. 상기 희생 게이트 패턴(200)이 형성된 후, 상기 희생 게이트 패턴(200) 양측의 상기 식각 정지막(150)을 제거하여 상기 희생 게이트 패턴(200) 아래에 식각 정지 패턴(151)이 형성될 수 있다. 상기 식각 정지 패턴(151)은 상기 희생 게이트 패턴(200)의 바닥면을 따라 연장되어, 상기 캡핑 패턴(130)의 상부면 및 측벽들, 상기 활성 핀의 제2 부분(120)의 측벽들, 및 상기 소자분리 패턴(105)의 상부면을 덮을 수 있다.
이 후, 상기 희생 게이트 패턴(200)의 양 측벽들 상에 게이트 스페이서들(210)이 형성될 수 있다. 상기 게이트 스페이서들(210)은, 일 예로, SiN을 포함할 수 있다. 상기 희생 게이트 패턴(200)을 포함하는 결과물 상에 게이트 스페이서막(미도시)을 형성한 후, 이를 식각하여 상기 소자분리 패턴들(105)의 상부면을 노출할 수 있다. 또한, 상기 게이트 스페이서막을 식각함에 따라, 상기 활성 핀(AF)의 상기 제2 영역들(R2)의 측벽들의 일부가 노출될 수 있다.
도 1, 도 7A 내지 도 7C를 참조하면, 상기 희생 게이트 패턴(200)의 양측에 소스/드레인 영역들(300)이 형성될 수 있다(S30). 상기 소스/드레인 영역들(300)은 상기 활성 핀(AF)의 상기 제2 영역들(R2)의 위치에 형성될 수 있다. 먼저, 상기 희생 게이트 패턴(200) 양측의 상기 캡핑 패턴(130)을 제거하여, 상기 활성 핀(AF)의 상기 제2 영역들(R2)이 노출될 수 있다. 상기 노출된 제2 영역들(R2)을 식각한 후, 상기 기판(100) 상에 에피택시얼 공정을 수행하여 상기 소스/드레인 영역들(300)이 형성될 수 있다. 일 예로, 상기 소스/드레인 영역들(300)은 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, NMOSFET의 소스/드레인을 위한 제 1 에피택시얼 층, 및 PMOSFET의 소스/드레인을 위한 제 2 에피택시얼 층이 형성될 수 있다. 상기 제 1 에피택시얼 층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 상기 제 2 에피택시얼 층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 상기 제 1 에피택시얼 층은 실리콘 카바이드(SiC)로 형성되고, 상기 제 2 에피택시얼 층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(300)에 불순물이 도핑될 수 있다.
도 1, 도 8A 내지 도 8C를 참조하면, 상기 소스/드레인 영역들(300)이 형성된 결과물 상에 하부 층간 절연막(350)이 형성될 수 있다. 상기 하부 층간 절연막(350)은 상기 소스/드레인 영역들(300) 및 상기 희생 게이트 패턴(200)을 덮도록 형성될 수 있다. 상기 하부 층간 절연막(350)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 하부 층간 절연막(350)을 식각하여, 상기 희생 게이트 패턴(200)의 상부면이 노출될 수 있다. 이 후, 상기 희생 게이트 패턴(200)을 제거하여, 상기 게이트 스페이서들(210) 사이에서 상기 캡핑 패턴(130) 및 상기 활성 핀(AF)의 제2 부분(120)을 노출하는 갭 영역(360)이 형성될 수 있다(S40). 상기 갭 영역(360)을 형성하는 것은, 상기 게이트 스페이서들(210), 상기 하부 층간절연막(350), 및 상기 식각 정지 패턴(151)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(200)을 식각하는 것을 포함할 수 있다. 또한, 상기 갭 영역(360)을 형성하는 것은, 상기 식각 정지 패턴(151)을 제거하여 상기 캡핑 패턴(130) 및 상기 활성 핀(AF)의 제2 부분(120)을 노출하는 것을 포함할 수 있다. 도 4A 내지 도4C를 참조하여 설명한 바와 같이, 상기 캡핑 패턴(130)에 의해 캡핑된 상기 활성 핀(AF)의 제1 부분(110)은 상기 제1 폭(W1)을 가질 수 있고, 상기 활성 핀(AF)의 제2 부분(120)은 상기 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다.
도 9A 내지 도 9C를 참조하면, 상기 갭 영역(360)에 의해 노출된 상기 활성 핀(AF)의 제2 부분(120)의 양 측벽들을 식각하여, 상기 활성 핀(AF)의 제2 부분(120)이 제3 폭(W3)을 가지도록 형성될 수 있다. 상기 제3 폭(W3)은 상기 제2 폭(W2)보다 작을 수 있다. 일 실시예에 따르면, 상기 제3 폭(W3)은 상기 활성 핀(AF)의 제1 부분(110)의 폭(W1)보다 작을 수 있다. 상기 식각 공정은 상기 캡핑 패턴(130)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 활성 핀(AF)의 제2 부분(120)의 양 측벽들이 식각되는 경우, 후속 산화 공정 동안 상기 활성 핀(AF)의 제2 부분(120)의 산화가 용이하게 수행될 수 있다. 그러나, 다른 실시예에 따르면, 상기 식각 공정은 생략될 수 있다.
도 1, 도 10A 내지 도 10C를 참조하면, 상기 활성 핀(AF)의 제2 부분(120)을 산화하여 절연 패턴(125)이 형성될 수 있다(S50). 구체적으로, 상기 갭 영역(360)을 포함하는 결과물 상에 산화 공정이 수행될 수 있다. 상기 산화 공정에 의해 제공된 산소 원자들은, 상기 갭 영역(360)에 의해 노출된 상기 활성 핀(AF)의 제2 부분(120)에 제공될 수 있다. 상기 산화 공정 동안, 상기 활성 핀(AF)의 제2 부분(120), 및 상기 활성 핀(AF)의 제2 부분(120) 아래의 상기 기판(100)의 일부가 산화되어 상기 절연 패턴(125)이 형성될 수 있다. 상기 산화 공정 동안, 상기 캡핑 패턴(130)에 의해 캡핑된 상기 활성 핀(AF)의 제1 부분(110)은 산화되지 않을 수 있다. 상기 절연 패턴(125)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 절연 패턴(125)은, 상기 절연 패턴(125)을 사이에 두고 서로 인접한 상기 소자분리 패턴들(105)과 연결될 수 있다. 상기 절연 패턴(125)은 상기 소스/드레인 영역들(300) 사이에 개재될 수 있고, 상기 활성 핀(AF)의 제1 부분(110) 아래에 배치될 수 있다. 상기 활성 핀(AF)의 제1 부분(110)은 상기 절연 패턴(125)에 의해 상기 기판(100)과 분리될 수 있다. 상기 절연 패턴(125)의 하부면(L1)은 상기 소자분리 패턴들(105)의 상부면(U1)보다 낮을 수 있다.
도 1, 도 11A 내지 도 11C를 참조하면, 상기 갭 영역(360)을 채우는 게이트 유전 패턴(410) 및 게이트 전극(400)이 형성될 수 있다(S60). 먼저, 상기 캡핑 패턴(130)이 제거되어 상기 활성 핀(AF)의 제1 부분(110)이 노출될 수 있다. 상기 캡핑 패턴(130)은 습식 또는 건식 식각 공정을 수행하여 제거될 수 있다. 이 후, 상기 갭 영역(360)을 포함하는 결과물 상에 게이트 유전막(미도시)이 형성되어, 상기 갭 영역(360)의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 활성 핀(AF)의 제1 부분(125) 및 상기 절연 패턴(125)의 일부를 덮도록 형성될 수 있다. 상기 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 게이트 막(미도시)이 형성되어, 상기 갭 영역(360)의 잔부를 채울 수 있다. 상기 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 게이트 유전 패턴(410) 및 게이트 전극(400)이 형성될 수 있다. 상기 평탄화 공정에 의해 상기 하부 층간절연막(350) 및 상기 게이트 스페이서(210)의 상부면들이 노출될 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(400)의 양 측벽들 상에 배치되어 상기 게이트 전극(400)과 상기 게이트 스페이서(210) 사이에 개재될 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, 상기 게이트 전극(400)을 형성하는 것은 NMOSFET의 게이트 전극을 형성하는 것 및 이와 독립적으로 실시되는 PMOSFET의 게이트 전극을 형성하는 것을 포함할 수 있다. 하지만, 본 발명의 실시예들이 NMOSFET 및 PMOSFET의 게이트 전극들을 독립적으로 형성하는 상술한 예들에 한정되는 것은 아니다.
상기 게이트 전극(400) 아래에 배치되는 상기 활성 핀(AF)의 제1 부분(110)의 제1 영역(R1)은 채널 영역일 수 있다. 채널 영역은 상기 소스/드레인 영역들(300) 사이에 개재될 수 있고, 상기 절연 패턴(125)에 의해 상기 기판(100)과 분리될 수 있다.
도시되지 않았지만, 상기 게이트 전극을 포함하는 결과물 상에 상부 층간 절연막이 형성될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(350)을 관통하여 상기 소스/드레인 영역들(300)을 노출시키는 콘택 홀들이 형성될 수 있고, 상기 콘택 홀들을 채우는 콘택 플러그들이 형성될 수 있다. 상기 상부 층간 절연막 상에 상기 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 그 결과, 상기 배선들은 상기 상부 층간 절연막 상에 형성되어, 상기 콘택 플러그들을 통해 상기 소스/드레인 영역들(300)과 연결될 수 있다.
도 11A 내지 도 11C를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 구조적 특징들을 설명한다.
기판(100)에 활성 패턴(103)을 정의하는 소자분리 패턴들(105)이 배치될 수 있다. 상기 소자분리 패턴들(105)은 제1 방향(일 예로, Y방향)으로 연장된 형태일 수 있다. 상기 기판(100) 상에, 상기 기판(100)으로부터, 상기 제1 방향 및 상기 제1 방향에 교차하는 제2 방향(일 예로, X방향) 모두에 수직한 제3 방향(일 예로, Z방향)으로 돌출된, 활성 핀의 제1 부분(110)이 배치될 수 있다. 상기 활성 핀의 제1 부분(110)은 상기 활성 패턴(103) 상에 배치될 수 있다. 상기 기판(100) 상에 게이트 전극(400)이 배치되어, 상기 활성 핀의 제1 부분(110)을 가로지를 수 있다. 상기 활성 핀의 제1 부분(110)은 상기 게이트 전극(400) 아래에 위치하는 채널 영역일 수 있다. 상기 게이트 전극(400)은 상기 활성 핀의 제1 부분(110)의 상부면 및 양 측벽들을 마주보도록 형성될 수 있다. 상기 활성 핀의 제1 부분(110), 상기 제1 부분(110) 아래에 배치되는 절연 패턴(125)에 의해 상기 활성 패턴(103)과 분리될 수 있다. 상기 절연 패턴(125)은 상기 활성 핀의 제2 부분 및 상기 기판(100)의 일부가 산화되어 형성된 것일 수 있다. 상기 절연 패턴(125)은 상기 절연 패턴(125)을 사이에 두고 서로 인접한 상기 소자분리 패턴들(105)과 연결될 수 있다. 상기 게이트 전극(400)의 양측에 상기 기판(100)으로부터 에피택시얼하게 성장된 소스/드레인 영역들(300)이 배치될 수 있다. 즉, 상기 소스/드레인 영역들(300)은 상기 기판(100)에 직접적으로 연결될 수 있다. 상기 활성 핀의 제1 부분(110)은, 수직적 위치에 있어서 상기 소스/드레인 영역들(300)의 바닥면들보다 높은 상부면을 가질 수 있고, 수평적 위치에 있어서 상기 소스/드레인 영역들(300) 사이에 위치할 수 있다. 상기 절연 패턴(125)은 상기 소스/드레인 영역들(300) 사이에 배치될 수 있고, 이에 따라, 상기 절연 패턴(125)은 상기 활성 핀의 제1 부분(110) 아래에 국소적으로 배치될 수 있다. 상기 절연 패턴(125)의 상부면의 높이는 상기 게이트 전극(400)의 최하부면의 높이보다 높을 수 있다.
상기 기판(100) 상에, 상기 소스/드레인 영역들(300) 및 상기 게이트 전극(400)의 양 측벽들을 덮는 하부 층간절연막(350)이 배치될 수 있다. 상기 하부 층간절연막(350)과 상기 게이트 전극(400) 사이에 게이트 스페이서(210)가 배치될 수 있다. 게이트 유전 패턴(410)이 상기 게이트 스페이서(210)와 상기 게이트 전극(400) 사이에 배치될 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)과 상기 활성 핀의 제1 부분(110) 사이에도 배치될 수 있다. 상기 게이트 유전 패턴(410)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(410)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(410)은 상기 활성 핀의 제1 부분(125)으로부터 수평적으로 연장되어 상기 소자분리 패턴(105)의 상부면을 부분적으로 덮을 수 있다. 하지만, 본 발명의 일 실시예에 따르면, 상기 소자분리 패턴(105)의 상부면은 상기 게이트 유전 패턴(410)에 의해 덮이지 않는 부분들을 가질 수 있다. 일 예로, 상기 게이트 전극들(400)에 의해 덮이지 않는 상기 소자분리 패턴(105)의 상부면은 상기 하부 층간 절연막(350)에 의해 덮일 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)의 바닥면을 따라 연장될 수 있다.
본 발명의 개념에 따르면, 절연 패턴이 채널 영역의 하부에만 선택적으로 형성될 수 있다. 이에 따라, 상기 채널 영역은 상기 절연 패턴에 의해 기판과 분리될 수 있다. 즉, 본 발명에 따른 전계효과 트랜지스터는 핀 온 인슐레이터(Fin on Insulator) 구조로 형성되어 숏 채널 효과(short channel effect)가 개선될 수 있다. 또한, 소스/드레인 영역들이 상기 기판에 직접적으로(directly) 연결됨으로써, 전계효과 트랜지스터의 누설 전류 및 셀프 히팅(self heating) 특성이 개선될 수 있다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 12를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 13을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 110: 활성 핀의 제1 부분
120: 활성 핀의 제2 부분 AF: 활성 핀
130: 캡핑 패턴 140: 트렌치들
105: 소자분리 패턴들 103: 활성 영역들
150: 식각 정지막 151: 식각 정지 패턴
200: 희생 게이트 패턴 210: 게이트 스페이서
R1: 제1 영역 R2: 제2 영역
300: 소스/드레인 영역들 350: 하부 층간 절연막
360: 갭 영역 400: 게이트 전극
410: 게이트 유전 패턴 125: 절연 패턴
120: 활성 핀의 제2 부분 AF: 활성 핀
130: 캡핑 패턴 140: 트렌치들
105: 소자분리 패턴들 103: 활성 영역들
150: 식각 정지막 151: 식각 정지 패턴
200: 희생 게이트 패턴 210: 게이트 스페이서
R1: 제1 영역 R2: 제2 영역
300: 소스/드레인 영역들 350: 하부 층간 절연막
360: 갭 영역 400: 게이트 전극
410: 게이트 유전 패턴 125: 절연 패턴
Claims (10)
- 기판을 패터닝하여 활성 핀을 형성하는 것;
상기 기판 상에, 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것;
상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것;
상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것; 및
상기 갭 영역에 의해 노출된 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함하는 반도체 장치의 제조방법. - 청구항 1에 있어서,
상기 기판을 패터닝하여 활성 핀을 형성하는 것은:
상기 기판을 패터닝하여 활성 핀의 제1 부분을 형성하는 것;
상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것; 및
상기 소자분리 패턴들의 상부를 식각하여, 상기 소자분리 패턴들에 의해 노출된 측벽들을 갖는 활성 핀의 제2 부분을 형성하는 것을 포함하는 반도체 장치의 제조방법. - 청구항 2에 있어서,
상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 활성 핀의 제2 부분에 산화 공정을 수행하는 것을 포함하는 반도체 장치의 제조방법. - 청구항 3에 있어서,
상기 절연 패턴은, 상기 절연 패턴을 사이에 두고 서로 인접한 상기 소자분리 패턴들을 연결하는 반도체 장치의 제조방법. - 청구항 3에 있어서,
상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은,
상기 산화 공정을 수행하기 전에 상기 활성 핀의 제2 부분의 측벽들의 일부를 식각하는 것을 더 포함하는 반도체 장치의 제조방법. - 청구항 3에 있어서,
상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은,
상기 산화 공정에 의해 상기 활성 핀의 제2 부분 아래의 상기 기판의 일부를 산화시키는 것을 더 포함하는 반도체 장치의 제조방법. - 청구항 2에 있어서,
상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것은:
상기 기판 상에, 상기 활성 핀의 제1 부분의 상부면 및 측벽들을 덮는 캡핑 패턴을 형성하는 것; 및
상기 캡핑 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치들을 형성하는 것을 포함하되,
상기 소자분리 패턴들은 상기 트렌치들 내에 형성되는 반도체 장치의 제조방법. - 청구항 1에 있어서,
상기 활성 핀은 상기 희생 게이트 패턴 아래의 제1 영역 및 상기 희생 게이트 패턴 양측의 제2 영역들을 포함하되,
상기 활성 핀의 제2 영역들을 식각하여 상기 희생 게이트 패턴의 양측에 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체 장치의 제조방법. - 청구항 8에 있어서,
상기 소스/드레인 영역들을 형성하는 것은, 상기 기판으로부터 에피택시얼 층을 성장시키는 것을 포함하는 반도체 장치의 제조방법. - 청구항 1에 있어서,
상기 갭 영역의 일부를 채우는 게이트 유전 패턴을 형성하는 것; 및
상기 갭 영역의 잔부를 채우는 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130053207A KR101974598B1 (ko) | 2013-05-10 | 2013-05-10 | 반도체 장치 및 그 제조방법 |
| US14/262,937 US9276087B2 (en) | 2013-05-10 | 2014-04-28 | Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin |
| US15/003,288 US9431522B2 (en) | 2013-05-10 | 2016-01-21 | Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130053207A KR101974598B1 (ko) | 2013-05-10 | 2013-05-10 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140133726A true KR20140133726A (ko) | 2014-11-20 |
| KR101974598B1 KR101974598B1 (ko) | 2019-05-07 |
Family
ID=52454197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130053207A KR101974598B1 (ko) | 2013-05-10 | 2013-05-10 | 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101974598B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160065332A (ko) * | 2014-11-28 | 2016-06-09 | 삼성전자주식회사 | 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| KR20160130888A (ko) * | 2015-05-04 | 2016-11-15 | 삼성전자주식회사 | 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법 |
| KR20160132173A (ko) * | 2015-05-06 | 2016-11-17 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN111244091A (zh) * | 2015-05-21 | 2020-06-05 | 三星电子株式会社 | 制造半导体器件的方法 |
| KR20210016251A (ko) * | 2019-07-31 | 2021-02-15 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 피드백을 통한 핀-시닝 제어 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120128531A (ko) * | 2011-05-17 | 2012-11-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
2013
- 2013-05-10 KR KR1020130053207A patent/KR101974598B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120128531A (ko) * | 2011-05-17 | 2012-11-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160065332A (ko) * | 2014-11-28 | 2016-06-09 | 삼성전자주식회사 | 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| KR20160130888A (ko) * | 2015-05-04 | 2016-11-15 | 삼성전자주식회사 | 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법 |
| KR20160132173A (ko) * | 2015-05-06 | 2016-11-17 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| CN111244091A (zh) * | 2015-05-21 | 2020-06-05 | 三星电子株式会社 | 制造半导体器件的方法 |
| CN111244091B (zh) * | 2015-05-21 | 2023-10-31 | 三星电子株式会社 | 制造半导体器件的方法 |
| KR20210016251A (ko) * | 2019-07-31 | 2021-02-15 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 피드백을 통한 핀-시닝 제어 |
| US11158726B2 (en) | 2019-07-31 | 2021-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling fin-thinning through feedback |
| US11923437B2 (en) | 2019-07-31 | 2024-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling fin-thinning through feedback |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101974598B1 (ko) | 2019-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9431522B2 (en) | Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin | |
| KR102061265B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR101876793B1 (ko) | 전계효과 트랜지스터 및 그 제조 방법 | |
| KR102060834B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR102088200B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR102151768B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR102276642B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR102276992B1 (ko) | 반도체 장치의 제조방법 | |
| KR102017611B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR102192350B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법 | |
| KR101974598B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR20160009754A (ko) | 반도체 장치의 제조 방법 | |
| KR20160028077A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR20160113467A (ko) | 반도체 장치 및 이의 제조방법 | |
| KR102017625B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR20160011290A (ko) | 반도체 장치 및 이의 제조 방법 | |
| KR102326376B1 (ko) | 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 | |
| US9704745B2 (en) | Methods of forming semiconductor device | |
| KR20160139120A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20160061495A (ko) | 반도체 소자 | |
| KR102029794B1 (ko) | 반도체 장치 | |
| KR101862345B1 (ko) | 모오스 전계효과 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법 | |
| KR102107146B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR102085082B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR102063814B1 (ko) | 정보 저장 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right |