KR20160065332A - 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 셀 영역 상에 게이트 패턴들을 형성함과 동시에 스크라이브 레인 영역 상에 게이트 패턴들보다 더 큰 폭 및 더 큰 피치를 갖는 키 패턴들을 형성할 수 있다. 이로써, 키 패턴들 내부에 보이드의 발생을 줄일 수 있으며, 키 패턴들의 기울어짐 현상을 방지할 수 있다. 나아가, 게이트 패턴들 양측에 콘택 플러그들을 형성 시, 키 패턴들을 잘못 판독하는(misreading) 문제를 개선할 수 있다.

Description

키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{Method for forming key patterns and method for manufacturing a semiconductor device using the same}
본 발명은 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 보이드(void)와 같은 결함이 없는 키 패턴들의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 결함이 없는 키 패턴들을 이용하여 정렬된 콘택 플러그들을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 키 패턴들의 형성 방법은, 기판 상에, 제1 몰드막 및 제2 몰드막을 형성하는 것; 상기 제2 몰드막 상에, 희생 패턴들을 형성하는 것; 상기 희생 패턴들을 덮는 스페이서막을 콘포말하게 형성하는 것; 상기 스페이서막을 이방성 식각하여, 상기 희생 패턴들의 양측에 스페이서들을 형성하고, 상기 스페이서들은 서로 인접하는 한 쌍의 상기 희생 패턴들 사이의 공간을 채우고; 상기 스페이서들을 식각 마스크로 상기 제2 몰드막을 식각하여, 예비 트렌치들을 형성하는 것; 마스크 패턴들을 상기 예비 트렌치들 내에 형성하는 것; 상기 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 트렌치들을 형성하는 것; 및 도전 물질을 상기 트렌치들 내에 채워, 상기 트렌치들 내에 키 패턴들을 형성하는 것을 포함할 수 잇다.
서로 인접하는 상기 한 쌍의 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 1.5배 내지 2.5배일 수 있다.
상기 키 패턴들의 각각의 폭은, 서로 인접하는 상기 한 쌍의 희생 패턴들간의 상기 거리와 대응할 수 있다.
상기 스페이서들을 형성하는 것은: 상기 스페이서막을 이방성 식각하여, 상기 희생 패턴들의 상면들을 노출하는 것; 및 상기 희생 패턴들을 선택적으로 제거하는 것을 포함할 수 있다.
상기 트렌치들은 상기 스페이서들과 수직적으로 정렬될 수 있다.
상기 키 패턴들의 형성 방법은, 상기 기판 및 상기 제1 몰드막 사이에 개재된 제3 몰드막을 형성하는 것을 더 포함할 수 있다. 이때, 상기 트렌치들을 형성하는 것은: 상기 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 몰드 마스크 패턴들을 형성하는 것; 및 상기 몰드 마스크 패턴들을 식각 마스크로 상기 제3 몰드막을 식각하여, 상기 트렌치들을 형성하는 것을 포함할 수 있다.
상기 키 패턴들의 형성 방법은, 상기 기판 및 상기 제1 몰드막 사이에 개재된 제3 몰드막을 형성하는 것을 더 포함할 수 있다. 상기 제2 몰드막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함하고, 상기 제3 몰드막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함하며, 상기 제1 몰드막은 상기 제2 및 제3 몰드막들과 식각 선택성을 갖는 물질을 포함할 수 있다.
서로 인접하는 상기 한 쌍의 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 1.5배 내지 2배이고, 상기 스페이서들은, 서로 인접하는 상기 한 쌍의 희생 패턴들 사이의 공간을 채워 서로 연결되는 연결 스페이서를 형성할 수 있다.
상기 한 쌍의 희생 패턴들은 일 방향을 따라 일 거리만큼 서로 이격되고, 상기 연결 스페이서는 상기 일 방향에 따른 최대 폭을 가지며, 상기 연결 스페이서의 상기 최대 폭은 상기 한 쌍의 희생 패턴들 사이의 상기 거리와 실질적으로 동일할 수 있다.
서로 인접하는 상기 한 쌍의 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 2배 내지 2.5배이고, 상기 스페이서들은, 서로 인접하는 상기 한 쌍의 희생 패턴들 사이에서 서로 이격되어 빈 공간을 형성할 수 있다.
상기 빈 공간의 폭은 10nm 이하일 수 있다.
상기 키 패턴들의 형성 방법은, 상기 기판 및 상기 제1 몰드막 사이에 개재된 제3 몰드막을 형성하는 것을 더 포함할 수 있다. 상기 예비 트렌치들 및 상기 트렌치들을 형성하는 것은: 상기 스페이서들을 식각 마스크로 상기 제2 몰드막을 식각하여, 예비 트렌치들, 및 상기 제2 몰드막 내에 상기 빈 공간들로부터 상기 기판을 향하여 연장된 그루브들을 형성하는 것; 상기 예비 트렌치들 내에 상기 마스크 패턴들을 형성하는 것; 상기 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 몰드 마스크 패턴들을 형성하는 것; 및 상기 몰드 마스크 패턴들을 식각 마스크로 상기 제3 몰드막을 식각하여, 상기 제3 몰드막 내로 연장하는 상기 트렌치들을 형성하는 것을 포함하고, 상기 그루부들의 바닥면은 상기 예비 트렌치들의 바닥면과 실질적으로 동일하거나 더 높을 수 있다.
상기 그루부들은 상기 기판에 가까울수록 폭이 점진적으로 감소하며, 상기 그루부들의 상부 폭은 10nm 이하일 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 갖는 기판을 제공하는 것; 상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 제1 몰드막 및 제2 몰드막을 형성하는 것; 상기 제2 몰드막 상에, 상기 제1 영역에 위치하는 제1 희생 패턴들, 및 상기 제2 영역에 위치하는 제2 희생 패턴들을 형성하는 것; 상기 기판 상에 상기 제1 및 제2 희생 패턴들을 덮는 스페이서막을 콘포말하게 형성하는 것; 상기 스페이서막을 이방성 식각하여, 상기 제1 희생 패턴들의 양측에 제1 스페이서들 및 상기 제2 희생 패턴들의 양측에 제2 스페이서들을 동시에 형성하는 것; 상기 제1 및 제2 스페이서들을 식각 마스크로 상기 제2 몰드막을 식각하여, 제1 예비 트렌치들 및 제2 예비 트렌치들을 상기 제1 영역 및 상기 제2 영역 상에 각각 형성하는 것; 제1 및 제2 마스크 패턴들을 상기 제1 예비 트렌치들 및 상기 제2 예비 트렌치들 내에 각각 형성하는 것; 및 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 제1 트렌치들 및 제2 트렌치들을 각각 형성하는 것을 포함하되, 상기 제2 희생 패턴들의 각각의 폭은, 상기 제1 희생 패턴들의 각각의 폭보다 더 클 수 있다.
상기 제2 희생 패턴들의 각각의 폭은, 상기 제1 희생 패턴들의 각각의 폭의 1.5배 내지 2배일 수 있다.
서로 인접하는 한 쌍의 상기 제2 희생 패턴들간의 피치는, 서로 인접하는 한 쌍의 상기 제1 희생 패턴들간의 피치와 동일할 수 있다.
서로 인접하는 한 쌍의 상기 제1 희생 패턴들간의 거리는, 서로 인접하는 한 쌍의 상기 제2 희생 패턴들간의 거리보다 더 클 수 있다.
서로 인접하는 한 쌍의 상기 제2 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 1.5배 내지 2.5배일 수 있다.
상기 제1 및 제2 스페이서들을 형성하는 것은: 상기 스페이서막을 이방성 식각하여, 상기 제1 및 제2 희생 패턴들의 상면들을 노출하는 것; 및 상기 제1 및 제2 희생 패턴들을 선택적으로 제거하는 것을 포함할 수 있다.
상기 제1 및 제2 트렌치들은 상기 제1 및 제2 스페이서들과 각각 수직적으로 정렬될 수 있다.
상기 반도체 소자의 제조 방법은, 상기 기판 및 상기 제1 몰드막 사이에 개재된 제3 몰드막을 형성하는 것을 더 포함할 수 있다. 이때, 상기 제1 트렌치들 및 상기 제2 트렌치들을 형성하는 것은: 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 제1 몰드 마스크 패턴들 및 제2 몰드 마스크 패턴들을 상기 제1 영역 및 상기 제2 영역 상에 각각 형성하는 것; 및 상기 제1 및 제2 몰드 마스크 패턴들을 식각 마스크로 상기 제3 몰드막을 식각하여, 상기 제3 몰드막 내로 연장하는 상기 제1 및 제2 트렌치들을 각각 형성하는 것을 포함할 수 있다.
상기 제2 스페이서들은, 서로 인접하는 한 쌍의 상기 제2 희생 패턴들 사이의 공간을 채워 서로 연결되는 연결 스페이서를 형성할 수 있다.
상기 연결 스페이서의 두께는, 각각의 상기 제1 스페이서들의 두께의 1.5배 내지 2배일 수 있다.
한 쌍의 상기 제2 희생 패턴들 사이의 공간에 한 쌍의 상기 제2 스페이서들이 형성되고, 한 쌍의 상기 제2 희생 패턴들은 일 방향을 따라 서로 이격되고, 한 쌍의 상기 제2 스페이서들은 상기 일 방향을 따라 서로 이격될 수 있다.
각각의 상기 제2 스페이서들의 폭은, 각각의 상기 제1 스페이서들의 폭과 동일할 수 있다.
한 쌍의 상기 제2 스페이서들이 이격된 최대 거리는 10nm 이하일 수 있다.
도전 물질을 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 채워, 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 게이트 패턴들 및 키 패턴들을 각각 형성하는 것을 더 포함할 수 있다.
상기 게이트 패턴들 및 상기 키 패턴들을 형성하는 것은: 도전 물질을 상기 제1 및 제2 트렌치들 내에 채우기 전에, 상기 제1 및 제2 트렌치들 내에 게이트 유전막을 형성하는 것을 포함할 수 있다.
상기 게이트 패턴들의 각각의 폭은, 상기 제1 스페이서들의 각각의 폭에 대응하며, 상기 키 패턴들의 각각의 폭은, 서로 인접하는 한 쌍의 상기 제2 희생 패턴들간의 거리와 대응할 수 있다.
상기 반도체 소자의 제조 방법은, 상기 게이트 패턴들 및 상기 키 패턴들을 덮는 층간 절연막을 형성하는 것; 상기 게이트 패턴들의 양측에, 상기 층간 절연막을 관통하여 상기 기판의 상면을 노출하는 콘택 홀들을 형성하는 것; 및 상기 콘택 홀들 내에 콘택 플러그들을 각각 형성하는 것을 더 포함할 수 있다. 이때, 상기 콘택 홀들은 상기 키 패턴들을 이용하여 상기 게이트 패턴들 사이의 위치에 정렬될 수 있다.
상기 반도체 소자의 제조 방법은, 상기 기판을 패터닝하여, 상기 제1 영역 내에 활성 핀을 형성하는 것을 더 포함할 수 있다. 이때, 상기 게이트 패턴들은 상기 활성 핀을 가로지를 수 있다.
상기 활성 핀을 형성하는 것은: 상기 기판을 패터닝하여, 상기 제1 영역 내에 소자 분리 트렌치들을 형성하는 것; 상기 소자 분리 트렌치들을 채우는 소자 분리막을 형성하는 것; 및 상기 소자 분리막의 상면을 리세스하여 상기 기판의 상면보다 낮은 상면을 갖는 소자 분리 패턴들을 형성하는 것을 포함할 수 있다.
상기 반도체 소자의 제조 방법은, 상기 게이트 패턴들 사이의 상기 위치의 상기 활성 핀 상에 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다. 상기 콘택 홀들은 상기 소스/드레인 영역들의 상면을 노출할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역 상에 배치된 게이트 패턴들; 및 상기 제2 영역 상에 배치된 키 패턴들을 포함할 수 있다. 이때, 상기 키 패턴들의 폭은 상기 게이트 패턴들의 폭의 1.5배 내지 2.5배이며, 상기 게이트 패턴들 및 상기 키 패턴들은 동일한 물질을 포함할 수 있다.
서로 인접하는 한 쌍의 상기 키 패턴들간의 거리는, 서로 인접하는 한 쌍의 상기 게이트 패턴들간의 거리의 1.5배 내지 2배일 수 있다.
서로 인접하는 한 쌍의 상기 키 패턴들간의 피치는, 서로 인접하는 한 쌍의 상기 게이트 패턴들간의 피치일 수 있다.
본 발명은 셀 영역 상에 게이트 패턴들을 형성함과 동시에 스크라이브 레인 영역 상에 게이트 패턴들보다 더 큰 폭 및 더 큰 피치를 갖는 키 패턴들을 형성할 수 있다. 이로써, 키 패턴들 내부에 보이드의 발생을 줄일 수 있으며, 키 패턴들의 기울어짐 현상을 방지할 수 있다. 나아가, 게이트 패턴들 양측에 콘택 플러그들을 형성 시, 키 패턴들을 잘못 판독하는(misreading) 문제를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자로서, 도 1의 I-I'선에 따른 단면도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예를 설명하기 위한 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자로서, 도 1의 I-I'선에 따른 단면도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예를 설명하기 위한 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도들이다.
도 9a 내지 도 13a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 7의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 9b 내지 도 13b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 7의 III-III'선 및 IV-IV'선에 따른 단면도들이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자로서, 도 1의 I-I'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 도시되진 않았지만, 상기 기판(100) 내에 활성 패턴(미도시)을 정의하는 소자 분리 패턴(미도시)이 배치될 수 있다.
상기 활성 패턴은 상기 소자 분리 패턴에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성 패턴은 복수 개로 제공될 수 있다. 상기 활성 패턴은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 활성 패턴 및 상기 소자 분리 패턴에 대한 구체적인 설명은 본 발명의 또 다른 실시에에서 후술한다.
상기 기판(100)은 제1 영역(CR) 및 제2 영역(KR)을 가질 수 있다. 상기 제1 영역(CR)은 전계 효과 트랜지스터들이 배치된 셀 영역일 수 있으며, 상기 제2 영역(KR)은 콘택 플러그들(173)의 정렬(alignment) 및 오버레이(overlay)를 확인하기 위한 키 패턴들(KP)이 배치된 스크라이브 레인(scribe lane) 영역일 수 있다.
상기 기판(100)의 상기 제1 영역(CR) 및 상기 제2 영역(KR) 상에 게이트 패턴들(GP) 및 키 패턴들(KP)이 각각 배치될 수 있다. 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 나아가, 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다.
이때, 상기 제2 영역(KR) 상에서, 서로 인접하는 한 쌍의 상기 키 패턴들(KP) 사이의 피치(P4)는, 상기 제1 영역(CR) 상에서, 서로 인접하는 한 쌍의 상기 게이트 희생 패턴들 사이의 피치(P3)의 약 두 배일 수 있다. 상기 키 패턴들(KP)의 폭들(W4)은 상기 게이트 패턴들(GP)의 폭들(W3)의 1.5배 내지 2배일 수 있다.
각각의 상기 게이트 패턴들(GP)은 제1 도전 라인(155a), 및 상기 제1 도전 라인(155a)과 상기 기판(100) 사이에 개재된 게이트 유전막(153a)을 포함할 수 있다. 각각의 상기 키 패턴들(KP)은 제2 도전 라인(155b), 및 상기 제2 도전 라인(155b)과 상기 기판(100) 사이에 개재된 키 유전막(153b)을 포함할 수 있다. 상기 제1 도전 라인(155a) 및 상기 제2 도전 라인(155b)은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전막(153a) 및 상기 키 유전막(153b)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 게이트 패턴들(GP) 사이의 상기 제1 영역(CR) 내에 소스/드레인 영역들(106)이 배치될 수 있다. 상기 소스/드레인 영역들(106)은 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑된 영역들일 수 있다. 도시되진 않았지만, 각각의 상기 소스/드레인 영역들(106) 상에는 금속 실리사이드(Metal Silicide)가 더 배치될 수 있다. 상기 금속 실리사이드는 상기 상기 소스/드레인 영역(106) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
상기 기판(100) 상에 층간 절연막(160)이 배치될 수 있다. 상기 층간 절연막(160)은 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)을 덮을 수 있다. 상기 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 기판(100) 상에 상기 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(106)과 접촉하는 콘택 플러그들(173)이 배치될 수 있다. 평면적 관점에서, 상기 콘택 플러그들(173)은 상기 게이트 패턴들(GP) 사이에 배치될 수 있다. 상기 콘택 플러그들(173)은 상기 게이트 패턴들(GP)과 상기 제2 방향(D2)으로 이격될 수 있다. 상기 콘택 플러그들(173)은 상기 키 패턴들(KP)을 통하여 상기 게이트 패턴들(GP) 사이로 정렬될 수 있다. 일 예로, 상기 콘택 플러그들(173)은 텅스텐을 포함할 수 있다. 상기 콘택 플러그들(173) 상에 금속 배선들(175)이 배치될 수 있다.
도 3a 내지 도 3k는 본 발명의 일 실시예를 설명하기 위한 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 3a 내지 도 3k는 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 1 및 도 3a를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 도시되진 않았지만, 상기 기판(100) 내에 활성 패턴(미도시)을 정의하는 소자 분리 패턴(미도시)이 형성될 수 있다. 상기 소자 분리 패턴은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다.
상기 활성 패턴은 상기 소자 분리 패턴에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성 패턴은 복수 개로 제공될 수 있다. 상기 활성 패턴은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 활성 패턴 및 상기 소자 분리 패턴에 대한 구체적인 설명은 본 발명의 또 다른 실시에에서 후술한다.
상기 기판(100)은 제1 영역(CR) 및 제2 영역(KR)을 가질 수 있다. 상기 제1 영역(CR)은 전계 효과 트랜지스터들이 형성될 셀 영역일 수 있으며, 상기 제2 영역(KR)은 콘택들 형성을 위한 키 패턴들(KP)이 형성될 스크라이브 레인(scribe lane) 영역일 수 있다.
상기 기판(100)의 상기 제1 영역(CR) 및 제2 영역(KR) 상에 순차적으로 적층된 제1 몰드막(110), 제2 몰드막(120) 및 제3 몰드막(130)이 형성될 수 있다. 상기 제1 내지 제3 몰드막(130)들은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 제1 몰드막(110)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제3 몰드막(130)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제2 몰드막(120)은 상기 제1 및 제3 몰드막(130)들과 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제2 몰드막(120)은 폴리 실리콘을 포함할 수 있다. 상기 제1 몰드막(110)과 상기 제3 몰드막(130)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 몰드막(110)과 상기 제3 몰드막(130)은 각각 실리콘 질화막을 포함할 수 있다.
상기 제3 몰드막(130) 상에 제1 희생 패턴들(141) 및 제2 희생 패턴들(143)이 동시에 형성될 수 있다. 상기 제1 희생 패턴들(141)은 상기 제1 영역(CR) 상에 형성될 수 있고, 상기 제2 희생 패턴들(143)은 상기 제2 영역(KR) 상에 형성될 수 있다. 상기 제1 및 제2 희생 패턴들(141, 143)을 형성하는 것은, 상기 제3 몰드막(130) 상에 희생막(미도시)을 증착하는 것, 및 상기 희생막을 패터닝하여 상기 제1 및 제2 희생 패턴들(141, 143)을 형성하는 것을 포함할 수 있다. 이때, 상기 패터닝 공정은 상기 제1 영역(CR) 및 상기 제2 영역(KR) 상에 각각 서로 다르게 수행될 수 있다. 일 예로, 상기 패터닝 공정 시, 상기 제1 및 제2 희생 패턴들(141, 143)의 형성을 위한 포토 레지스트 노광에 있어서, 노광의 폭을 상기 제1 영역(CR)과 상기 제2 영역(KR)이 서로 다르게 할 수 있다.
상기 제1 및 제2 희생 패턴들(141, 143)은 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 나아가, 상기 제1 및 제2 희생 패턴들(141, 143)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 서로 인접하는 한 쌍의 상기 제1 희생 패턴들(141)은 상기 제2 방향(D2)을 따라 일 거리(L1)만큼 이격될 수 있다. 서로 인접하는 한 쌍의 상기 제2 희생 패턴들(143)은 상기 제2 방향(D2)을 따라 일 거리(L2)만큼 이격될 수 있다.
상기 제1 영역(CR) 상에서, 상기 서로 인접하는 한 쌍의 제1 희생 패턴들(141) 사이의 피치(P1)는, 상기 제2 영역(KR) 상에서, 상기 서로 인접하는 한 쌍의 제2 희생 패턴들(143) 사이의 피치(P2)와 실질적으로 동일할 수 있다. 다만, 상기 제1 희생 패턴들(141)의 폭들(W1)은 상기 제2 희생 패턴들(143)의 폭들(W2)보다 더 작을 수 있다. 따라서, 서로 인접하는 상기 한 쌍의 제1 희생 패턴들(141) 사이의 상기 거리(L1)는, 서로 인접하는 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)보다 더 클 수 있다. 여기서, 상기 제2 희생 패턴들(143)의 폭들(W2)은, 상기 제1 희생 패턴들(141)의 폭들(W1)의 2배 내지 2.5배일 수 있다. 일 예로, 상기 제1 및 제2 희생 패턴들(141, 143)은 폴리 실리콘을 포함할 수 있다.
도 1 및 도 3b를 참조하면, 상기 기판(100)의 상기 제1 영역(CR) 및 제2 영역(KR) 상에, 상기 제1 및 제2 희생 패턴들(143)을 덮는 스페이서막(145)이 콘포말하게 형성될 수 있다. 상기 스페이서막(145)은 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)과 같이 단차 피복성이 우수한 공정을 통해 형성될 수 있다. 이로써, 상기 스페이서막(145)은 상기 제1 및 제2 희생 패턴들(141, 143) 상에서 균일한 두께(T1)를 가질 수 있다. 상기 스페이서막(145)은 실리콘 산화막을 포함할 수 있다.
본 실시예에서, 서로 인접하는 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)는 상기 스페이서막(145)의 상기 두께(T1)의 1.5배 내지 2배일 수 있다. 상기 한 쌍의 제1 희생 패턴들(141) 사이의 상기 거리(L1)는 상기 스페이서막(145)의 상기 두께(T1)의 2배보다 더 클 수 있다. 따라서, 상기 스페이서막(145)은 상기 한 쌍의 제2 희생 패턴들(143) 사이의 공간을 완전히 채울 수 있다. 반면, 상기 스페이서막(145)은 상기 한 쌍의 제1 희생 패턴들(141) 사이의 공간을 완전히 채울 수 없다.
도 1 및 도 3c를 참조하면, 상기 스페이서막(145)을 이방성 식각하여, 상기 제1 희생 패턴들(141)의 양 측벽들을 덮는 제1 스페이서들(147a), 및 상기 제2 희생 패턴들(143)의 양 측벽들을 덮는 제2 스페이서들(147b)이 형성될 수 있다. 상기 이방성 식각 공정은 상기 제1 희생 패턴들(141)의 상면들, 상기 제2 희생 패턴들(143)의 상면들 및 상기 제3 몰드막(130)의 상면이 노출될 때까지 수행될 수 있다.
상기 제1 스페이서들(147a)은 상기 제1 희생 패턴들(141)을 따라 함께 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 제1 스페이서들(147a)은 상기 제2 방향(D2)을 따라 이격될 수 있다. 상기 제2 스페이서들(147b)은 상기 제2 희생 패턴들(143)을 따라 함께 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 제2 스페이서들(147b)은 상기 제2 방향(D2)을 따라 이격될 수 있다.
상기 제1 스페이서들(147a)은 상기 제1 희생 패턴들(141) 각각의 양 측벽들 상에 국소적으로 형성될 수 있다. 상기 제1 스페이서들(147a)은 상기 서로 인접하는 한 쌍의 제1 희생 패턴들(141) 사이에서 상기 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 상기 서로 인접하는 한 쌍의 제1 희생 패턴들(141) 사이에는 두 개의 상기 제1 스페이서들(147a)이 배치될 수 있다. 상기 제2 스페이서들(147b)은 상기 서로 인접하는 한 쌍의 제2 희생 패턴들(143) 사이의 공간을 완전히 채울 수 있다. 상기 제2 스페이서들(147b)은, 상기 한 쌍의 제2 희생 패턴들(143)의 서로 마주보는 측벽들 및 상기 제3 몰드막(130)의 상면을 덮도록 형성될 수 있다. 즉, 상기 제2 스페이서들(147b)은 상기 제2 희생 패턴들(143) 사이에 배치된 연결 스페이서들일 수 있다.
상기 이방성 식각 공정의 특성에 따라, 상기 제1 스페이서들(147a)의 최대 폭들은 상기 스페이서막(145)의 상기 두께(T1)와 실질적으로 동일할 수 있다. 상기 제2 스페이서들(147b)의 최대 폭들은 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)와 동일할 수 있다. 즉, 상기 제2 스페이서들(147b)의 최대 폭들은 상기 제1 스페이서들(147a)의 최대 폭들의 1.5배 내지 2배일 수 있다.
도 1 및 도 3d를 참조하면, 상기 제1 및 제2 희생 패턴들(141, 143)이 선택적으로 제거될 수 있다. 상기 제1 및 제2 희생 패턴들(141, 143)을 제거하는 것은, 일 예로, 에싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 그 결과, 상기 제3 몰드막(130) 상에는 상기 제1 및 제2 스페이서들(147a, 147b)이 잔류할 수 있다.
도 1 및 도 3e를 참조하면, 상기 제1 및 제2 스페이서들(147a, 147b)을 식각 마스크로 상기 제3 몰드막(130)을 식각하여, 제1 상부 몰드 패턴들(135a) 및 제2 상부 몰드 패턴들(135b)이 형성될 수 있다. 상기 제1 상부 몰드 패턴들(135a)은 상기 제1 영역(CR) 상에 형성될 수 있고, 상기 제2 상부 몰드 패턴들(135b)은 상기 제2 영역(KR) 상에 형성될 수 있다. 이에 따라, 상기 제1 상부 몰드 패턴들(135a) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제1 예비 트렌치들(137a)이 정의될 수 있다. 또한, 상기 제2 상부 몰드 패턴들(135b) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제2 예비 트렌치들(137b)이 정의될 수 있다. 상기 제1 및 제2 스페이서들(147a, 147b)은 완전히 식각되지 않고, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b) 상에 일부 잔류할 수 있다.
평면적 관점에서, 상기 제1 상부 몰드 패턴들(135a)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 즉, 상기 제1 상부 몰드 패턴들(135a)은 상기 제1 방향(D1)을 따라 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 제1 상부 몰드 패턴들(135a)은 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 평면적 관점에서, 상기 제2 상부 몰드 패턴들(135b)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응할 수 있다. 즉, 상기 제2 상부 몰드 패턴들(135b)은 상기 제1 방향(D1)을 따라 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 제2 상부 몰드 패턴들(135b)은 상기 제2 방향(D2)을 따라 서로 이격될 수 있다.
한편, 상기 제1 및 제2 예비 트렌치들(137a, 137b)은 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 제1 예비 트렌치들(137a)의 폭들(W5)은 상기 제1 희생 패턴들(141)의 폭들(W1)에 대응할 수 있다. 상기 제2 예비 트렌치들(137b)의 폭들(W6)은 상기 제2 희생 패턴들(143)의 폭들(W2)에 대응할 수 있다.
도 1 및 도 3f를 참조하면, 제1 및 제2 마스크 패턴들(139a, 139b)이 상기 제1 예비 트렌치들(137a) 및 상기 제2 예비 트렌치들(137b) 내에 각각 형성될 수 있다. 먼저, 잔류하는 상기 제1 및 제2 스페이서들(147a, 147b)이 제거될 수 있다. 상기 제1 및 제2 스페이서들(147a, 147b)을 제거하는 것은, 상기 제1 몰드막(110) 및 상기 제2 몰드막(120)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제1 및 제2 스페이서들(147a, 147b)을 제거하는 것은, 습식 식각 공정을 이용하여 수행될 수 있다.
이후, 상기 제2 몰드막(120) 상에 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)을 덮는 마스크막(미도시)을 형성할 수 있다. 상기 마스크막은 실리콘 산화막을 포함할 수 있다. 이어서, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)의 상면들이 노출되도록 상기 마스크막을 평탄화할 수 있다. 이로써, 상기 제1 예비 트렌치들(137a)을 채우는 상기 제1 마스크 패턴들(139a)이 형성될 수 있다. 이와 동시에, 상기 제2 예비 트렌치들(137b)을 채우는 상기 제2 마스크 패턴들(139b)이 형성될 수 있다.
다른 실시예로, 상기 마스크막(미도시)은 상기 제1 및 제2 스페이서들(147a, 147b)을 모두 덮도록 형성될 수 있다. 이후, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)의 상면들이 노출되도록 상기 마스크막을 평탄화할 수 있다. 이때, 상기 제1 및 제2 스페이서들(147a, 147b)이 제거될 수 있다.
도 1 및 도 3g를 참조하면, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)이 제거될 수 있다. 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)을 제거하는 것은, 상기 제1 및 제2 마스크 패턴들(139a, 139b) 및 상기 제2 몰드막(120)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)을 제거하는 것은, 습식 식각 공정을 이용하여 수행될 수 있다.
상기 제1 마스크 패턴들(139a) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제1 트렌치들(127a)이 정의될 수 있다. 상기 제2 마스크 패턴들(139b) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제2 트렌치들(127b)이 정의될 수 있다.
이후, 상기 제1 및 제2 마스크 패턴들(139a, 139b)을 식각 마스크로 상기 제2 몰드막(120)을 식각하여, 제1 몰드 마스크 패턴들 및 제2 몰드 마스크 패턴들이 형성될 수 있다. 상기 제1 몰드 마스크 패턴들은 상기 제1 영역(CR) 상에 형성될 수 있고, 상기 제2 몰드 마스크 패턴들은 상기 제2 영역(KR) 상에 형성될 수 있다. 이에 따라, 상기 제1 및 제2 트렌치들(127a, 127b)은 상기 제2 몰드막(120) 내로 연장될 수 있다. 이로써, 상기 제1 몰드 마스크 패턴들 사이의 상기 제1 몰드막(110)의 상면을 노출하는 제1 트렌치들(127a)이 정의될 수 있다. 상기 제2 몰드 마스크 패턴들 사이의 상기 제1 몰드막(110)의 상면을 노출하는 제2 트렌치들(127b)이 정의될 수 있다.
도 1 및 도 3h를 참조하면, 상기 제1 및 제2 마스크 패턴들(139a, 139b)이 제거될 수 있다. 상기 제1 및 제2 마스크 패턴들(139a, 139b)을 제거하는 것은, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b) 및 상기 제1 몰드막(110)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제1 및 제2 마스크 패턴들(139a, 139b)을 제거하는 것은 습식 식각 공정을 이용하여 수행될 수 있다.
이어서, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)을 식각 마스크로 상기 제1 몰드막(110)을 식각하여, 제1 하부 몰드 패턴들(115a) 및 제2 하부 몰드 패턴들(115b)이 형성될 수 있다. 상기 제1 하부 몰드 패턴들(115a)은 상기 제1 영역(CR) 상에 형성될 수 있고, 상기 제2 하부 몰드 패턴들(115b)은 상기 제2 영역(KR) 상에 형성될 수 있다. 이에 따라, 상기 제1 및 제2 트렌치들(127a, 127b)은 상기 제1 몰드막(110) 내로 연장될 수 있다. 이로써, 상기 제1 하부 몰드 패턴들(115a) 사이의 상기 기판(100)의 상면을 노출하는 제1 트렌치들(127a)이 정의될 수 있다. 상기 제2 하부 몰드 패턴들(115b) 사이의 상기 기판(100)의 상면을 노출하는 제2 트렌치들(127b)이 정의될 수 있다.
평면적 관점에서, 상기 제1 트렌치들(127a)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 즉, 상기 제1 트렌치들(127a)은 상기 제1 스페이서들(147a)과 각각 수직적으로 정렬될 수 있다. 상기 제1 트렌치들(127a)의 폭(L3)은 상기 제1 스페이서들(147a)의 폭과 실질적으로 동일할 수 있다. 평면적 관점에서, 상기 제2 트렌치들(127b)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응할 수 있다. 즉, 상기 제2 트렌치들(127b)은 상기 제2 스페이서들(147b)과 각각 수직적으로 정렬될 수 있다. 상기 제2 트렌치들(127b)의 폭(L4)은 상기 제2 스페이서들(147b)의 폭과 실질적으로 동일할 수 있다.
다른 실시예로, 상기 제1 및 제2 마스크 패턴들(139a, 139b) 및 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)을 식각 마스크로 상기 제1 몰드막(110)을 식각할 수 있다. 상기 제1 몰드막(110)을 식각할 때, 상기 제1 및 제2 마스크 패턴들(139a, 139b)이 함께 제거될 수 있다.
도 1 및 도 3i를 참조하면, 상기 제1 트렌치들(127a) 내에 게이트 패턴들(GP), 및 상기 제2 트렌치들(127b) 내에 키 패턴들(KP)이 형성될 수 있다. 먼저, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)이 제거될 수 있다. 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)을 제거하는 것은, 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b) 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)을 제거하는 것은, 습식 식각 공정을 이용하여 수행될 수 있다.
상기 기판(100) 상에 유전막(미도시)이 콘포말하게 형성될 수 있다. 상기 유전막은 상기 제1 및 제2 트렌치들(127a, 127b)을 완전히 채우지 않도록 형성될 수 있다. 상기 유전막은 상기 제1 및 제2 트렌치들(127a, 127b)의 바닥면들을 덮으며, 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)의 측벽들 및 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)의 상면들 상으로 연장될 수 있다. 상기 유전막은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 상기 유전막은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
이어서, 상기 유전막 상에 상기 제1 및 제2 트렌치들(127a, 127b)을 채우는 도전막(미도시)이 형성될 수 있다. 상기 도전막은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 상기 도전막은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다.
상기 도전막을 평탄화하여, 상기 제1 및 제2 트렌치들(127a, 127b) 내에 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)이 각각 형성될 수 있다. 구체적으로, 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)의 상면들이 노출될 때까지 상기 도전막 및 상기 유전막을 평탄화하는 공정이 수행될 수 있다. 이로써, 각각의 상기 게이트 패턴들(GP)은 제1 도전 라인(155a), 및 상기 제1 도전 라인(155a)과 상기 기판(100) 사이에 개재된 게이트 유전막(153a)을 포함할 수 있다. 각각의 상기 키 패턴들(KP)은 제2 도전 라인(155b), 및 상기 제2 도전 라인(155b)과 상기 기판(100) 사이에 개재된 키 유전막(153b)을 포함할 수 있다.
다른 실시예로, 상기 유전막 및 상기 도전막은 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)을 모두 덮도록 형성될 수 있다. 이후, 제1 및 제2 하부 몰드 패턴들(115a, 115b)의 상면들이 노출되도록 상기 도전막 및 상기 유전막을 평탄화할 수 있다. 이때, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)이 제거될 수 있다.
평면적 관점에서, 상기 게이트 패턴들(GP)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 즉, 상기 게이트 패턴들(GP)은 상기 제1 방향(D1)을 따라 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 게이트 패턴들(GP)은 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 게이트 패턴들(GP)의 폭들(W3)은 상기 제1 스페이서들(147a)의 폭들에 대응할 수 있다. 평면적 관점에서, 상기 키 패턴들(KP)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응할 수 있다. 즉, 상기 키 패턴들(KP)은 상기 제1 방향(D1)을 따라 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 키 패턴들(KP)은 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 키 패턴들(KP)의 폭들(W4)은 상기 제2 스페이서들(147b)의 폭들에 대응할 수 있다. 또한, 상기 키 패턴들(KP)의 폭들(W4)은 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)에 대응할 수 있다.
본 발명에 있어서, 상기 제2 트렌치들(127b)은 상기 제1 트렌치들(127a)에 비해 더 넓은 폭을 가지므로, 상기 도전막이 상기 제2 트렌치들(127b) 내에 잘 채워질 수 있다. 따라서, 상기 키 패턴들(KP) 내부에 보이드(void)와 같은 결함이 존재하지 않을 수 있다. 나아가, 상기 키 패턴들(KP)은 상대적으로 넓은 폭을 가지므로, 상기 키 패턴들(KP)의 기울어짐 또는 쓰러짐 현상이 개선될 수 있다.
도 1 및 도 3j를 참조하면, 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)이 제거되고, 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)을 덮는 층간 절연막(160)이 형성될 수 있다. 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)을 제거하는 것은, 상기 게이트 패턴들(GP), 상기 키 패턴들(KP) 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)을 제거하는 것은, 습식 식각 공정을 이용하여 수행될 수 있다.
상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)이 제거되고, 상기 층간 절연막(160)이 형성되기 전에, 상기 게이트 패턴들(GP) 사이의 상기 기판(100) 내에 소스/드레인 영역들(106)이 형성될 수 있다. 상기 소스/드레인 영역들(106)은, 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 상기 소스/드레인 영역들(106)은 상기 제2 영역(KR)에는 형성되지 않을 수 있다. 도시되진 않았지만, 각각의 상기 소스/드레인 영역들(106) 상에는 금속 실리사이드(Metal Silicide)가 더 형성될 수 있다. 상기 금속 실리사이드는 상기 상기 소스/드레인 영역(106) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
상기 층간 절연막(160)은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 층간 절연막(160)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도 1 및 도 3k를 참조하면, 상기 제1 영역(CR)의 상기 층간 절연막(160) 상에 개구부들(OP)을 갖는 하드 마스크 패턴들(HP) 및 포토 레지스트 패턴들(PP)이 형성될 수 있다. 평면적 관점에서, 상기 개구부들(OP)은 상기 소스/드레인 영역들(106)에 중첩되도록 정렬되어 형성될 수 있다.
구체적으로, 먼저 상기 제1 영역(CR)의 상기 층간 절연막(160) 상에 하드 마스크막 및 포토 레지스트막이 형성될 수 있다. 이어서, 레티클(EA)이 상기 기판(100) 상에 정렬될 수 있다. 일 예로, 상기 레티클(EA)은 노광 공정을 위한 노광부(220), 및 상기 노광부(220)을 정렬하기 위한 정렬부(210)를 포함할 수 있다. 상기 노광부(220)는 복수개의 차단부들(225) 및 노출부들(223)을 포함할 수 있다. 상기 정렬부(210)는 상기 키 패턴들(KP)을 기준으로, 평면적으로 상기 게이트 패턴들(GP) 사이의 위치에 노광이 수행되도록 상기 노광부(220)를 정렬할 수 있다. 이때, 상기 정렬부(210)는 상기 키 패턴들(KP)을 판독하여 상기 노광부(220)를 정렬하기 위해 이미지 베이스 정렬(image based alignment) 또는 회절 베이스 정렬(diffraction based alignment) 방식을 이용할 수 있다. 앞서 설명한 바와 같이, 상기 키 패턴들(KP)은 기울어 지지 않으며 이들의 내부에 보이드를 포함하지 않으므로, 상기 정렬부(210)가 상기 키 패턴들(KP)의 위치를 정확히 판독할 수 있다.
상기 노광부(220)가 정렬된 후 포토 공정이 수행되어, 평면적으로 상기 게이트 패턴들(GP) 사이의 위치의 상기 포토 레지스트막이 노광될 수 있다. 이로써, 포토 레지스트 패턴들(PP)이 현상될 수 있다. 상기 포토 레지스트 패턴들(PP)을 식각 마스크로 상기 하드 마스크막을 식각하여, 상기 개구부들(OP)을 갖는 하드 마스크 패턴들(HP)이 형성될 수 있다.
다시 도 1 및 도 2를 참조하면, 상기 하드 마스크 패턴들(HP)을 식각 마스크로 상기 층간 절연막(160)을 식각하여, 상기 소스/드레인 영역들(106)을 노출하는 콘택 홀들(171)이 형성될 수 있다. 상기 포토 레지스트 패턴들(PP) 및 상기 하드 마스크 패턴들(HP)은 제거될 수 있다. 상기 키 패턴들(KP)을 이용한 노광 정렬을 통하여, 상기 콘택 홀들(171)은 상기 게이트 패턴들(GP)을 노출하지 않도록 형성될 수 있다.
상기 콘택 홀들(171)을 도전 물질로 채워, 콘택 플러그들(173)이 형성될 수 있다. 상기 콘택 플러그들(173)은 상기 게이트 패턴들(GP) 사이에 형성될 수 있다. 나아가 상기 콘택 플러그들(173)은 상기 소스/드레인 영역들(106)과 접속될 수 있다. 일 예로, 상기 콘택 플러그들(173)은 텅스텐을 포함할 수 있다. 상기 콘택 플러그들(173) 상에 금속 배선들(175)이 형성될 수 있다.
본 발명에 있어서, 상기 키 패턴들(KP)은 상기 게이트 패턴들(GP)과 동일한 공정을 거쳐 동시에 형성될 수 있다. 이때, 상기 제2 희생 패턴들(143)이 상기 제1 희생 패턴들(141)보다 더 큰 폭을 갖도록 형성함으로써(W2>W1), 상기 스페이서막(145)의 두께를 변경하지 않고도 상기 키 패턴들(KP)의 폭들(W4)이 상기 게이트 패턴들(GP)의 폭들(W3)에 비해 더 크도록 할 수 있다. 상기 키 패턴들(KP)은 넓은 폭을 가지므로, 상기 키 패턴들(KP)의 형성 시 이들의 내부에 보이드의 발생 현상 내지 상기 키 패턴들(KP)의 기울어짐 현상을 방지할 수 있다. 이로써, 정렬된 콘택 홀들(171) 형성을 위한 노광 공정에 있어서, 상기 정렬부(210)가 정렬의 기준이 되는 상기 키 패턴들(KP)을 잘못 판독하는(misreading) 문제를 개선할 수 있다.
실시예 2
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다. 도 5는 본 발명의 다른 실시예에 따른 반도체 소자로서, 도 1의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
제2 영역(KR) 상에서, 서로 인접하는 한 쌍의 키 패턴들(KP) 사이의 피치(P4)는, 제1 영역(CR) 상에서, 서로 인접하는 한 쌍의 게이트 희생 패턴들 사이의 피치(P3)의 약 두 배일 수 있다. 이때, 상기 키 패턴들(KP)의 폭들(W4)은 상기 게이트 패턴들(GP)의 폭들(W3)의 2배 내지 2.5배일 수 있다. 즉, 상기 키 패턴들(KP)의 폭들(W4)은 앞서 도 1 및 도 2를 참조하여 설명한 키 패턴들(KP)의 폭들보다 더 클 수 있다.
그 외 본 실시예에 따른 반도체 소자는 앞서 도 1 및 도 2를 참조하여 설명한 것과 동일할 수 있다.
도 6a 내지 도 6f는 본 발명의 다른 실시예를 설명하기 위한 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 6a 내지 도 6f는 도 4의 I-I'선 및 II-II'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3a 내지 도 3k를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 4 및 도 6a를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)의 제1 영역(CR) 및 제2 영역(KR) 상에 순차적으로 적층된 제1 몰드막(110), 제2 몰드막(120) 및 제3 몰드막(130)이 형성될 수 있다. 상기 제3 몰드막(130) 상에 제1 희생 패턴들(141) 및 제2 희생 패턴들(143)이 동시에 형성될 수 있다.
상기 제1 영역(CR) 상에서, 서로 인접하는 한 쌍의 상기 제1 희생 패턴들(141) 사이의 피치(P1)는, 상기 제2 영역(KR) 상에서, 서로 인접하는 상기 한 쌍의 제2 희생 패턴들(143) 사이의 피치(P2)와 실질적으로 동일할 수 있다. 다만, 상기 제1 희생 패턴들(141)의 폭들(W1)은 상기 제2 희생 패턴들(143)의 폭들(W2)보다 더 작을 수 있다. 따라서, 서로 인접하는 상기 한 쌍의 제1 희생 패턴들(141) 사이의 상기 거리(L1)는, 서로 인접하는 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)보다 더 클 수 있다. 여기서, 상기 제2 희생 패턴들(143)의 폭들(W2)은, 상기 제1 희생 패턴들(141)의 폭들(W1)의 1.5배 내지 2배일 수 있다. 즉, 상기 제2 희생 패턴들(143)의 폭들(W2)은 앞서 도 1 및 도 3a를 참조하여 설명한 제2 희생 패턴들(143)의 폭들보다 더 작을 수 있다. 이로써, 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)는 앞서 도 1 및 도 3a를 참조하여 설명한 한 쌍의 제2 희생 패턴들(143) 사이의 거리보다 더 클 수 있다.
도 4 및 도 6b를 참조하면, 상기 기판(100)의 상기 제1 영역(CR) 및 제2 영역(KR) 상에, 상기 제1 및 제2 희생 패턴들(143)을 덮는 스페이서막(미도시)이 콘포말하게 형성될 수 있다. 이어서, 상기 스페이서막을 이방성 식각하여, 상기 제1 희생 패턴들(141)의 양 측벽들을 덮는 제1 스페이서들(147a), 및 상기 제2 희생 패턴들(143)의 양 측벽들을 덮는 제2 스페이서들(147b)이 형성될 수 있다.
상기 제1 스페이서들(147a)은 상기 제1 희생 패턴들(141) 각각의 양 측벽들 상에 국소적으로 형성될 수 있다. 상기 제1 스페이서들(147a)은 상기 서로 인접하는 한 쌍의 제1 희생 패턴들(141) 사이에서 상기 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 상기 서로 인접하는 한 쌍의 제1 희생 패턴들(141) 사이에는 두 개의 상기 제1 스페이서들(147a)이 배치될 수 있다.
상기 제2 스페이서들(147b)은 상기 제1 스페이서들(147a)과 동일하게 상기 제2 희생 패턴들(143) 각각의 양 측벽들 상에 국소적으로 형성될 수 있다. 상기 제2 스페이서들(147b)은 상기 서로 인접하는 한 쌍의 제2 희생 패턴들(143) 사이에서 서로 이격되어 빈 공간(148)을 형성할 수 있다. 이는, 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)가 상기 제1 및 제2 스페이서들(147b)의 두께(T1)의 2배 내지 2.5배이므로, 상기 제2 스페이서들(147b)이 상기 한 쌍의 제2 희생 패턴들(143) 사이의 공간을 완전히 채우지 못하기 때문이다. 여기서, 상기 빈 공간들(148)의 최대 폭들은 10nm 이하일 수 있다.
도 4 및 도 6c를 참조하면, 상기 제1 및 제2 희생 패턴들(141, 143)이 선택적으로 제거될 수 있다. 이어서, 상기 제1 및 제2 스페이서들(147a, 147b)을 식각 마스크로 상기 제3 몰드막(130)을 식각하여, 제1 상부 몰드 패턴들(135a) 및 제2 상부 몰드 패턴들(135b)이 형성될 수 있다.
상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)이 형성되면서, 상기 제1 상부 몰드 패턴들(135a) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제1 예비 트렌치들(137a)이 정의될 수 있다. 또한, 상기 제2 상부 몰드 패턴들(135b) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제2 예비 트렌치들(137b)이 정의될 수 있다.
한편, 상기 제2 예비 트렌치들(137b)이 형성될 때, 상기 제2 상부 몰드 패턴들(135b) 내에 상기 빈 공간들(148)로부터 상기 기판(100)을 향하여 연장된 그루브들(149)이 형성될 수 있다. 이때, 상기 그루부들의 바닥면은 상기 제2 예비 트렌치들(137b)의 바닥면과 실질적으로 동일하거나 더 높을 수 있다. 즉, 상기 그루브들(149)은 상기 제2 상부 몰드 패턴들(135b)을 완전히 관통하지 않을 수 있다. 각각의 상기 빈 공간들(148)의 폭은 10nm 이하로 상기 제2 예비 트렌치들(137b)의 폭들에 비해 매우 작다. 한편, 상기 제3 몰드막(130)의 식각 공정에 있어서, 상기 그루브들(149)은 상기 기판(100)에 가까울수록 폭이 점진적으로 감소하는 형태로 식각될 수 있다. 따라서, 상기 제2 예비 트렌치들(137b)이 완전히 형성되기 전에, 상기 그루브들(149)은 상기 제2 상부 몰드 패턴들(135b)의 상부에만 잔존한 채 식각이 정지될 수 있다.
평면적 관점에서, 상기 제1 상부 몰드 패턴들(135a)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 그러나, 평면적 관점에서, 상기 제2 상부 몰드 패턴들(135b)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응하지 않을 수 있다. 즉, 상기 제2 상부 몰드 패턴들(135b)의 폭은, 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)와 실질적으로 동일할 수 있다.
도 4 및 도 6d를 참조하면, 제1 및 제2 마스크 패턴들(139a, 139b)이 상기 제1 예비 트렌치들(137a) 및 상기 제2 예비 트렌치들(137b) 내에 각각 형성될 수 있다. 먼저, 잔류하는 상기 제1 및 제2 스페이서들(147a, 147b)이 제거될 수 있다. 이후, 상기 제2 몰드막(120) 상에 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)을 덮는 마스크막(미도시)을 형성할 수 있다. 이어서, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)의 상면들이 노출되도록 상기 마스크막을 평탄화할 수 있다. 이로써, 상기 제1 예비 트렌치들(137a)을 채우는 상기 제1 마스크 패턴들(139a)이 형성될 수 있다. 이와 동시에, 상기 제2 예비 트렌치들(137b)을 채우는 상기 제2 마스크 패턴들(139b)이 형성될 수 있다.
이때, 상기 그루브들(149)의 폭은 매우 작으므로, 상기 마스크막이 상기 그루브(149) 내를 완전히 채우지 못할 수 있다. 또는, 도시되진 않았지만, 상기 마스크막이 상기 그루브들(149) 내에 채워진다 하더라도, 후속하는 상기 제2 상부 몰드 패턴들(135b)의 제거 공정에서 함께 제거될 수 있다.
도 4 및 도 6e를 참조하면, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)이 제거될 수 있다. 상기 제1 마스크 패턴들(139a) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제1 트렌치들(127a)이 정의될 수 있다. 상기 제2 마스크 패턴들(139b) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제2 트렌치들(127b)이 정의될 수 있다. 이후, 상기 제1 및 제2 마스크 패턴들(139a, 139b)을 식각 마스크로 상기 제2 몰드막(120)을 식각하여, 제1 몰드 마스크 패턴들 및 제2 몰드 마스크 패턴들이 형성될 수 있다. 이에 따라, 상기 제1 및 제2 트렌치들(127a, 127b)은 상기 제2 몰드막(120) 내로 연장될 수 있다.
도 4 및 도 6f를 참조하면, 상기 제1 및 제2 마스크 패턴들(139a, 139b)이 제거될 수 있다. 이어서, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)을 식각 마스크로 상기 제1 몰드막(110)을 식각하여, 제1 하부 몰드 패턴들(115a) 및 제2 하부 몰드 패턴들(115b)이 형성될 수 있다. 이에 따라, 상기 제1 및 제2 트렌치들(127a, 127b)은 상기 제1 몰드막(110) 내로 연장될 수 있다.
평면적 관점에서, 상기 제1 트렌치들(127a)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 즉, 상기 제1 트렌치들(127a)의 폭(L3)은 상기 제1 스페이서들(147a)의 폭과 실질적으로 동일할 수 있다. 그러나, 평면적 관점에서, 상기 제2 트렌치들(127b)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응하지 않을 수 있다. 즉, 상기 제2 트렌치들(127b)의 폭(L4)은, 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)와 실질적으로 동일할 수 있다.
다시 도 4 및 도 5를 참조하면, 먼저, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)이 제거될 수 있다. 이어서, 상기 제1 트렌치들(127a) 내에 게이트 패턴들(GP), 및 상기 제2 트렌치들(127b) 내에 키 패턴들(KP)이 형성될 수 있다. 각각의 상기 게이트 패턴들(GP)은 제1 도전 라인(155a), 및 상기 제1 도전 라인(155a)과 상기 기판(100) 사이에 개재된 게이트 유전막(153a)을 포함할 수 있다. 각각의 상기 키 패턴들(KP)은 제2 도전 라인(155b), 및 상기 제2 도전 라인(155b)과 상기 기판(100) 사이에 개재된 키 유전막(153b)을 포함할 수 있다.
평면적 관점에서, 상기 게이트 패턴들(GP)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 그러나, 평면적 관점에서, 상기 키 패턴들(KP)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응하지 않을 수 있다. 상기 키 패턴들(KP)의 폭들(W4)은 상기 한 쌍의 제2 희생 패턴들(143) 사이의 상기 거리(L2)와 실질적으로 동일할 수 있다. 즉, 상기 키 패턴들(KP)의 폭들(W4)은 상기 게이트 패턴들(GP)의 폭들(W3)의 2배 내지 2.5배일 수 있다.
상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)이 제거되고, 상기 게이트 패턴들(GP) 사이의 상기 기판(100) 내에 소스/드레인 영역들(106)이 형성될 수 있다. 이어서, 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)을 덮는 층간 절연막(160)이 형성될 수 있다.
포토 레지스트 공정을 거쳐, 상기 층간 절연막(160)을 관통하면서 상기 소스/드레인 영역들(106)을 노출하는 콘택 홀들(171)이 형성될 수 있다. 상기 게이트 패턴들(GP)의 사이로 정렬된 상기 콘택 홀들(171)은, 상기 키 패턴들(KP)을 이용하여 형성될 수 있다. 이에 대한 구체적인 설명은, 앞서 도 1 및 도 3k를 참조하여 설명한 바와 같을 수 있다.
상기 콘택 홀들(171)을 도전 물질로 채워, 콘택 플러그들(173)이 형성될 수 있다. 상기 콘택 플러그들(173)은 상기 게이트 패턴들(GP) 사이에 형성될 수 있다. 나아가 상기 콘택 플러그들(173)은 상기 소스/드레인 영역들(106)과 접속될 수 있다. 상기 콘택 플러그들(173) 상에 금속 배선들(175)이 형성될 수 있다.
실시예 3 ( Fin - FET )
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도이다. 도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도들이다. 도 8a는 도 7의 I-I'선 및 II-II'선에 따른 단면도이다. 도 8b는 도 7의 III-III'선 및 IV-IV'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 제1 영역(CR) 및 제2 영역(KR)을 가질 수 있다. 상기 제1 영역(CR)은 전계 효과 트랜지스터들이 배치된 셀 영역일 수 있으며, 상기 제2 영역(KR)은 콘택 플러그들(173)의 정렬 및 오버레이를 확인하기 위한 키 패턴들(KP)이 배치된 스크라이브 레인 영역일 수 있다.
상기 기판(100)의 상기 제1 영역(CR)에 활성 패턴들(AP)을 정의하는 소자 분리 패턴들(104)이 배치될 수 있다. 상기 소자 분리 패턴들(104)은 실리콘 산화막을 포함할 수 있다. 상기 소자 분리 패턴들(104)은 상기 기판(100)의 상면에 평행한 제2 방향(D2)을 따라 연장되는 라인 형태일 수 있다. 상기 활성 패턴들(AP)은 상기 제2 방향(D2)을 따라 상기 소자 분리 패턴들(104)에 나란하게 연장된 라인 형태일 수 있다. 상기 활성 패턴들(AP)은 상기 소자 분리 패턴들(104)에 의해 상기 제2 방향(D2)에 교차하는 제1 방향(D1)으로 서로 이격될 수 있다.
상기 소자 분리 패턴들(104) 위로 상기 활성 패턴들(AP)의 상부영역들(이하, 활성 핀들(AF))이 노출될 수 있다. 상기 활성 핀들(AF)은 상기 활성 패턴들(AP)로부터 상기 기판(100)의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 상기 활성 핀들(AF)은 채널 영역들(CHR)을 포함할 수 있다.
상기 기판(100)의 상기 제2 영역(KR)에 상기 소자 분리 패턴들(104)에 대응하는 절연막(105)이 배치될 수 있다. 상기 절연막(105)은 상기 소자 분리 패턴들(104)과 동시에 형성될 수 있다. 따라서, 상기 절연막(105)의 상면은 상기 소자 분리 패턴들(104)의 상면과 공면을 이룰 수 있다. 상기 절연막(105)은 실리콘 산화막을 포함할 수 있다.
상기 제1 영역(CR) 상에, 상기 활성 핀들(AF)을 가로지르는 게이트 패턴들(GP)이 배치될 수 있다. 상기 게이트 패턴들(GP)은 상기 활성 핀들(AF)의 상면들 및 상기 활성 핀들(AF)의 측벽들을 덮으며 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 게이트 패턴들(GP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
상기 제2 영역(KR)의 상기 절연막(105) 상에, 키 패턴들(KP)이 배치될 수 있다. 상기 키 패턴들(KP)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 키 패턴들(KP)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
각각의 상기 게이트 패턴들(GP)은 제1 도전 라인(155a), 및 상기 제1 도전 라인(155a)과 상기 활성 핀들(AF) 사이에 개재된 게이트 유전막(153a)을 포함할 수 있다. 상기 게이트 유전막(153a)은 상기 제1 도전 라인(155a)의 바닥면을 따라 연장될 수 있다. 따라서, 상기 게이트 유전막(153a)은 상기 활성 핀들(AF)의 상면들 및 측벽들을 덮을 수 있다. 상기 게이트 유전막(153a)은 상기 활성 핀들(AF)로부터 수평적으로 연장되어 상기 소자 분리 패턴들(104)의 상면들을 부분적으로 덮을 수 있다. 하지만, 상기 소자 분리 패턴들(104)의 상면들은 상기 게이트 유전막(153a)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 게이트 유전막(153a)에 의해 덮이지 않는 상기 소자 분리 패턴들(104)의 상면들은 후술할 층간 절연막(160)에 의해 덮일 수 있다.
각각의 상기 키 패턴들(KP)은 제2 도전 라인(155b), 및 상기 제2 도전 라인(155b)과 상기 기판(100) 사이에 개재된 키 유전막(153b)을 포함할 수 있다. 상기 키 유전막(153b)은 상기 제2 도전 라인(155b)의 바닥면을 따라 연장되어, 상기 절연막(105)의 상면을 부분적으로 덮을 수 있다. 상기 키 유전막(153b)에 의해 덮이지 않는 상기 절연막(105)의 상면은 상기 층간 절연막(160)에 의해 덮일 수 있다.
상기 게이트 패턴들(GP)의 양 측의 상기 활성 패턴(AP) 상에 소스/드레인 영역들(106)이 배치될 수 있다. 상기 소스/드레인 영역들(106)은 상기 활성 패턴(AP)으로부터 에피택시얼하게 성장된 소스/드레인일 수 있다. 도시되진 않았지만, 수직적 관점에서, 상기 활성 핀들(AF)의 상면은 상기 소스/드레인 영역들(106)의 바닥면보다 높을 수 있다. 상기 소스/드레인 영역들(106)의 상면은 상기 활성 핀들(AF)의 상면과 같거나 높을 수 있다. 수평적 관점에서, 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)은 상기 소스/드레인 영역들(106) 사이에 위치할 수 있다. 도시되진 않았지만, 각각의 상기 소스/드레인 영역들(106) 상에는 금속 실리사이드가 더 배치될 수 있다.
상기 기판(100) 상에 상기 층간 절연막(160)이 배치될 수 있다. 상기 층간 절연막(160)은 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)을 덮을 수 있다. 상기 기판(100) 상에 상기 층간 절연막(160)을 관통하여 상기 소스/드레인 영역들(106)과 접촉하는 콘택 플러그들(173)이 배치될 수 있다. 상기 콘택 플러그들(173) 상에 금속 배선들(175)이 배치될 수 있다.
도 9a 내지 도 13b는 본 발명의 또 다른 실시예를 설명하기 위한 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 9a 내지 도 13a는 도 7의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 9b 내지 도 13b는 도 7의 III-III'선 및 IV-IV'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3a 내지 도 3k를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 7, 도 9a 및 도 9b를 참조하면, 기판(100)은 제1 영역(CR) 및 제2 영역(KR)을 가질 수 있다. 상기 제1 영역(CR)은 전계 효과 트랜지스터들이 배치된 셀 영역일 수 있으며, 상기 제2 영역(KR)은 콘택 플러그들(173)의 정렬 및 오버레이를 확인하기 위한 키 패턴들(KP)이 배치된 스크라이브 레인(scribe lane) 영역일 수 있다.
상기 기판(100)의 상기 제1 영역(CR)에 활성 패턴들(AP)을 정의하는 소자 분리 패턴들(104)이 형성될 수 있다. 상기 소자 분리 패턴들(104)은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다. 일 예로, 상기 소자 분리 패턴들(104)은 상기 기판(100) 내에 트렌치들을 형성하고, 상기 트렌치들 내에 실리콘 산화막을 포함하는 절연 물질을 채워 형성될 수 있다. 상기 트렌치들 각각은 적어도 5의 종횡비를 갖도록 형성될 수 있다. 일 예에 따르면, 상기 트렌치들 각각은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 활성 패턴들(AP) 각각은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.
상기 활성 패턴들(AP)의 상부영역들(이하, 활성 핀들(AF))이 노출될 수 있다. 상기 활성 핀들(AF)을 노출시키는 것은, 예를 들면, 습식 식각 기술을 사용하여, 상기 소자 분리 패턴들(104)의 상부면을 리세스시키는 것을 포함할 수 있다. 상기 소자 분리 패턴들(104)의 식각은 상기 활성 패턴들(AP)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다. 상기 활성 핀들(AF)은 상기 기판의 상면에 평행한 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 상기 활성 핀들(AF)은 상기 제2 방향(D2)에 교차하는 제1 방향(D1)으로 서로 이격될 수 있다.
일 실시예에서, 상기 제1 영역(CR)에 상기 소자 분리 패턴들(104)이 형성됨과 동시에, 상기 기판(100)의 상기 제2 영역(KR) 상에 절연막(105)이 형성될 수 있다. 일 예로, 상기 제1 영역(CR) 내에 상기 트렌치들을 형성할 때, 상기 제2 영역(KR)의 상기 기판(100)은 상기 트렌치들의 바닥면과 공면을 이루도록 식각될 수 있다. 이어서, 상기 트렌치들 내에 실리콘 산화막을 포함하는 절연 물질이 채워질 때, 상기 제2 영역(KR) 상에는 상기 절연막(105)이 형성될 수 있다. 따라서, 상기 절연막(105)의 상면은 상기 소자 분리 패턴들(104)의 상면과 공면을 이룰 수 있다.
상기 기판(100)의 상기 제1 및 제2 영역(KR)들(CR, KR) 상에 순차적으로 적층된 제1 몰드막(110), 제2 몰드막(120) 및 제3 몰드막(130)이 형성될 수 있다. 상기 제1 영역(CR)의 상기 제1 몰드막(110)은, 상기 소자 분리 패턴들(104)로부터 노출된 상기 활성 핀들(AF)을 완전히 덮을 수 있다. 상기 제2 영역(KR)의 상기 제1 몰드막(110)은, 상기 절연막(105)을 완전히 덮을 수 있다. 상기 제1 영역(CR)의 상기 제1 몰드막(110)의 상면과 상기 제2 영역(KR)의 상기 제1 몰드막(110)의 상면은 서로 공면을 이룰 수 있다. 상기 제3 몰드막(130) 상에 제1 희생 패턴들(141) 및 제2 희생 패턴들(143)이 동시에 형성될 수 있다. 평면적 관점에서, 상기 제1 희생 패턴들(141)은 상기 제1 방향(D1)으로 연장되어 상기 활성 핀들(AF)을 가로지르도록 형성될 수 있다.
본 실시예에 있어서, 상기 제1 희생 패턴들(141)의 폭들, 상기 제2 희생 패턴들(143)의 폭들, 서로 인접하는 한 쌍의 상기 제1 희생 패턴들(141)간의 피치, 서로 인접하는 한 쌍의 상기 제2 희생 패턴들(143)간의 피치, 서로 인접하는 상기 한 쌍의 제1 희생 패턴들(141)간의 거리, 및 서로 인접하는 상기 한 쌍의 제2 희생 패턴들(143)간의 거리는, 앞서 도 3a 또는 도 6a를 참조하여 설명한 바와 동일할 수 있다.
상기 기판(100)의 상기 제1 영역(CR) 및 제2 영역(KR) 상에, 상기 제1 및 제2 희생 패턴들(143)을 덮는 스페이서막(미도시)이 콘포말하게 형성될 수 있다. 이어서, 상기 스페이서막을 이방성 식각하여, 상기 제1 희생 패턴들(141)의 양 측벽들을 덮는 제1 스페이서들(147a), 및 상기 제2 희생 패턴들(143)의 양 측벽들을 덮는 제2 스페이서들(147b)이 형성될 수 있다.
상기 제1 스페이서들(147a)은 상기 제1 희생 패턴들(141) 각각의 양 측벽들 상에 국소적으로 형성될 수 있다. 상기 제1 스페이서들(147a)은 상기 서로 인접하는 한 쌍의 제1 희생 패턴들(141) 사이에서 상기 제2 방향(D2)으로 서로 이격될 수 있다. 즉, 상기 서로 인접하는 한 쌍의 제1 희생 패턴들(141) 사이에는 두 개의 상기 제1 스페이서들(147a)이 배치될 수 있다.
상기 제2 스페이서들(147b)은 상기 한 쌍의 제2 희생 패턴들(143)의 서로 마주보는 측벽들 및 상기 제3 몰드막(130)의 상면을 덮도록 형성될 수 있다. 즉, 상기 제2 스페이서들(147b)은 상기 제2 희생 패턴들(143) 사이에 배치된 연결 스페이서들일 수 있다. 본 실시예에서는 상기 제2 스페이서들(147b)이 연결 스페이서들인 경우를 예시 하였다. 그러나 다른 실시예로, 앞서 도 6b를 참조하여 설명한 바와 같이, 상기 제2 스페이서들(147b)은 상기 제1 스페이서들(147a)과 동일하게 상기 제2 희생 패턴들(143) 각각의 양 측벽들 상에 국소적으로 형성될 수 있다. 상기 제2 스페이서들(147b)은 상기 서로 인접하는 한 쌍의 제2 희생 패턴들(143) 사이에서 서로 이격되어 빈 공간(미도시, 도 6b 참조)을 형성할 수 있다.
도 7, 도 10a 및 도 10b를 참조하면, 상기 제1 및 제2 희생 패턴들(141, 143)이 선택적으로 제거될 수 있다. 이어서, 상기 제1 및 제2 스페이서들(147a, 147b)을 식각 마스크로 상기 제3 몰드막(130)을 식각하여, 제1 상부 몰드 패턴들(135a) 및 제2 상부 몰드 패턴들(135b)이 형성될 수 있다. 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)이 형성되면서, 상기 제1 상부 몰드 패턴들(135a) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제1 예비 트렌치들(137a)이 정의될 수 있다. 또한, 상기 제2 상부 몰드 패턴들(135b) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제2 예비 트렌치들(137b)이 정의될 수 있다.
평면적 관점에서, 상기 제1 상부 몰드 패턴들(135a)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 평면적 관점에서, 상기 제2 상부 몰드 패턴들(135b)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응할 수 있다.
도 7, 도 11a 및 도 11b를 참조하면, 제1 및 제2 마스크 패턴들(139a, 139b)이 상기 제1 예비 트렌치들(137a) 및 상기 제2 예비 트렌치들(137b) 내에 각각 형성될 수 있다. 먼저, 잔류하는 상기 제1 및 제2 스페이서들(147a, 147b)이 제거될 수 있다. 이후, 상기 제2 몰드막(120) 상에 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)을 덮는 마스크막(미도시)을 형성할 수 있다. 이어서, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)의 상면들이 노출되도록 상기 마스크막을 평탄화할 수 있다. 이로써, 상기 제1 예비 트렌치들(137a)을 채우는 상기 제1 마스크 패턴들(139a)이 형성될 수 있다. 이와 동시에, 상기 제2 예비 트렌치들(137b)을 채우는 상기 제2 마스크 패턴들(139b)이 형성될 수 있다.
후속으로, 상기 제1 및 제2 상부 몰드 패턴들(135a, 135b)이 제거될 수 있다. 상기 제1 마스크 패턴들(139a) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제1 트렌치들(127a)이 정의될 수 있다. 상기 제2 마스크 패턴들(139b) 사이의 상기 제2 몰드막(120)의 상면을 노출하는 제2 트렌치들(127b)이 정의될 수 있다. 이후, 상기 제1 및 제2 마스크 패턴들(139a, 139b)을 식각 마스크로 상기 제2 몰드막(120)을 식각하여, 제1 몰드 마스크 패턴들 및 제2 몰드 마스크 패턴들이 형성될 수 있다. 이에 따라, 상기 제1 및 제2 트렌치들(127a, 127b)은 상기 제2 몰드막(120) 내로 연장될 수 있다.
도 7, 도 12a 및 도 12b를 참조하면, 상기 제1 및 제2 마스크 패턴들(139a, 139b)이 제거될 수 있다. 이어서, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)을 식각 마스크로 상기 제1 몰드막(110)을 식각하여, 제1 하부 몰드 패턴들(115a) 및 제2 하부 몰드 패턴들(115b)이 형성될 수 있다. 이에 따라, 상기 제1 및 제2 트렌치들(127a, 127b)은 상기 제1 몰드막(110) 내로 연장될 수 있다.
상기 제1 트렌치들(127a)은, 상기 활성 핀들(AF)의 상면들의 일부 및 상기 활성 핀들(AF)의 측벽들의 일부를 노출할 수 있다. 상기 제2 트렌치들(127b)은 상기 절연막(105)의 상면의 일부를 노출할 수 있다. 평면적 관점에서, 상기 제1 트렌치들(127a)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 즉, 상기 제1 트렌치들(127a)의 폭들은 상기 제1 스페이서들(147a)의 폭들과 실질적으로 동일할 수 있다. 평면적 관점에서, 상기 제2 트렌치들(127b)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응할 수 있다. 즉, 상기 제2 트렌치들(127b)의 폭들은 상기 제2 스페이서들(147b)의 폭들과 실질적으로 동일할 수 있다.
이어서, 상기 제1 및 제2 몰드 마스크 패턴들(125a, 125b)이 제거될 수 있다. 이후, 상기 제1 트렌치들(127a) 내에 게이트 패턴들(GP), 및 상기 제2 트렌치들(127b) 내에 키 패턴들(KP)이 형성될 수 있다.
구체적으로, 상기 기판(100) 상에 유전막(미도시)이 콘포말하게 형성될 수 있다. 상기 유전막은 상기 제1 및 제2 트렌치들(127a, 127b)을 완전히 채우지 않도록 형성될 수 있다. 상기 제1 영역(CR) 상에서, 상기 유전막은 상기 활성 핀들(AF)의 상면들의 일부 및 상기 활성 핀들(AF)의 측벽들의 일부를 덮을 수 있다. 상기 유전막은 상기 제1 하부 몰드 패턴들(115a)의 측벽들 및 상기 제1 하부 몰드 패턴들(115a)의 상면들 상으로 연장될 수 있다. 상기 제2 영역(KR) 상에서, 상기 유전막은 상기 절연막(105)의 상면의 일부를 덮을 수 있다. 상기 유전막은 상기 제2 하부 몰드 패턴들(115b)의 측벽들 및 상기 제2 하부 몰드 패턴들(115b)의 상면들 상으로 연장될 수 있다.
상기 유전막 상에 상기 제1 및 제2 트렌치들(127a, 127b)을 채우는 도전막(미도시)이 형성될 수 있다. 상기 도전막을 평탄화하여, 상기 제1 및 제2 트렌치들(127a, 127b) 내에 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)이 각각 형성될 수 있다. 이로써, 각각의 상기 게이트 패턴들(GP)은 제1 도전 라인(155a), 및 상기 제1 도전 라인(155a)과 상기 기판(100) 사이에 개재된 게이트 유전막(153a)을 포함할 수 있다. 각각의 상기 키 패턴들(KP)은 제2 도전 라인(155b), 및 상기 제2 도전 라인(155b)과 상기 기판(100) 사이에 개재된 키 유전막(153b)을 포함할 수 있다.
평면적 관점에서, 상기 게이트 패턴들(GP)의 형상은 상기 제1 스페이서들(147a)의 형상과 대응할 수 있다. 상기 게이트 패턴들(GP)은 상기 활성 핀들(AF)의 상면들의 일부 및 상기 활성 핀들(AF)의 측벽들의 일부를 덮으며 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 평면적 관점에서, 상기 키 패턴들(KP)의 형상은 상기 제2 스페이서들(147b)의 형상과 대응할 수 있다. 상기 키 패턴들(KP)은 상기 절연막(105) 상에서 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있다.
도 7, 도 13a 및 도 13b를 참조하면, 상기 제1 및 제2 하부 몰드 패턴들(115a, 115b)이 제거되고, 상기 게이트 패턴들(GP) 사이의 상기 활성 핀들(AF) 내에 소스/드레인 영역들(106)이 형성될 수 있다. 상기 소스/드레인 영역들(106)은 본 발명의 실시예들에 따른 전계 효과 트랜지스터의 소스/드레인에 해당할 수 있다. 이에 따라, 상기 소스/드레인 영역들(106) 사이의 상기 활성 핀들(AF) 내의 영역들은 채널 영역들(CHR)을 구성할 수 있다.
상기 소스/드레인 영역들(106)을 형성하는 것은, 상기 소오스/드레인 영역들을 제거하는 것, 및 상기 기판(100)을 씨드층(seed laye)으로하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(106)은 상기 활성 패턴들(AP)의 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 도시된 바와 달리, 상기 소스/드레인 영역들(106)의 상면은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인 영역들(106)은 위로 볼록한 상면을 가질 수 있다.
상기 소스/드레인 영역들(106)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(106)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(106)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(106)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축력을 제공할 수 있으며, 상기 소스/드레인 영역들(106)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(106)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 인장력을 제공할 수 있으며, 상기 소스/드레인 영역들(106)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 영역들(106)은 상기 채널 영역들(CHR)에 압축력 또는 인장력을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
이어서, 도시되진 않았지만, 상기 소스/드레인 영역들(106) 상에는 금속 실리사이드가 더 형성될 수 있다. 상기 금속 실리사이드는 상기 상기 소스/드레인 영역(106) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.
다시 도 7, 도 8a 및 도 8b를 참조하면, 상기 게이트 패턴들(GP) 및 상기 키 패턴들(KP)을 덮는 층간 절연막(160)이 형성될 수 있다. 포토 레지스트 공정을 거쳐, 상기 층간 절연막(160)을 관통하면서 상기 소스/드레인 영역들(106)을 노출하는 콘택 홀들(171)이 형성될 수 있다. 상기 게이트 패턴들(GP)의 사이로 정렬된 상기 콘택 홀들(171)은, 상기 키 패턴들(KP)을 이용하여 형성될 수 있다. 이에 대한 구체적인 설명은, 앞서 도 1 및 도 3k를 참조하여 설명한 바와 같을 수 있다.
상기 콘택 홀들(171)을 도전 물질로 채워, 콘택 플러그들(173)이 형성될 수 있다. 상기 콘택 플러그들(173)은 상기 게이트 패턴들(GP) 사이에 형성될 수 있다. 나아가 상기 콘택 플러그들(173)은 상기 소스/드레인 영역들(106)과 접속될 수 있다. 상기 콘택 플러그들(173) 상에 금속 배선들(175)이 형성될 수 있다.
적용예
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.

Claims (20)

  1. 기판 상에, 제1 몰드막 및 제2 몰드막을 형성하는 것;
    상기 제2 몰드막 상에, 희생 패턴들을 형성하는 것;
    상기 희생 패턴들을 덮는 스페이서막을 콘포말하게 형성하는 것;
    상기 스페이서막을 이방성 식각하여, 상기 희생 패턴들의 양측에 스페이서들을 형성하고, 상기 스페이서들은 서로 인접하는 한 쌍의 상기 희생 패턴들 사이의 공간을 채우고;
    상기 스페이서들을 식각 마스크로 상기 제2 몰드막을 식각하여, 예비 트렌치들을 형성하는 것;
    마스크 패턴들을 상기 예비 트렌치들 내에 형성하는 것;
    상기 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 트렌치들을 형성하는 것; 및
    도전 물질을 상기 트렌치들 내에 채워, 상기 트렌치들 내에 키 패턴들을 형성하는 것을 포함하는 키 패턴들의 형성 방법.
  2. 제1항에 있어서,
    서로 인접하는 상기 한 쌍의 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 1.5배 내지 2.5배인 키 패턴들의 형성 방법.
  3. 제1항에 있어서,
    상기 스페이서들을 형성하는 것은:
    상기 스페이서막을 이방성 식각하여, 상기 희생 패턴들의 상면들을 노출하는 것; 및
    상기 희생 패턴들을 선택적으로 제거하는 것을 포함하는 키 패턴들의 형성 방법.
  4. 제1항에 있어서,
    상기 트렌치들은 상기 스페이서들과 수직적으로 정렬되는 키 패턴들의 형성 방법.
  5. 제1항에 있어서,
    서로 인접하는 상기 한 쌍의 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 1.5배 내지 2배이고,
    상기 스페이서들은, 서로 인접하는 상기 한 쌍의 희생 패턴들 사이의 공간을 채워 서로 연결되는 연결 스페이서를 형성하는 키 패턴들의 형성 방법.
  6. 제1항에 있어서,
    서로 인접하는 상기 한 쌍의 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 2배 내지 2.5배이고,
    상기 스페이서들은, 서로 인접하는 상기 한 쌍의 희생 패턴들 사이에서 서로 이격되어 빈 공간을 형성하는 키 패턴들의 형성 방법.
  7. 제1 영역 및 제2 영역을 갖는 기판을 제공하는 것;
    상기 기판의 상기 제1 영역 및 상기 제2 영역을 덮는 제1 몰드막 및 제2 몰드막을 형성하는 것;
    상기 제2 몰드막 상에, 상기 제1 영역에 위치하는 제1 희생 패턴들, 및 상기 제2 영역에 위치하는 제2 희생 패턴들을 형성하는 것;
    상기 기판 상에 상기 제1 및 제2 희생 패턴들을 덮는 스페이서막을 콘포말하게 형성하는 것;
    상기 스페이서막을 이방성 식각하여, 상기 제1 희생 패턴들의 양측에 제1 스페이서들 및 상기 제2 희생 패턴들의 양측에 제2 스페이서들을 동시에 형성하는 것;
    상기 제1 및 제2 스페이서들을 식각 마스크로 상기 제2 몰드막을 식각하여, 제1 예비 트렌치들 및 제2 예비 트렌치들을 상기 제1 영역 및 상기 제2 영역 상에 각각 형성하는 것;
    제1 및 제2 마스크 패턴들을 상기 제1 예비 트렌치들 및 상기 제2 예비 트렌치들 내에 각각 형성하는 것; 및
    상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 제1 트렌치들 및 제2 트렌치들을 각각 형성하는 것을 포함하되,
    상기 제2 희생 패턴들의 각각의 폭은, 상기 제1 희생 패턴들의 각각의 폭보다 더 큰 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 희생 패턴들의 각각의 폭은, 상기 제1 희생 패턴들의 각각의 폭의 1.5배 내지 2배인 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    서로 인접하는 한 쌍의 상기 제2 희생 패턴들간의 피치는, 서로 인접하는 한 쌍의 상기 제1 희생 패턴들간의 피치와 동일한 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    서로 인접하는 한 쌍의 상기 제1 희생 패턴들간의 거리는, 서로 인접하는 한 쌍의 상기 제2 희생 패턴들간의 거리보다 더 큰 반도체 소자의 제조 방법.
  11. 제7항에 있어서,
    서로 인접하는 한 쌍의 상기 제2 희생 패턴들간의 거리는, 상기 스페이서막의 두께의 1.5배 내지 2.5배인 반도체 소자의 제조 방법.
  12. 제7항에 있어서,
    상기 제1 및 제2 스페이서들을 형성하는 것은:
    상기 스페이서막을 이방성 식각하여, 상기 제1 및 제2 희생 패턴들의 상면들을 노출하는 것; 및
    상기 제1 및 제2 희생 패턴들을 선택적으로 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  13. 제7항에 있어서,
    상기 제1 및 제2 트렌치들은 상기 제1 및 제2 스페이서들과 각각 수직적으로 정렬되는 반도체 소자의 제조 방법.
  14. 제7항에 있어서,
    상기 기판 및 상기 제1 몰드막 사이에 개재된 제3 몰드막을 형성하는 것을 더 포함하고,
    상기 제1 트렌치들 및 상기 제2 트렌치들을 형성하는 것은:
    상기 제1 및 제2 마스크 패턴들을 식각 마스크로 상기 제1 몰드막을 식각하여, 제1 몰드 마스크 패턴들 및 제2 몰드 마스크 패턴들을 상기 제1 영역 및 상기 제2 영역 상에 각각 형성하는 것; 및
    상기 제1 및 제2 몰드 마스크 패턴들을 식각 마스크로 상기 제3 몰드막을 식각하여, 상기 제3 몰드막 내로 연장하는 상기 제1 및 제2 트렌치들을 각각 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제7항에 있어서,
    상기 제2 스페이서들은, 서로 인접하는 한 쌍의 상기 제2 희생 패턴들 사이의 공간을 채워 서로 연결되는 연결 스페이서를 형성하는 반도체 소자의 제조 방법.
  16. 제7항에 있어서,
    한 쌍의 상기 제2 희생 패턴들 사이의 공간에 한 쌍의 상기 제2 스페이서들이 형성되고,
    한 쌍의 상기 제2 희생 패턴들은 일 방향을 따라 서로 이격되고,
    한 쌍의 상기 제2 스페이서들은 상기 일 방향을 따라 서로 이격되는 반도체 소자의 제조 방법.
  17. 제7항에 있어서,
    도전 물질을 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 채워, 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 게이트 패턴들 및 키 패턴들을 각각 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  18. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 배치된 게이트 패턴들; 및
    상기 제2 영역 상에 배치된 키 패턴들을 포함하되,
    상기 키 패턴들의 폭은 상기 게이트 패턴들의 폭의 1.5배 내지 2.5배이며,
    상기 게이트 패턴들 및 상기 키 패턴들은 동일한 물질을 포함하는 반도체 소자.
  19. 제18항에 있어서,
    서로 인접하는 한 쌍의 상기 키 패턴들간의 거리는,
    서로 인접하는 한 쌍의 상기 게이트 패턴들간의 거리의 1.5배 내지 2배인 반도체 소자.
  20. 제18항에 있어서,
    서로 인접하는 한 쌍의 상기 키 패턴들간의 피치는, 서로 인접하는 한 쌍의 상기 게이트 패턴들간의 피치의 두배인 반도체 소자.
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