KR20090079713A - 반도체 장치의 오버레이 키 및 그 형성방법 - Google Patents

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Abstract

반도체 장치의 오버레이 키 형성방법은, 반도체기판의 스크라이브영역에 어미자 패턴을 형성하는 단계와, 어미자 패턴이 형성된 결과물을 덮는 제1 물질막을 형성하는 단계와, 제1 물질막 상에, 일정 간격으로 배치된 적어도 둘 이상의 라인 패턴들로 이루어진 희생막 패턴을 형성하는 단계와, 희생막 패턴의 측벽에 스페이서를 형성하는 단계와, 희생막 패턴을 제거하는 단계와, 스페이서를 마스크로 하여 제1 물질막을 패터닝함으로써, 어미자로부터 일정 간격 이격되며 적어도 둘 이상의 라인/스페이스 패턴으로 이루어진 아들자 패턴을 형성하는 단계, 및 스페이서를 제거하는 단계를 포함한다.
스페이서 패터닝 기술(SPT), 오버레이 키, 스페이서, 아들자, 디자인 룰

Description

반도체 장치의 오버레이 키 및 그 형성방법{Overlay key of semiconductor device and method for forming the same}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 선행 공정에서 형성된 하부 패턴과 현행 공정에서 형성된 회로 패턴이 정확하게 얼라인(align)되었는지를 측정하기 위한 반도체 장치의 오버레이 키 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 장치를 제조하기 위해서는 증착, 사진 및 식각 공정 등의 단위 공정들을 반복적으로 수행하여 반도체기판 상에 회로 패턴들을 구현하여야 한다. 특히, 사진 및 식각 공정은 박막을 회로 패턴으로 전환시키는 매우 중요한 공정이다. 구체적으로, 사진 및 식각 공정은 하부 박막 상에 포토레지스트막을 도포하고, 포토레지스트막을 회로 패턴이 형성된 레티클을 통하여 노광한 다음 현상하여 회로 패턴이 포토레지스트 패턴으로 전사되도록 한다. 이어서, 전사된 포토레지스트 패턴을 식각 마스크로 하여 하부 박막을 식각함으로써 회로 패턴을 형성한다.
이러한 회로 패턴을 구현함에 있어서, 선행 공정에서 형성된 하부 패턴과 상기 회로 패턴이 정확하게 얼라인(align)되도록 하는 것이 매우 중요하다. 회로 패 턴이 정확히 얼라인되기 위해서는, 회로 패턴을 구현하기 위한 식각 마스크로 제공되는 포토레지스트 패턴을 정확한 위치에 형성하여야 한다.
통상적으로 포토레지스트 패턴의 얼라인먼트를 위해 각 칩의 절단선으로 제공된는 스크라이브(scribe) 영역에 오버레이 키(overlay key)를 형성한다. 상기 오버레이 키는 선행 공정에 의해 하부 패턴층에 형성되어 있는 어미자와 현재의 사진 공정에 의해 형성된 포토레지스트 패턴인 아들자로 이루어진다. 그리고, 상기 어미자와 아들자 사이의 좌우 상하 어긋남, 회전, 직교 등을 측정하여 얼라인먼트 불량 유무를 판단하고, 얼라인먼트 불량시에는 오버레이 보정값을 생성하고 생성된 보정값은 노광장비의 얼라인먼트 보정값으로 다음 노광 공정 시에 반영된다.
오버레이를 정확하게 측정하기 위해서는 선행 공정에 의해 하부 패턴층에 형성되어 있는 어미자와 현재의 사진 공정에 의해 형성된 아들자의 이미지 정보를 수득하는 것이 매우 중요하다. 그러나, 최근에는 반도체 장치가 고집적화되고 패터닝기술의 변화에 따라 아들자의 이미지 정보를 정확하게 수득하는 것이 점점 어려워지고 있다. 특히, 40nm 이하의 디자인 룰을 적용하는 최근의 고집적화된 반도체 장치의 경우, 미세화를 위해 스페이서 패터닝 기술(Spacer Patterning Technology; SPT)이 도입되었다. SPT는 노광장비의 한계를 극복하여 미세 패턴을 형성하기 위한 기술로, 스페이서를 이용하여 미세화된 패턴을 형성하는 기술이다. SPT에서는 패터닝할 수 있는 크기가 스페이서 하나의 두께로 제한되고 패터닝에 사용되는 스페이서는 공정조건의 조절을 통해 매우 미세한 두께로 형성이 가능하므로 미세 패턴을 형성하는 데 유리하다. 그러나, 오버레이 키 등 공정을 모니터링하기 위한 패턴의 경우에는 형성되는 사이즈가 작아서 측정장비에서 인식하는 데 어려움이 있으며 심지어 측정장비에서 오버레이 키 등의 측정이 불가능할 수도 있다.
도 1은 종래의 일반적인 오버레이 키를 보여주는 평면도이다.
도 1을 참조하면, 중앙에 오버레이 패턴의 어미자(110)가 배치되고, 어미자 패턴의 외곽에 박스 형태의 아들자(120)가 배치된다. 어미자(110)를 이용한 사진식각 공정을 먼저 진행하여 어미자 패턴을 먼저 형성한 후, 후속 단계에서 아들자(120)를 이용하여 아들자 패턴을 형성한다. 그 다음에 아들자 패턴과 어미자 패턴의 오버레이 정도를 측정하게 되는 것이다.
도 2 및 도 3은 SPT 공정에서의 오버레이 패턴을 형성하는 과정을 보여주는 단면도들로서, 도 1의 A-A'선을 자른 단면도들이다.
도 2를 참조하면, 반도체기판(200) 상에 소정의 회로패턴을 형성하기 위한 사진식각 공정을 실시하는데, 이때 반도체기판의 스크라이브 영역에 오버레이 키의 어미자 패턴(210)도 함께 형성된다. 다음에, 소정 물질막(212)을 형성한 후, 아들자 패턴을 형성하기 위한 희생막 패턴(214)을 형성한다. 희생막 패턴(214)은 스페이서를 형성하기 위한 것으로, 후속 단계에서 제거되고 스페이서가 후속 아들자 패턴을 형성하기 위한 식각 마스크로 사용된다.
다음, 결과물 상에 예를 들면 폴리실리콘막과 같은 소정의 물질막을 증착한 후 에치백 공정을 실시하여 상기 희생막 패턴(214)의 측벽에 스페이서(216)를 형성한다.
도 3을 참조하면, 상기 스페이서 사이에 형성되어 있던 희생막 패턴을 제거 하면 스페이서만 남게 된다. 남은 스페이서를 마스크로 하여 상기 물질막을 식각함으로써 오버레이 키의 아들자 패턴(212a)을 형성한다. 아들자 패턴(212a)은 스페이서를 마스크로 하여 패터닝되었기 때문에 스페이서의 두께와 같은 폭으로 형성된다.
따라서, 노광 후 오버레이를 측정하는 단계에서 측정장비가 아들자 패턴을 인식하기 어려워 공정진행에 문제가 될 수 있다. 오버레이 계측이 정확히 수행되지 않는 경우 불필요한 재작업이 수행되거나 또는 회로 패턴의 불량 등의 결과를 초래하게 된다.
본 발명이 이루고자 하는 기술적 과제는 미세패턴을 형성하기 위하여 SPT를 적용하면서도 오버레이 계측장비에서 인식할 수 있도록 오버레이 키를 형성하는 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 장치의 오버레이 키 형성방법은, 반도체기판의 스크라이브영역에 어미자 패턴을 형성하는 단계와, 어미자 패턴이 형성된 결과물을 덮는 제1 물질막을 형성하는 단계와, 제1 물질막 상에, 일정 간격으로 배치된 적어도 둘 이상의 라인 패턴들로 이루어진 희생막 패턴을 형성하는 단계와, 희생막 패턴의 측벽에 스페이서를 형성하는 단계와, 희생막 패턴을 제거하는 단계와, 스페이서를 마스크로 하여 제1 물질막을 패터닝함으로써, 어미자로부터 일정 간격 이격되며 적어도 둘 이상의 라인/스페이스 패턴으로 이루어진 아들자 패턴을 형성하는 단계, 및 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 희생막 패턴을 형성하는 단계에서, 상기 라인 패턴의 폭을 스페이서 폭의 2배로 하는 것이 바람직하다.
상기 스페이서를 형성하는 단계에서, 상기 희생막 패턴을 이루고 있는 라인 패턴들 사이의 공간이 스페이서 물질로 채워지도록 할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 장치의 오버 레이 키는, 반도체기판의 스크라이브영역에 배치된 어미자 패턴, 및 상기 어미자 패턴을 일정 간격을 두고 둘러싸며, 적어도 둘 이상의 라인/스페이스 패턴들이 배열되어 이루어진 아들자 패턴을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 아들자 패턴을 여러 개의 라인/스페이스 어레이로 형성함으로써, 많은 수의 라인/스페이스 패턴과 넓은 폭으로 인해 오버레이 측정 장비에서 측정이 가능해진다. 따라서, 오버레이 계측이 정확히 수행되지 않는 경우에 발생하는 불필요한 재작업 또는 회로 패턴의 불량 등을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 4는 본 발명에 따른 오버레이 키를 보여주는 평면도이다.
중앙에 오버레이 키의 어미자(410)가 배치되고, 어미자의 외곽에 아들자(420)가 배치된다. 아들자(420)는 종래의 경우와는 달리, 어레이(array) 형태로 배열된 여러 개의 라인들(421)로 이루어진다. 특히, 후속 단계에서 아들자 패턴(420)의 라인들(421)의 간격(422)이 스페이서 두께의 2배로 디자인되었다.
도 5 내지 도 7은 본 발명에 따른 오버레이 키 형성방법을 설명하기 위한 단면도들로서, 도 4의 B-B'선을 자른 단면도들이다.
도 5를 참조하면, 반도체기판(500) 상에 소정의 회로패턴을 형성하기 위한 사진식각 공정을 실시하는데, 이때 반도체기판의 스크라이브 영역에 오버레이 키의 어미자 패턴(510)도 함께 형성된다. 다음에, 소정의 물질막(512)을 형성한 후, 도 4의 아들자(420)용 마스크를 이용하여 상기 물질막을 패터닝함으로써, 오버레이 키의 아들자 패턴을 형성하기 위한 희생막 패턴(514)을 형성한다. 희생막 패턴(514)은 스페이서 두께의 2배의 간격으로 이격된 여러 개의 라인/스페이스 패턴으로 형성된다.
도 6을 참조하면, 희생막 패턴이 형성된 결과물 상에, 예를 들면 폴리실리콘막과 같은 소정의 물질막을 증착한 후 에치백 공정을 실시하여 상기 희생막 패턴(514)의 측벽에 스페이서(520)를 형성한다. 희생막 패턴들(514) 사이의 공간은 스페이서 물질로 채워진다.
도 7을 참조하면, 상기 스페이서들 사이에 형성되어 있던 희생막 패턴을 제거하면 여러 개의 라인들로 이루어진 스페이서가 남게 된다. 이때, 양 가장자리의 스페이서는 기존의 스페이서와 마찬가지로 작은 폭으로 형성되지만, 안쪽의 스페이서들은 두 배의 폭으로 형성된다.
남은 스페이서를 마스크로 하여 상기 물질막을 식각함으로써 오버레이 키의 아들자 패턴(512a)을 형성한다. 양 가장자리의 아들자 패턴은 기존의 스페이서와 같은 폭으로 형성되지만, 안쪽의 아들자 패턴들은 스페이서 두께의 2배의 폭으로 형성된다. 또한, 종래에는 두 개의 스페이서 형 아들자 패턴이 형성되지만, 본 발명에서는 여러 개의 라인/스페이스 패턴으로 이루어진 아들자 패턴이 형성된다. 따 라서, 도 3에 도시된 종래의 아들자 패턴(212a)에 비해 많은 라인/스페이스 패턴과 넓은 폭으로 인해 오버레이 측정 장비에서 측정이 가능해진다.
도 8a 및 도 8b는 본 발명의 오버레이 키와 종래의 오버레이 키에 대한 오버레이 측정장비의 신호를 각각 비교하여 나타낸 도면이다.
도 8a는 본 발명에 따른 오버레이 키와, 오버레이 측정장비에서 읽은 신호를 나타낸 것으로, 참조번호 "611"은 중앙에 배치된 어미자 패턴(610)에 대한 오버레이 측정장비의 신호를 나타내고, "621"은 어미지 패턴을 둘러싸는 아들자 패턴(620)에 대한 오버레이 측정장비의 신호를 나타낸다. 상술한 바와 같이, 아들자 패턴이 여러 개의 라인/스페이스 패턴들로 이루어지고 그 라인 패턴들이 기존의 스페이서 두께의 2배 정도의 폭을 갖도록 형성되기 때문에, 오버레이 측정장비로 측정결과 오버레이 정확도를 계측할 수 있는 신호를 확보할 수가 있다.
반면, 도 8b에 도시된 종래의 오버레이 키 및 그 계측 신호를 보면, 아들자 패턴(720)이 SPT 공정 후 스페이서의 두께와 같은 폭으로 형성되기 때문에 오버레이 측정장비로 거의 계측이 불가능하여 필요한 오버레이 신호를 얻을 수가 없게 되는 것이다. 미설명된 도면 참조번호 "710"은 종래의 오버레이 키의 어미자 패턴을, "711"은 어미자 패턴(710)에 대한 오버레이 측정 신호를, "721"은 아들자 패턴(720)에 대한 오버레이 측정 신호를 각각 나타낸다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 종래의 일반적인 오버레이 키를 보여주는 평면도이다.
도 2 및 도 3은 SPT 공정으로 오버레이 패턴을 형성하는 과정을 보여주는 단면도들이다.
도 4는 본 발명에 따른 오버레이 키를 보여주는 평면도이다.
도 5 내지 도 7은 본 발명에 따른 오버레이 키 형성방법을 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 본 발명의 오버레이 키와 종래의 오버레이 키에 대한 오버레이 측정장비의 신호를 각각 비교하여 나타낸 도면이다.

Claims (4)

  1. 반도체기판의 스크라이브영역에 어미자 패턴을 형성하는 단계;
    어미자 패턴이 형성된 결과물을 덮는 제1 물질막을 형성하는 단계;
    상기 제1 물질막 상에, 일정 간격으로 배치된 적어도 둘 이상의 라인 패턴들로 이루어진 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 스페이서를 마스크로 하여 상기 제1 물질막을 패터닝함으로써, 상기 어미자로부터 일정 간격 이격되며 적어도 둘 이상의 라인/스페이스 패턴으로 이루어진 아들자 패턴을 형성하는 단계; 및
    상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 오버레이 키 형성방법.
  2. 제1항에 있어서,
    상기 희생막 패턴을 형성하는 단계에서,
    상기 라인 패턴의 폭을 스페이서 폭의 2배로 하는 것을 특징으로 하는 반도체 장치의 오버레이 키 형성방법.
  3. 제1항에 있어서,
    상기 스페이서를 형성하는 단계에서,
    상기 희생막 패턴을 이루고 있는 라인 패턴들 사이의 공간이 스페이서 물질로 채워지도록 하는 것을 특징으로 하는 반도체 장치의 오버레이 키 형성방법.
  4. 반도체기판의 스크라이브영역에 배치된 어미자 패턴; 및
    상기 어미자 패턴을 일정 간격을 두고 둘러싸며, 적어도 둘 이상의 라인/스페이스 패턴들이 배열되어 이루어진 아들자 패턴을 구비하는 것을 특징으로 하는 반도체 장치의 오버레이 키 패턴.
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* Cited by examiner, † Cited by third party
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US9704721B2 (en) 2014-11-28 2017-07-11 Samsung Electronics Co., Ltd. Method of forming key patterns and method of fabricating a semiconductor device using the same

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