KR20080061163A - 반도체 소자의 오버레이 버니어 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 오버레이 버니어 및 그 제조 방법에 관한 것으로, 반도체 기판의 스크라이브 영역에 모버니어 패턴을 형성한 후, 모버니어의 단차를 없애기 위하여 모버니어의 안쪽 영역에 자버니어 패드를 형성하고, 자버니어 패드 상에 자버니어를 형성함으로써, 자버니어를 형성하기 위한 노광 공정시 단차에 의한 패턴의 불량을 방지하여 정확한 정렬도를 측정할 수 있는 반도체 소자의 오버레이 버니어 및 그 제조 방법을 개시한다.
버니어, 단차, 오버레이, 정렬도

Description

반도체 소자의 오버레이 버니어 및 그 제조 방법{Overlay vernier in semiconductor device and method of making the same}
도 1 내지 도 3은 종래 기술에 따른 오버레이 버니어 형성 방법을 설명하기 위한 소자의 단면도이다.
도 4 내지 도 8은 본 발명의 일실시 예에 따른 오버레이 버니어 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 모 버니어
102 : 절연막 103 : 자버니어 패드
104 : 자버니어
본 발명은 반도체 소자의 오버레이 버니어 및 이의 제조 방법에 관한 것으로, 특히 단차에 의한 측정값 변화를 감소시킬 수 있는 오버레이 버니어 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 제조공정은 웨이퍼상에 절연층과 도전층으로 된 다층막으로 특정 회로를 구현하는 것으로서, 가장 기초가 되는 것이 웨이퍼상에 특정의 패턴을 형성하는 것이다. 특히 광원과, 마스크(Mask)나 레티클(Reticle) 등의 패턴 전사기구를 이용한 포토공정은 전공정(Pre step)에서 형성된 패턴과 후공정(Post step)에서 형성된 패턴간의 정렬이 정확히 이루어져야 신뢰성 있는 반도체회로를 구현할 수 있다.
통상적으로 포토공정에서 전,후공정 패턴간의 정렬정도를 확인하기 위하여 버니어(Vernier)를 사용하고 있다. 버니어는 반도체 웨이퍼의 칩 주변에 형성되며, 웨이퍼공정 완료후 절단되어 폐기되는 스크라이브라인(Scribe line)내에 형성된다.
반도체 제조공정은 다단계의 패턴 형성과정을 거치기 때문에 매 단계마다 특정한 패턴이 형성된 레티클을 사용하게 되며, 각 단계에서 이용되는 레티클에는 버니어가 형성되고, 전공정에서 형성된 버니어가 기준키가 되고 후공정에서 형성된 버니어가 측정키가 되어 전공정의 버니어에 대한 후공정의 버니어의 상대적인 위치관계를 검사하여 패턴간의 오버레이 정도를 판단하게 된다.
이러한 오버레이를 판단하는 버니어(Overlay vernier)는 박스-인-박스형 버니어(Box in box type), 바형 버니어(Bar in bar type), 수정 바형 버니어(Modified bar in bar type) 등이 있다.
오버레이 버니어는 전공정에서 형성된 모버니어와 현공정에서 형성되는 자버니어로 이루어지는데, 일반적으로 모버니어는 실제 셀패턴과 동일한 물질의 패턴으 로 이루어지고, 자버니어는 포토레지스트 패턴으로 이루어진다.
도 1 내지 도 3은 종래 기술에 따른 오버레이 버니어 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 스크라이브 영역에 소정의 식각 공정을 이용하여 트렌치를 형성하여 반도체 기판(10)의 주위 영역보다 돌출된 부분(11)을 형성한다. 돌출된 부분(11)은 모버니어로 활용된다. 참고적으로 모 버니어는 평면도를 기준으로 직사각형 형태로 연결된 패턴으로 형성된다.
도 2를 참조하면, 모버니어(11)를 포함한 전체 구조 상에 절연막(12)을 형성한다. 이 후, 평탄화 공정을 실시하여 모버니어(11)의 상부가 노출되도록 한다.
도 3을 참조하면, 키 오픈 마스크를 이용한 식각 공정으로 스크라이브 영역에 형성된 절연막을 제거한 후, 모버니어(11)의 안쪽 영역에 노광 및 현상 공정을 진행하여 자버니어(13)를 형성한다.
그러나 상기 노광 및 형성 공정시 모버니어(11)의 단차에 의하여 노광 공정이 정확하게 진행되지 않아 자버니어(13)이 정확한 박스 타입의 정사각형 또는 바 형태의 직사각형 패턴으로 형성되지 않아 후속 정렬도 측정 공정시 페일의 원인이 되거나, 측정에 성공하더라도 잘못된 데이터로 인하여 후속 공정의 정렬시 오정렬을 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판의 스크라이브 영역에 모버니어 패턴을 형성한 후, 모버니어의 단차를 없애기 위하여 모버니어의 안쪽 영역에 자버니어 패드를 형성하고, 자버니어 패드 상에 자버니어를 형성함으로써, 자버니어를 형성하기 위한 노광 공정시 단차에 의한 패턴의 불량을 방지하여 정확한 정렬도를 측정할 수 있는 반도체 소자의 오버레이 버니어 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 오버레이 버니어는 반도체 기판의 스크라이브 영역에 내부 공간을 갖으며 테두리 부분이 돌출된 사각틀 모양의 모버니어와, 상기 모버니어의 상기 내부 공간에 형성된 상기 모버니어의 상단부와 같은 높이의 자버니어 패드, 및 상기 자버니어 패드 상에 형성된 자버니어를 포함한다.
상기 자버니어 패드는 상기 모버니어보다 작고 상기 자버니어보다 크거나 동일하고, 상기 자버니어 패드는 절연막으로 구성된다.
본 발명의 일실시 예에 따른 반도체 소자의 오버레이 버니어 제조 방법은 식각 공정을 진행하여 반도체 기판의 스크라이브 영역에 트렌치를 형성하여 내부 공간을 갖으며 테두리 부분이 돌출된 사각틀 모양의 모버니어를 형성하는 단계와, 상기 모버니어를 포함한 전체 구조 상에 절연막을 형성한 후, 평탄화 공정을 진행하여 상기 모버니어의 상단부를 노출시키는 단계와, 키오픈 마스크를 이용한 식각 공 정을 실시하여 상기 모버니어의 내부 공간의 일 영역에만 상기 절연막을 잔류시켜 자버니어 패드를 형성하는 단계, 및 포토레지스트를 도포한 후 노광 및 현상 공정을 진행하여 상기 자버니어 패드 상에 자버니어를 형성하는 단계를 포함한다.
상기 절연막은 산화막으로 형성하고, 상기 평탄화 공정은 상기 절연막의 상부 높이와 상기 모버니어의 상부 높이를 동일하게 한다. 상기 자버니어 패드는 상기 모버니어보다 작고 상기 자버니어보다 크거나 동일하다. 상기 노광 공정은 I선(365nm), KrF(248nm), ArF(193nm), 및 EUV(157nm) 중 하나를 사용하여 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4a 내지 도 8b은 본 발명의 일실시 예에 따른 오버레이 버니어 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.
도 4a 및 4b를 참조하면, 반도체 기판(100) 상에 하드 마스크막을 형성하고, 노광 및 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다. 그 후, 하드 마스크 패턴을 식각 마스크로 이용하는 식각 공정으로 반도체 기판(100)을 식각하여 트렌치를 형성한다. 이 때, 트렌치는 소자들이 형성되는 다이(Die)의 소자 분리 영역(미도시) 뿐만 아니라 스크라이브 영역에도 소정의 패턴 으로 형성된다. 이로 인하여 스크라이브 영역에 도면과 같이 돌출된 모버니어(101)가 형성된다. 모버니어(101)는 내부 공간을 갖으며 테두리 부분이 돌출된 사각틀 모양으로 형성된다.
도 5를 참조하면, 모버니어(101)를 포함한 전체 구조 상에 절연막(102)을 형성한다. 절연막(102)은 산화막으로 형성하는 것이 바람직하다.
도 6을 참조하면, 평탄화 공정을 진행하여 모버니어(101)의 상부가 노출되도록 한다. 따라서 절연막(102)의 상부와 모버니어(101)의 상부가 동일하도록 한다.
도 7을 참조하면, 스크라이브 영역의 형성된 절연막을 제거하기 위한 키 오픈 마스크를 이용하여 절연막을 식각한다. 이때 키 오픈 마스크를 이용한 식각 공정은 모버니어(101)를 내에 형성된 절연막을 전부 제거하는 것이 아니라, 일부 영역 즉, 후속 자버니어가 형성될 영역상의 절연막이 잔류하도록 하여 자버니어 패드(103)을 형성한다. 자버니어 패드(103)의 크기는 후속 형성되는 자버니어의 크기와 동일하거나 크고, 모버니어(101)의 크기보다는 작도록 형성하는 것이 바람직하다. 일반적으로 모버니어(101)의 크기는 자버니어의 2배이므로, 자버니어 패드의 크기는 자버니어의 1배 내지 1.8배의 크기를 갖는 것이 바람직하다. 자버니어 패드(103)는 박스 형태 또는 바(bar) 형태로 형성할 수 있다.
도 8을 참조하면, 자버니어 패드(103)를 포함한 전체 구조 상에 포토 레지스트 물질을 도포한 후, 노광 및 현상 공정을 진행하여 자버니어 패드(103) 상에 자버니어(104)를 형성한다. 이때 노광 공정시 자버니어(104)가 형성되는 부분은 모버니어(101)과의 단차가 없으므로 정상적인 자버니어(104) 패턴을 형성할 수 있다.
노광 공정은 I선(365nm), KrF(248nm), ArF(193nm), 및 EUV(157nm)의 광원을 사용하여 실시하는 것이 바람직하다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 반도체 기판의 스크라이브 영역에 모버니어 패턴을 형성한 후, 모버니어의 단차를 없애기 위하여 모버니어의 안쪽 영역에 자버니어 패드를 형성하고, 자버니어 패드 상에 자버니어를 형성함으로써, 자버니어를 형성하기 위한 노광 공정시 단차에 의한 패턴의 불량을 방지하여 정확한 정렬도를 측정할 수 있다.

Claims (8)

  1. 반도체 기판의 스크라이브 영역에 내부 공간을 갖으며 테두리 부분이 돌출된 사각틀 모양의 모버니어;
    상기 모버니어의 상기 내부 공간에 형성된 상기 모버니어의 상단부와 같은 높이의 자버니어 패드; 및
    상기 자버니어 패드 상에 형성된 자버니어를 포함하는 반도체 소자의 오버레이 버니어.
  2. 제 1 항에 있어서,
    상기 자버니어 패드는 상기 모버니어보다 작고 상기 자버니어보다 크거나 동일한 반도체 소자의 오버레이 버니어.
  3. 제 1 항에 있어서,
    상기 자버니어 패드는 절연막으로 형성된 반도체 소자의 오버레이 버니어.
  4. 식각 공정을 진행하여 반도체 기판의 스크라이브 영역에 트렌치를 형성하여 내부 공간을 갖으며 테두리 부분이 돌출된 사각틀 모양의 모버니어를 형성하는 단계;
    상기 모버니어를 포함한 전체 구조 상에 절연막을 형성한 후, 평탄화 공정을 진행하여 상기 모버니어의 상단부를 노출시키는 단계;
    키오픈 마스크를 이용한 식각 공정을 실시하여 상기 모버니어의 내부 공간의 일 영역에만 상기 절연막을 잔류시켜 자버니어 패드를 형성하는 단계; 및
    포토레지스트를 도포한 후 노광 및 현상 공정을 진행하여 상기 자버니어 패드 상에 자버니어를 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 제조 방법.
  5. 제 4 항에 있어서,
    상기 절연막은 산화막으로 형성하는 반도체 소자의 오버레이 버니어 제조 방법.
  6. 제 4 항에 있어서,
    상기 평탄화 공정은 상기 절연막의 상부 높이와 상기 모버니어의 상부 높이를 동일하게 하는 반도체 소자의 오버레이 버니어 제조 방법.
  7. 제 4 항에 있어서,
    상기 자버니어 패드는 상기 모버니어보다 작고 상기 자버니어보다 크거나 동일한 반도체 소자의 오버레이 버니어 제조 방법.
  8. 제 4 항에 있어서,
    상기 노광 공정은 I선(365nm), KrF(248nm), ArF(193nm), 및 EUV(157nm) 중 하나를 사용하여 실시하는 반도체 소자의 오버레이 버니어 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870316B1 (ko) * 2006-12-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 및 그 제조 방법
KR100985307B1 (ko) * 2007-07-16 2010-10-04 주식회사 하이닉스반도체 포토 마스크 및 이를 이용한 반도체 소자의 오버레이버니어 형성 방법
US8338218B2 (en) 2008-06-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device module and manufacturing method of the photoelectric conversion device module

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2687418B2 (ja) * 1988-04-25 1997-12-08 ソニー株式会社 半導体装置
JP2630484B2 (ja) * 1990-05-15 1997-07-16 富士通株式会社 自動位置ずれ管理装置
JP2865089B2 (ja) * 1996-12-26 1999-03-08 日本電気株式会社 重合せ精度測定用マーク及びその製造方法
KR19980065652A (ko) * 1997-01-14 1998-10-15 김광호 반도체소자의 얼라인 키 형성방법
KR100224692B1 (ko) * 1997-02-12 1999-10-15 윤종용 반도체소자의 오버레이 키 형성방법
JPH11307418A (ja) * 1998-04-20 1999-11-05 Matsushita Electron Corp マスク合わせマークおよびマスク合わせ方法
US5919714A (en) * 1998-05-06 1999-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented box-in-box for improving back end overlay measurement
JP3159168B2 (ja) * 1998-05-15 2001-04-23 日本電気株式会社 半導体装置とその製造方法
JP3201362B2 (ja) * 1998-10-27 2001-08-20 日本電気株式会社 半導体製造方法及び半導体装置
JP4132298B2 (ja) * 1998-10-27 2008-08-13 株式会社ルネサステクノロジ 重ね合わせ検査マークを備える半導体装置
US6207966B1 (en) * 1998-12-04 2001-03-27 Advanced Micro Devices, Inc Mark protection with transparent film
TW411509B (en) * 1999-06-05 2000-11-11 United Microelectronics Corp Integrated manufacturing method of high voltage and low voltage device
US6271602B1 (en) * 1999-08-31 2001-08-07 Advanced Micro Devices, Inc. Method for reducing the susceptibility to chemical-mechanical polishing damage of an alignment mark formed in a semiconductor substrate
JP3362717B2 (ja) * 1999-11-24 2003-01-07 日本電気株式会社 半導体装置およびその製造方法
KR100318270B1 (ko) * 1999-12-16 2001-12-24 박종섭 반도체 소자의 오버레이 버어니어 형성방법
KR100564563B1 (ko) * 2000-02-15 2006-03-28 삼성전자주식회사 다층 구조의 오버레이 키를 갖춘 반도체 소자
US6809420B1 (en) * 2000-02-29 2004-10-26 Intel Corporation Characterization of induced shift on an overlay target using post-etch artifact wafers
US6727989B1 (en) * 2000-06-20 2004-04-27 Infineon Technologies Ag Enhanced overlay measurement marks for overlay alignment and exposure tool condition control
US6624039B1 (en) * 2000-07-13 2003-09-23 Lucent Technologies Inc. Alignment mark having a protective oxide layer for use with shallow trench isolation
DE10142316A1 (de) * 2001-08-30 2003-04-17 Advanced Micro Devices Inc Halbleiterstruktur und Verfahren zur Bestimmung kritischer Dimensionen und Überlagerungsfehler
US6577020B2 (en) * 2001-10-11 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd High contrast alignment marks having flexible placement
US7190823B2 (en) * 2002-03-17 2007-03-13 United Microelectronics Corp. Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
TWI222144B (en) * 2002-07-23 2004-10-11 Nanya Technology Corp Test device for detecting the overlay shift between active area and deep trench capacitor in DRAM and the detection method thereof
KR100472411B1 (ko) * 2002-08-09 2005-03-10 삼성전자주식회사 반도체 장치의 제조방법 및 오버레이 검사마크를 가진반도체 장치
KR100567059B1 (ko) * 2003-11-28 2006-04-04 주식회사 하이닉스반도체 반도체 소자의 정렬 패턴 형성방법
KR20050113822A (ko) * 2004-05-31 2005-12-05 삼성전자주식회사 오버레이 마크
KR100546167B1 (ko) * 2004-08-11 2006-01-24 주식회사 하이닉스반도체 Sti cmp 공정에서 발생하는 잔여 질화막 두께변화량 감소 방법 및 이를 이용한 반도체 소자의 소자분리막 제조 방법
KR100568452B1 (ko) * 2004-09-23 2006-04-07 삼성전자주식회사 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.
KR100663347B1 (ko) * 2004-12-21 2007-01-02 삼성전자주식회사 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법
KR20060107653A (ko) * 2005-04-11 2006-10-16 삼성전자주식회사 다층 구조를 갖는 오버레이 마크를 갖춘 반도체 소자
KR100695876B1 (ko) * 2005-06-24 2007-03-19 삼성전자주식회사 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
KR100620663B1 (ko) * 2005-07-19 2006-09-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7485543B2 (en) * 2005-12-30 2009-02-03 Hynix Semiconductor Inc. Method for manufacturing semiconductor device with overlay vernier
KR100745898B1 (ko) * 2006-02-21 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100739259B1 (ko) * 2006-03-08 2007-07-12 주식회사 하이닉스반도체 중첩도 측정 버니어 및 그 형성 방법
US20070292776A1 (en) * 2006-06-20 2007-12-20 Hynix Semiconductor Inc. Overlay vernier key and method for forming contact holes of semiconductor device using the same
KR100870316B1 (ko) * 2006-12-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 및 그 제조 방법

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